JP2002252232A - 多重膜よりなるスぺーサを有する半導体素子及びその製造方法 - Google Patents
多重膜よりなるスぺーサを有する半導体素子及びその製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】
【課題】 多重膜よりなるスペーサを有する半導体素子
及びその製造方法を提供する。 【解決手段】 半導体基板上に形成されたゲート酸化
膜、ゲート導電膜及びキャッピング絶縁膜を含むゲート
電極１０８と、ゲート導電膜及びゲート酸化膜の両側壁
に形成されており、半導体基板の所定部分と接するゲー
トポリ酸化膜１０９ａと、キャッピング絶縁膜の両側壁
及びゲートポリ酸化膜と接するシリコン窒化膜１１０ｂ
と、シリコン窒化膜と接する酸化膜及び酸化膜と接する
最外郭スペーサ１１４ａとを含む多重膜よりなるスペー
サを有する半導体素子及びその製造方法。
及びその製造方法を提供する。 【解決手段】 半導体基板上に形成されたゲート酸化
膜、ゲート導電膜及びキャッピング絶縁膜を含むゲート
電極１０８と、ゲート導電膜及びゲート酸化膜の両側壁
に形成されており、半導体基板の所定部分と接するゲー
トポリ酸化膜１０９ａと、キャッピング絶縁膜の両側壁
及びゲートポリ酸化膜と接するシリコン窒化膜１１０ｂ
と、シリコン窒化膜と接する酸化膜及び酸化膜と接する
最外郭スペーサ１１４ａとを含む多重膜よりなるスペー
サを有する半導体素子及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より詳細には、多重膜よりなるスペー
サを有する半導体素子及びその製造方法に関する。
製造方法に係り、より詳細には、多重膜よりなるスペー
サを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子の製造技術が発展するに伴
い、パターンサイズの減少による集積度の向上が成し遂
げられてきた。特に、メモリ素子であるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の集積度をギガビッ
ト級以上に上げるためには、デザインルールが０．１８
μｍ以下であるパターンの形成及びこのための工程の開
発が先行されなければならない。また、最近の半導体メ
モリ素子には高いリフレッシュ特性が要求されている。
このようなリフレッシュ特性を改善するために、単一膜
であるシリコン窒化膜よりなるスペーサ（以下、‘単一
膜スペーサ’と称する）を有する素子に代えて、二重膜
よりなるスペーサ（以下、‘二重膜スペーサ’と称す
る）を有する素子が開発されている。
い、パターンサイズの減少による集積度の向上が成し遂
げられてきた。特に、メモリ素子であるダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の集積度をギガビッ
ト級以上に上げるためには、デザインルールが０．１８
μｍ以下であるパターンの形成及びこのための工程の開
発が先行されなければならない。また、最近の半導体メ
モリ素子には高いリフレッシュ特性が要求されている。
このようなリフレッシュ特性を改善するために、単一膜
であるシリコン窒化膜よりなるスペーサ（以下、‘単一
膜スペーサ’と称する）を有する素子に代えて、二重膜
よりなるスペーサ（以下、‘二重膜スペーサ’と称す
る）を有する素子が開発されている。
【０００３】図１ないし図８は、従来の二重膜スペーサ
を有する半導体素子の製造方法を工程順序に従って示し
た断面図である。
を有する半導体素子の製造方法を工程順序に従って示し
た断面図である。
【０００４】図１を参照すれば、半導体基板１０にフィ
ールド領域１２を形成し、活性領域を限定する。ここ
で、活性領域とは、ソース及びドレーンが形成される領
域１４及びゲート電極１８が形成される領域を言う。次
に、半導体基板１０上にゲート電極１８を形成する。ゲ
ート電極１８はゲート酸化膜１５、ゲート導電膜１６及
びキャッピング絶縁膜１７を含む。次に、半導体基板１
０上に第１ゲートポリ酸化膜１９を成長させる。キャッ
ピング絶縁膜１７がシリコン窒化膜から形成される場
合、キャッピング絶縁膜１７の側壁及び上部には第１ゲ
ートポリ酸化膜１９が成長されない。すなわち、第１ゲ
ートポリ酸化膜１９はゲート導電膜１６とゲート酸化膜
１５の側壁及び半導体基板１０上に形成される。次に、
ゲート電極１８をマスクとしてソース及びドレーン領域
１４に低濃度の不純物をイオン注入する。第１ゲートポ
リ酸化膜１９は不純物のイオン注入に対するバッファ層
の役割をする。
ールド領域１２を形成し、活性領域を限定する。ここ
で、活性領域とは、ソース及びドレーンが形成される領
域１４及びゲート電極１８が形成される領域を言う。次
に、半導体基板１０上にゲート電極１８を形成する。ゲ
ート電極１８はゲート酸化膜１５、ゲート導電膜１６及
びキャッピング絶縁膜１７を含む。次に、半導体基板１
０上に第１ゲートポリ酸化膜１９を成長させる。キャッ
ピング絶縁膜１７がシリコン窒化膜から形成される場
合、キャッピング絶縁膜１７の側壁及び上部には第１ゲ
ートポリ酸化膜１９が成長されない。すなわち、第１ゲ
ートポリ酸化膜１９はゲート導電膜１６とゲート酸化膜
１５の側壁及び半導体基板１０上に形成される。次に、
ゲート電極１８をマスクとしてソース及びドレーン領域
１４に低濃度の不純物をイオン注入する。第１ゲートポ
リ酸化膜１９は不純物のイオン注入に対するバッファ層
の役割をする。
【０００５】図２を参照すれば、半導体基板１０上に段
差に沿って酸化膜２０を蒸着する。次に、酸化膜２０上
に段差に沿ってシリコン窒化膜を蒸着した後、異方性エ
ッチングしてゲート電極１８の側壁に最外郭スペーサ２
２を形成する。この時、酸化膜２０は、最外郭スペーサ
２２を形成するためのエッチング工程時にエッチング阻
止層として用いられる。しかし、素子内のコアまたは周
辺領域及びセルアレイ領域の間にはパターン密度の差が
ある。このため、パターン密度が低いコアまたは周辺領
域では、最外郭スペーサの形成のためのエッチング工程
時にオーバエッチングが起こる。この時、このようなオ
ーバエッチングにより酸化膜２０及び第１ゲートポリ酸
化膜１９もエッチングされてしまい、酸化膜２０はエッ
チング阻止層としての機能を果たせなくなる。このた
め、半導体基板１０、すなわち、シリコン（Ｓｉ）が凹
む。このようなシリコンの凹みは素子のリフレッシュ特
性を悪化させる。
差に沿って酸化膜２０を蒸着する。次に、酸化膜２０上
に段差に沿ってシリコン窒化膜を蒸着した後、異方性エ
ッチングしてゲート電極１８の側壁に最外郭スペーサ２
２を形成する。この時、酸化膜２０は、最外郭スペーサ
２２を形成するためのエッチング工程時にエッチング阻
止層として用いられる。しかし、素子内のコアまたは周
辺領域及びセルアレイ領域の間にはパターン密度の差が
ある。このため、パターン密度が低いコアまたは周辺領
域では、最外郭スペーサの形成のためのエッチング工程
時にオーバエッチングが起こる。この時、このようなオ
ーバエッチングにより酸化膜２０及び第１ゲートポリ酸
化膜１９もエッチングされてしまい、酸化膜２０はエッ
チング阻止層としての機能を果たせなくなる。このた
め、半導体基板１０、すなわち、シリコン（Ｓｉ）が凹
む。このようなシリコンの凹みは素子のリフレッシュ特
性を悪化させる。
【０００６】次に、ソース及びドレーン領域１４に高濃
度の不純物をイオン注入し、ソース及びドレーンを形成
する。図３を参照すれば、最外郭スペーサ２２と最外郭
スペーサ２２との間の半導体基板１０上に形成されてい
る酸化膜２０を除去する。酸化膜２０のエッチング時
に、最外郭スペーサ２２と最外郭スペーサ２２との間の
半導体基板１０上に薄く形成されている第１ゲートポリ
酸化膜１９も合わせて除去される。
度の不純物をイオン注入し、ソース及びドレーンを形成
する。図３を参照すれば、最外郭スペーサ２２と最外郭
スペーサ２２との間の半導体基板１０上に形成されてい
る酸化膜２０を除去する。酸化膜２０のエッチング時
に、最外郭スペーサ２２と最外郭スペーサ２２との間の
半導体基板１０上に薄く形成されている第１ゲートポリ
酸化膜１９も合わせて除去される。
【０００７】図４を参照すれば、最外郭スペーサ２２と
最外郭スペーサ２２との間の半導体基板１０上に第２ゲ
ートポリ酸化膜２３を成長させる。第２ゲートポリ酸化
膜２３は、半導体基板１０と後述するエッチング阻止層
との直接的な接触を防止する役割をするものである。す
なわち、エッチング阻止層、例えばシリコン窒化膜は半
導体基板１０との接触力が低いため、これを緩衝するた
めに第２ゲートポリ酸化膜２３を形成する。第２ゲート
ポリ酸化膜２３は酸素を注入し、約８５０℃の温度で形
成する。しかし、第２ゲートポリ酸化膜２３の形成は約
８５０℃の高温でなされるため、ソース及びドレーン領
域１４に高濃度でドーピングされた不純物が側方向に拡
散される。このため、ソース及びドレーン間のチャンネ
ル長が短くなる短チャンネル効果が生じる。また、第２
ゲートポリ酸化膜２３の成長時に、最外郭スペーサ２２
の下部の酸化膜２０ａを通じて酸素がゲート酸化膜１５
に浸透する。これはゲート酸化膜１５の両側部を厚くす
る原因となり、これにより、しきい電圧が変わる。この
ような現象は、半導体素子の高集積化及びデザインルー
ルが減少が進むにつれて一層深刻になる。
最外郭スペーサ２２との間の半導体基板１０上に第２ゲ
ートポリ酸化膜２３を成長させる。第２ゲートポリ酸化
膜２３は、半導体基板１０と後述するエッチング阻止層
との直接的な接触を防止する役割をするものである。す
なわち、エッチング阻止層、例えばシリコン窒化膜は半
導体基板１０との接触力が低いため、これを緩衝するた
めに第２ゲートポリ酸化膜２３を形成する。第２ゲート
ポリ酸化膜２３は酸素を注入し、約８５０℃の温度で形
成する。しかし、第２ゲートポリ酸化膜２３の形成は約
８５０℃の高温でなされるため、ソース及びドレーン領
域１４に高濃度でドーピングされた不純物が側方向に拡
散される。このため、ソース及びドレーン間のチャンネ
ル長が短くなる短チャンネル効果が生じる。また、第２
ゲートポリ酸化膜２３の成長時に、最外郭スペーサ２２
の下部の酸化膜２０ａを通じて酸素がゲート酸化膜１５
に浸透する。これはゲート酸化膜１５の両側部を厚くす
る原因となり、これにより、しきい電圧が変わる。この
ような現象は、半導体素子の高集積化及びデザインルー
ルが減少が進むにつれて一層深刻になる。
【０００８】次に、半導体基板１０上に、自己整列コン
タクトエッチング時にエッチング阻止層として用いるた
めのエッチング阻止層２４を段差に沿って形成する。こ
の時、エッチング阻止層２４はシリコン窒化膜から形成
する。しかし、パターン密度が低いコアまたは周辺領域
では、第２ゲートポリ酸化膜１９は、コアまたは周辺領
域の不純物イオン注入工程でフォトレジストパターン
（図示せず）の除去時に合わせてエッチングされて除去
される。したがって、コアまたは周辺領域のエッチング
阻止層２４、例えばシリコン窒化膜は半導体基板１０に
直接的に接触され、後続工程によりストレスを受ける場
合に浮き上がるという現象が生じうる。このような現象
をいわゆるバブル欠陥と呼ぶが、これは、第１層間絶縁
膜２６の蒸着時にエッチングガスとして用いられるアル
ゴン（Ａｒ）などの不活性ガスが半導体基板１０とエッ
チング阻止層２４との間に流れ込んで生じると知られて
いる。
タクトエッチング時にエッチング阻止層として用いるた
めのエッチング阻止層２４を段差に沿って形成する。こ
の時、エッチング阻止層２４はシリコン窒化膜から形成
する。しかし、パターン密度が低いコアまたは周辺領域
では、第２ゲートポリ酸化膜１９は、コアまたは周辺領
域の不純物イオン注入工程でフォトレジストパターン
（図示せず）の除去時に合わせてエッチングされて除去
される。したがって、コアまたは周辺領域のエッチング
阻止層２４、例えばシリコン窒化膜は半導体基板１０に
直接的に接触され、後続工程によりストレスを受ける場
合に浮き上がるという現象が生じうる。このような現象
をいわゆるバブル欠陥と呼ぶが、これは、第１層間絶縁
膜２６の蒸着時にエッチングガスとして用いられるアル
ゴン（Ａｒ）などの不活性ガスが半導体基板１０とエッ
チング阻止層２４との間に流れ込んで生じると知られて
いる。
【０００９】次に、エッチング阻止層２４が形成されて
いる半導体基板１０上に第１層間絶縁膜２６を蒸着す
る。次に、フォトリソグラフィ工程マージンを確保する
ために第１層間絶縁膜２６を化学機械的研磨して平坦化
させる。
いる半導体基板１０上に第１層間絶縁膜２６を蒸着す
る。次に、フォトリソグラフィ工程マージンを確保する
ために第１層間絶縁膜２６を化学機械的研磨して平坦化
させる。
【００１０】図５を参照すれば、自己整列コンタクトを
形成するために、すなわちパッドが形成される領域を形
成するために、フォトリソグラフィ工程を用い、パッド
が形成される領域を限定するフォトレジストパターン
（図示せず）を形成する。次に、前記フォトレジストパ
ターンをマスクとして第１層間絶縁膜２６をエッチング
する。第１層間絶縁膜２６のエッチングは、ソース及び
ドレーン領域１４の上部のエッチング阻止層２４が露出
されるまで行う。この時、ゲート電極１８の上部と側壁
のエッチング阻止層２４及びゲート電極の上部の酸化膜
２０は第１層間絶縁膜２６のエッチング時に合わせて除
去される。また、キャッピング絶縁膜１７も所定の厚さ
だけエッチングされて凹む。次に、前記フォトレジスト
パターンを通常の方法、例えばアッシング工程により除
去する。
形成するために、すなわちパッドが形成される領域を形
成するために、フォトリソグラフィ工程を用い、パッド
が形成される領域を限定するフォトレジストパターン
（図示せず）を形成する。次に、前記フォトレジストパ
ターンをマスクとして第１層間絶縁膜２６をエッチング
する。第１層間絶縁膜２６のエッチングは、ソース及び
ドレーン領域１４の上部のエッチング阻止層２４が露出
されるまで行う。この時、ゲート電極１８の上部と側壁
のエッチング阻止層２４及びゲート電極の上部の酸化膜
２０は第１層間絶縁膜２６のエッチング時に合わせて除
去される。また、キャッピング絶縁膜１７も所定の厚さ
だけエッチングされて凹む。次に、前記フォトレジスト
パターンを通常の方法、例えばアッシング工程により除
去する。
【００１１】図６を参照すれば、ソース及びドレーン領
域１４の上部に残留しているエッチング阻止層２４ａ及
び第２ゲートポリ酸化膜２３を除去する。ソース及びド
レーン領域１４の上部のエッチング阻止層２４ａ及び第
２ゲートポリ酸化膜２３を除去する理由は、ソース及び
ドレーンと電気的に接続されるパッドを形成することた
めである。
域１４の上部に残留しているエッチング阻止層２４ａ及
び第２ゲートポリ酸化膜２３を除去する。ソース及びド
レーン領域１４の上部のエッチング阻止層２４ａ及び第
２ゲートポリ酸化膜２３を除去する理由は、ソース及び
ドレーンと電気的に接続されるパッドを形成することた
めである。
【００１２】図７を参照すれば、半導体基板１０上にポ
リシリコンを蒸着した後、化学機械的研磨してパッド２
８を形成する。
リシリコンを蒸着した後、化学機械的研磨してパッド２
８を形成する。
【００１３】図８を参照すれば、パッド２８が形成され
ている半導体基板１０上に第２層間絶縁膜３０を形成す
る。しかし、前記第２層間絶縁膜３０、例えばＰＥ−Ｔ
ＥＯＳ膜からの炭素が最外郭スペーサ２２ａ及びゲート
電極１８の間に形成された酸化膜２０ｂを通じてゲート
酸化膜１５に浸透する。これによりゲート酸化膜１５は
汚染されるが、炭素基はゲート酸化膜１５内において移
動性正イオンとして作用すると知られている。このた
め、ゲート動作電圧Ｖppが下がると共にしきい電圧が変
わり、その結果、素子に致命的な損傷が招かれる。この
ような問題を解決するために、第２層間絶縁膜３０を蒸
着した後にアニーリングを行ったりもするが、これは短
チャンネル効果をより激しくするという問題点を抱いて
いる。すなわち、第２層間絶縁膜３０を高温（だいたい
は約７５０〜８５０℃の温度）でアニーリングする場
合、ソース及びドレーン領域１４にドーピングされた不
純物は側方向に拡散され、これにより、ソース及びドレ
ーン間のチャンネル長が短くなるという現象が生じう
る。
ている半導体基板１０上に第２層間絶縁膜３０を形成す
る。しかし、前記第２層間絶縁膜３０、例えばＰＥ−Ｔ
ＥＯＳ膜からの炭素が最外郭スペーサ２２ａ及びゲート
電極１８の間に形成された酸化膜２０ｂを通じてゲート
酸化膜１５に浸透する。これによりゲート酸化膜１５は
汚染されるが、炭素基はゲート酸化膜１５内において移
動性正イオンとして作用すると知られている。このた
め、ゲート動作電圧Ｖppが下がると共にしきい電圧が変
わり、その結果、素子に致命的な損傷が招かれる。この
ような問題を解決するために、第２層間絶縁膜３０を蒸
着した後にアニーリングを行ったりもするが、これは短
チャンネル効果をより激しくするという問題点を抱いて
いる。すなわち、第２層間絶縁膜３０を高温（だいたい
は約７５０〜８５０℃の温度）でアニーリングする場
合、ソース及びドレーン領域１４にドーピングされた不
純物は側方向に拡散され、これにより、ソース及びドレ
ーン間のチャンネル長が短くなるという現象が生じう
る。
【００１４】このように、従来の二重膜スペーサを有す
る素子は、多くの問題点を抱いている。従来の二重膜ス
ペーサを有する素子が抱いている代表的な問題点を調べ
てみれば、下記の通りである。
る素子は、多くの問題点を抱いている。従来の二重膜ス
ペーサを有する素子が抱いている代表的な問題点を調べ
てみれば、下記の通りである。
【００１５】第一に、パターン密度が低いコアまたは周
辺領域では最外郭スペーサの形成のためのエッチング時
に酸化膜がオーバエッチングされてエッチング阻止層と
して作用できない。このため、半導体基板、すなわちシ
リコン（Ｓｉ）が凹む。このようなシリコンの凹みは素
子のリフレッシュ特性を悪化させる。
辺領域では最外郭スペーサの形成のためのエッチング時
に酸化膜がオーバエッチングされてエッチング阻止層と
して作用できない。このため、半導体基板、すなわちシ
リコン（Ｓｉ）が凹む。このようなシリコンの凹みは素
子のリフレッシュ特性を悪化させる。
【００１６】第二に、第２ゲートポリ酸化膜はエッチン
グ阻止層、例えばシリコン窒化膜と半導体基板との間の
接触力が低いためにこれを緩衝するために形成するが、
第２ゲートポリ酸化膜の形成は約８５０℃の高温でなさ
れるため、ソース及びドレーン領域に高濃度にドーピン
グされた不純物が側方向に拡散される。このため、ソー
ス及びドレーン間のチャンネル長が短くなる短チャンネ
ル効果が生じる。また、第２ゲートポリ酸化膜の成長時
に最外郭スペーサの下部の酸化膜を通じて酸素がゲート
酸化膜に浸透する。これはゲート酸化膜の両側部を厚く
する原因となり、これにより、しきい電圧を変わる。
グ阻止層、例えばシリコン窒化膜と半導体基板との間の
接触力が低いためにこれを緩衝するために形成するが、
第２ゲートポリ酸化膜の形成は約８５０℃の高温でなさ
れるため、ソース及びドレーン領域に高濃度にドーピン
グされた不純物が側方向に拡散される。このため、ソー
ス及びドレーン間のチャンネル長が短くなる短チャンネ
ル効果が生じる。また、第２ゲートポリ酸化膜の成長時
に最外郭スペーサの下部の酸化膜を通じて酸素がゲート
酸化膜に浸透する。これはゲート酸化膜の両側部を厚く
する原因となり、これにより、しきい電圧を変わる。
【００１７】第三に、パターン密度が低いコアまたは周
辺領域では、第２ゲートポリ酸化膜は、コアまたは周辺
領域の不純物イオン注入工程でフォトレジストパターン
除去時に合わせてエッチングされて除去される。このた
め、コアまたは周辺領域のエッチング阻止層、例えばシ
リコン窒化膜は半導体基板に直接的に接触され、後続工
程によりストレスを受ける場合に浮き上がるという現象
が起こる。
辺領域では、第２ゲートポリ酸化膜は、コアまたは周辺
領域の不純物イオン注入工程でフォトレジストパターン
除去時に合わせてエッチングされて除去される。このた
め、コアまたは周辺領域のエッチング阻止層、例えばシ
リコン窒化膜は半導体基板に直接的に接触され、後続工
程によりストレスを受ける場合に浮き上がるという現象
が起こる。
【００１８】第四に、第２層間絶縁膜、例えばＰＥ−Ｔ
ＥＯＳ膜からの炭素が最外郭スペーサ及びゲート電極の
間に形成された酸化膜を通じてゲート酸化膜に浸透す
る。これによりゲート酸化膜は汚染されるが、炭素基は
ゲート酸化膜内において移動性正イオンとして作用する
と知られている。このため、ゲート動作電圧Ｖppが下が
ると共にしきい電圧は変わり、その結果、素子に致命的
な損傷が招かれる。このような問題を解決するために、
第２層間絶縁膜を蒸着した後にアニーリングを行ったり
もするが、これは短チャンネル効果を激しくするという
問題点を抱いている。すなわち、第２層間絶縁膜を高温
でアニーリングする場合、ソース及びドレーン領域にド
ーピングされた不純物は側方向に拡散され、これによ
り、ソース及びドレーン間のチャンネル長が短くなると
いう現象が生じうる。
ＥＯＳ膜からの炭素が最外郭スペーサ及びゲート電極の
間に形成された酸化膜を通じてゲート酸化膜に浸透す
る。これによりゲート酸化膜は汚染されるが、炭素基は
ゲート酸化膜内において移動性正イオンとして作用する
と知られている。このため、ゲート動作電圧Ｖppが下が
ると共にしきい電圧は変わり、その結果、素子に致命的
な損傷が招かれる。このような問題を解決するために、
第２層間絶縁膜を蒸着した後にアニーリングを行ったり
もするが、これは短チャンネル効果を激しくするという
問題点を抱いている。すなわち、第２層間絶縁膜を高温
でアニーリングする場合、ソース及びドレーン領域にド
ーピングされた不純物は側方向に拡散され、これによ
り、ソース及びドレーン間のチャンネル長が短くなると
いう現象が生じうる。
【００１９】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、ヒートバジェット工程を縮少するこ
とにより短チャンネル効果を減少でき、炭素または酸素
がゲート酸化膜に浸透することを防止してしきい電圧の
変化を減少できるほか、リフレッシュ特性を改善できる
多重膜よりなるスペーサを有する半導体素子を提供する
ことである。
する技術的課題は、ヒートバジェット工程を縮少するこ
とにより短チャンネル効果を減少でき、炭素または酸素
がゲート酸化膜に浸透することを防止してしきい電圧の
変化を減少できるほか、リフレッシュ特性を改善できる
多重膜よりなるスペーサを有する半導体素子を提供する
ことである。
【００２０】本発明が解決しようとする他の技術的課題
は、ヒートバジェット工程を縮少することにより短チャ
ンネル効果を減少でき、炭素または酸素がゲート酸化膜
に浸透することを防止してしきい電圧の変化を減少でき
るほか、リフレッシュ特性を改善できる多重膜よりなる
スペーサを有する半導体素子の製造方法を提供すること
である。
は、ヒートバジェット工程を縮少することにより短チャ
ンネル効果を減少でき、炭素または酸素がゲート酸化膜
に浸透することを防止してしきい電圧の変化を減少でき
るほか、リフレッシュ特性を改善できる多重膜よりなる
スペーサを有する半導体素子の製造方法を提供すること
である。
【００２１】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明は、半導体基板上に形成されたゲート
酸化膜、ゲート導電膜及びキャッピング絶縁膜を含むゲ
ート電極と、前記ゲート導電膜及び前記ゲート酸化膜の
側壁に形成されており、前記半導体基板の所定部分と接
するゲートポリ酸化膜と、前記キャッピング絶縁膜の両
側壁及び前記ゲートポリ酸化膜と接するシリコン窒化膜
と、前記シリコン窒化膜と接する酸化膜と、前記酸化膜
と接する最外郭スペーサとを含むことを特徴とする多重
膜よりなるスペーサを有する半導体素子を提供する。
るために、本発明は、半導体基板上に形成されたゲート
酸化膜、ゲート導電膜及びキャッピング絶縁膜を含むゲ
ート電極と、前記ゲート導電膜及び前記ゲート酸化膜の
側壁に形成されており、前記半導体基板の所定部分と接
するゲートポリ酸化膜と、前記キャッピング絶縁膜の両
側壁及び前記ゲートポリ酸化膜と接するシリコン窒化膜
と、前記シリコン窒化膜と接する酸化膜と、前記酸化膜
と接する最外郭スペーサとを含むことを特徴とする多重
膜よりなるスペーサを有する半導体素子を提供する。
【００２２】望ましくは、前記多重膜スペーサが備わっ
たゲート電極間の空間に形成され、前記半導体基板と接
するパッドと、前記パッド及び前記多重膜スペーサが備
わった前記ゲート電極上に形成された層間絶縁膜とをさ
らに含む。
たゲート電極間の空間に形成され、前記半導体基板と接
するパッドと、前記パッド及び前記多重膜スペーサが備
わった前記ゲート電極上に形成された層間絶縁膜とをさ
らに含む。
【００２３】望ましくは、前記ゲートポリ酸化膜は前記
シリコン窒化膜と前記半導体基板との間の接触を緩衝す
る役割をする膜であって、約５０〜１００Åの厚さを有
する。望ましくは、前記ゲートポリ酸化膜は、酸素を注
入し、約８００〜９００℃の温度で形成された酸化膜で
ある。
シリコン窒化膜と前記半導体基板との間の接触を緩衝す
る役割をする膜であって、約５０〜１００Åの厚さを有
する。望ましくは、前記ゲートポリ酸化膜は、酸素を注
入し、約８００〜９００℃の温度で形成された酸化膜で
ある。
【００２４】望ましくは、前記シリコン窒化膜は、約１
００〜５００Åの厚さを有する。望ましくは、前記酸化
膜は、ＳｉＣｌ4及びＯ2ガスを用い、約６００〜８００
℃の温度で形成する。
００〜５００Åの厚さを有する。望ましくは、前記酸化
膜は、ＳｉＣｌ4及びＯ2ガスを用い、約６００〜８００
℃の温度で形成する。
【００２５】望ましくは、前記酸化膜は誘電率が約３．
９である中温酸化膜または高温酸化膜であって、約１０
０〜５００Åの厚さを有する。
９である中温酸化膜または高温酸化膜であって、約１０
０〜５００Åの厚さを有する。
【００２６】望ましくは、前記最外郭スペーサは、シリ
コン窒化膜またはシリコン酸化窒化膜から形成される。
コン窒化膜またはシリコン酸化窒化膜から形成される。
【００２７】前記他の技術的課題を達成するために、本
発明は、先ず、（ａ）半導体基板上にゲート電極を形成
する。次に、（ｂ）前記ゲート導電膜と前記ゲート酸化
膜の側壁及び前記半導体基板上にゲートポリ酸化膜を形
成する。次に、（ｃ）前記半導体基板上に段差に沿って
シリコン窒化膜を形成する。次に、（ｄ）前記シリコン
窒化膜上に段差に沿って酸化膜を蒸着する。次に、
（ｅ）前記酸化膜上に段差に沿ってスペーサ用絶縁膜を
蒸着した後、前記スペーサ用絶縁膜を異方性エッチング
して最外郭スペーサを形成する。次に、（ｆ）前記半導
体基板の全面に第１層間絶縁膜を形成する。次に、
（ｇ）フォトリソグラフィ工程を用い、パッドが形成さ
れる領域を限定するフォトレジストパターンを形成す
る。次に、（ｈ）前記フォトレジストパターンをマスク
として前記第１層間絶縁膜をエッチングする。次に、
（ｉ）前記フォトレジストパターンを除去する。次に、
（ｊ）前記ゲート電極間の前記半導体基板の上部に形成
されている前記シリコン窒化膜及び前記ゲートポリ酸化
膜を除去する。
発明は、先ず、（ａ）半導体基板上にゲート電極を形成
する。次に、（ｂ）前記ゲート導電膜と前記ゲート酸化
膜の側壁及び前記半導体基板上にゲートポリ酸化膜を形
成する。次に、（ｃ）前記半導体基板上に段差に沿って
シリコン窒化膜を形成する。次に、（ｄ）前記シリコン
窒化膜上に段差に沿って酸化膜を蒸着する。次に、
（ｅ）前記酸化膜上に段差に沿ってスペーサ用絶縁膜を
蒸着した後、前記スペーサ用絶縁膜を異方性エッチング
して最外郭スペーサを形成する。次に、（ｆ）前記半導
体基板の全面に第１層間絶縁膜を形成する。次に、
（ｇ）フォトリソグラフィ工程を用い、パッドが形成さ
れる領域を限定するフォトレジストパターンを形成す
る。次に、（ｈ）前記フォトレジストパターンをマスク
として前記第１層間絶縁膜をエッチングする。次に、
（ｉ）前記フォトレジストパターンを除去する。次に、
（ｊ）前記ゲート電極間の前記半導体基板の上部に形成
されている前記シリコン窒化膜及び前記ゲートポリ酸化
膜を除去する。
【００２８】望ましくは、 前記（ｂ）段階と（ｃ）段
階との間に、前記半導体基板上に低濃度の不純物をイオ
ン注入する段階をさらに含む。
階との間に、前記半導体基板上に低濃度の不純物をイオ
ン注入する段階をさらに含む。
【００２９】望ましくは、前記（ｅ）段階と（ｆ）段階
との間に、前記半導体基板上に高濃度の不純物をイオン
注入する段階をさらに含む。
との間に、前記半導体基板上に高濃度の不純物をイオン
注入する段階をさらに含む。
【００３０】望ましくは、前記（ｊ）段階後に、前記半
導体基板上に導電膜を蒸着し、化学機械的研磨してパッ
ドを形成する段階及び前記パッドが形成されている前記
半導体基板上に第２層間絶縁膜を形成する段階をさらに
含む。
導体基板上に導電膜を蒸着し、化学機械的研磨してパッ
ドを形成する段階及び前記パッドが形成されている前記
半導体基板上に第２層間絶縁膜を形成する段階をさらに
含む。
【００３１】望ましくは、前記ゲートポリ酸化膜は、酸
素を注入し、約８００〜９００℃の温度で形成する。
素を注入し、約８００〜９００℃の温度で形成する。
【００３２】望ましくは、前記ゲートポリ酸化膜は前記
シリコン窒化膜と前記半導体基板との間の接触を緩衝す
る役割をする膜であって、約５０〜１００Åの厚さを有
する。
シリコン窒化膜と前記半導体基板との間の接触を緩衝す
る役割をする膜であって、約５０〜１００Åの厚さを有
する。
【００３３】望ましくは、前記シリコン窒化膜は、約１
００〜５００Åの厚さを有する。望ましくは、前記酸化
膜は、ＳｉＣｌ4及びＯ2ガスを用い、約６００〜８００
℃の温度で形成する。
００〜５００Åの厚さを有する。望ましくは、前記酸化
膜は、ＳｉＣｌ4及びＯ2ガスを用い、約６００〜８００
℃の温度で形成する。
【００３４】望ましくは、前記酸化膜は誘電率が約３．
９である中温酸化膜または高温酸化膜であって、約１０
０〜５００Åの厚さを有する。望ましくは、前記スペー
サ用絶縁膜は、酸化膜またはシリコン窒化膜である。望
ましくは、前記（ｅ）段階のエッチングは、前記酸化膜
が露出されるまで行う。
９である中温酸化膜または高温酸化膜であって、約１０
０〜５００Åの厚さを有する。望ましくは、前記スペー
サ用絶縁膜は、酸化膜またはシリコン窒化膜である。望
ましくは、前記（ｅ）段階のエッチングは、前記酸化膜
が露出されるまで行う。
【００３５】望ましくは、前記（ｅ）段階のエッチング
ガスとしては前記酸化膜に対する前記スペーサ用絶縁膜
のエッチング選択比が１０以上であるＣ−Ｆ系ガスを用
い、反応ガスとしては酸素を用い、雰囲気ガスとしては
不活性ガスを用いる。
ガスとしては前記酸化膜に対する前記スペーサ用絶縁膜
のエッチング選択比が１０以上であるＣ−Ｆ系ガスを用
い、反応ガスとしては酸素を用い、雰囲気ガスとしては
不活性ガスを用いる。
【００３６】望ましくは、前記（ｅ）段階のエッチング
は、約２０〜１００ｍＴｏｒｒの圧力、約２０〜６０℃
の温度及び約４００〜８００Ｗのソースパワーの条件下
で行う。
は、約２０〜１００ｍＴｏｒｒの圧力、約２０〜６０℃
の温度及び約４００〜８００Ｗのソースパワーの条件下
で行う。
【００３７】望ましくは、前記第１層間絶縁膜は、ＨＤ
Ｐ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＰＥ−ＴＥＯＳ膜または
ＳＯＧ膜である。
Ｐ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＰＥ−ＴＥＯＳ膜または
ＳＯＧ膜である。
【００３８】望ましくは、前記（ｈ）段階のエッチング
は、前記ゲート電極間の前記半導体基板の上部の前記シ
リコン窒化膜が露出されるまで行う。
は、前記ゲート電極間の前記半導体基板の上部の前記シ
リコン窒化膜が露出されるまで行う。
【００３９】望ましくは、前記（ｈ）段階のエッチング
は、前記シリコン窒化膜に対する前記第１層間絶縁膜の
エッチング選択比が１０以上であるＣ−Ｆ系ガスを用い
て行う。
は、前記シリコン窒化膜に対する前記第１層間絶縁膜の
エッチング選択比が１０以上であるＣ−Ｆ系ガスを用い
て行う。
【００４０】
【発明の実施の形態】以下、添付した図面を参照し、本
発明による望ましい実施形態をより詳細に説明する。し
かし、以下の実施形態はこの技術分野の通常の知識を有
した者に本発明が十分理解されるように提供されるもの
であって、本発明の範囲を限定するものと解釈されては
ならない。以下の説明において、ある層が他の層上に存
在すると記述される時、これは他の層の真上に存在する
こともあれば、その間に第３の層が介在されることもあ
る。また、図面において、各層の厚さや大きさは説明の
便宜及び明確性のために誇張されている。図中、同一の
符号は同一の要素を指す。
発明による望ましい実施形態をより詳細に説明する。し
かし、以下の実施形態はこの技術分野の通常の知識を有
した者に本発明が十分理解されるように提供されるもの
であって、本発明の範囲を限定するものと解釈されては
ならない。以下の説明において、ある層が他の層上に存
在すると記述される時、これは他の層の真上に存在する
こともあれば、その間に第３の層が介在されることもあ
る。また、図面において、各層の厚さや大きさは説明の
便宜及び明確性のために誇張されている。図中、同一の
符号は同一の要素を指す。
【００４１】図９は、本発明の望ましい実施形態による
多重膜よりなるスペーサ（以下、‘多重膜スペーサ’と
称する）を有する半導体素子を示した断面図である。
多重膜よりなるスペーサ（以下、‘多重膜スペーサ’と
称する）を有する半導体素子を示した断面図である。
【００４２】図９を参照すれば、本発明の望ましい実施
形態による多重膜スペーサを有する半導体素子は、ゲー
ト電極１０８の側壁にシリコン窒化膜１１０ｂ、酸化膜
１１２ａ及び最外郭スペーサ１１４ａを含む多重膜スペ
ーサを有する。以下、本発明の望ましい実施形態による
多重膜スペーサを有する半導体素子の構造について説明
する。
形態による多重膜スペーサを有する半導体素子は、ゲー
ト電極１０８の側壁にシリコン窒化膜１１０ｂ、酸化膜
１１２ａ及び最外郭スペーサ１１４ａを含む多重膜スペ
ーサを有する。以下、本発明の望ましい実施形態による
多重膜スペーサを有する半導体素子の構造について説明
する。
【００４３】半導体基板１００上に順次的に形成された
ゲート酸化膜１０５、ゲート導電膜１０６及びキャッピ
ング絶縁膜１０７を含むゲート電極１０８が備わってい
る。半導体基板１００にはフィールド領域１０２が形成
されている。この時、フィールド領域１０２は浅いトレ
ンチ素子分離膜または局部的な酸化膜（ＬＯＣＯＳ）で
ありうる。また、ゲート導電膜１０６はポリシリコン層
及びシリサイド層から形成された膜でありうる。キャッ
ピング絶縁膜１０７はシリコン窒化膜から形成された膜
でありうる。
ゲート酸化膜１０５、ゲート導電膜１０６及びキャッピ
ング絶縁膜１０７を含むゲート電極１０８が備わってい
る。半導体基板１００にはフィールド領域１０２が形成
されている。この時、フィールド領域１０２は浅いトレ
ンチ素子分離膜または局部的な酸化膜（ＬＯＣＯＳ）で
ありうる。また、ゲート導電膜１０６はポリシリコン層
及びシリサイド層から形成された膜でありうる。キャッ
ピング絶縁膜１０７はシリコン窒化膜から形成された膜
でありうる。
【００４４】ゲート導電膜１０６及びゲート酸化膜１０
５の両側壁にはゲートポリ酸化膜１０９ａが形成されて
いる。また、ゲートポリ酸化膜１０９ａは半導体基板１
００の所定部分と接している。ゲートポリ酸化膜１０９
ａはシリコン窒化膜１１０ｂと半導体基板１００との間
の接触を緩衝する役割をする膜であって、約５０〜１０
０Åの厚さを有することが望ましい。ゲートポリ酸化膜
１０９ａは酸素を注入し、約８００〜９００℃の温度で
形成された酸化膜である。
５の両側壁にはゲートポリ酸化膜１０９ａが形成されて
いる。また、ゲートポリ酸化膜１０９ａは半導体基板１
００の所定部分と接している。ゲートポリ酸化膜１０９
ａはシリコン窒化膜１１０ｂと半導体基板１００との間
の接触を緩衝する役割をする膜であって、約５０〜１０
０Åの厚さを有することが望ましい。ゲートポリ酸化膜
１０９ａは酸素を注入し、約８００〜９００℃の温度で
形成された酸化膜である。
【００４５】シリコン窒化膜１１０ｂはキャッピング絶
縁膜１０７の側壁及びゲートポリ酸化膜１０９ａと接し
て形成されている。シリコン窒化膜１１０ｂは約１００
〜５００Åの厚さを有することが望ましい。
縁膜１０７の側壁及びゲートポリ酸化膜１０９ａと接し
て形成されている。シリコン窒化膜１１０ｂは約１００
〜５００Åの厚さを有することが望ましい。
【００４６】酸化膜１１２ａはシリコン窒化膜１１０ｂ
と接して形成されている。すなわち、酸化膜はシリコン
窒化膜１１０ｂと最外郭スペーサ１１４ａとの間に形成
されている。酸化膜１１２ａはＳｉＣｌ4及びＯ2ガスを
用い、約６００〜８００℃の温度で形成された酸化膜で
ある。酸化膜１１２ａは誘電率が約３．９である中温酸
化膜または高温酸化膜であって、約１００〜５００Åの
厚さを有することが望ましい。
と接して形成されている。すなわち、酸化膜はシリコン
窒化膜１１０ｂと最外郭スペーサ１１４ａとの間に形成
されている。酸化膜１１２ａはＳｉＣｌ4及びＯ2ガスを
用い、約６００〜８００℃の温度で形成された酸化膜で
ある。酸化膜１１２ａは誘電率が約３．９である中温酸
化膜または高温酸化膜であって、約１００〜５００Åの
厚さを有することが望ましい。
【００４７】最外郭スペーサ１１４ａは酸化膜１１２ａ
と接して形成されている。最外郭スペーサ１１４ａはシ
リコン窒化膜またはシリコン酸化窒化膜であることが望
ましい。前記多重膜スペーサが備わったゲート電極１０
８とゲート電極１０８との間の空間にはパッド１１８が
形成されている。パッド１１８及び多重膜スペーサが備
わったゲート電極１０８上には層間絶縁膜１２０が形成
されている。
と接して形成されている。最外郭スペーサ１１４ａはシ
リコン窒化膜またはシリコン酸化窒化膜であることが望
ましい。前記多重膜スペーサが備わったゲート電極１０
８とゲート電極１０８との間の空間にはパッド１１８が
形成されている。パッド１１８及び多重膜スペーサが備
わったゲート電極１０８上には層間絶縁膜１２０が形成
されている。
【００４８】図１０ないし図１６は、本発明の望ましい
実施形態による多重膜よりなるスペーサを有する半導体
素子の製造方法を工程順序に従って示した断面図であ
る。図１０を参照すれば、半導体基板１００にフィール
ド領域１０２を形成し、活性領域を限定する。フィール
ド領域１０２は浅いトレンチ素子分離膜または局部的な
酸化膜でありうる。活性領域とは、ソース及びドレーン
が形成される領域１０４及びゲート電極１０８が形成さ
れる領域を言う。
実施形態による多重膜よりなるスペーサを有する半導体
素子の製造方法を工程順序に従って示した断面図であ
る。図１０を参照すれば、半導体基板１００にフィール
ド領域１０２を形成し、活性領域を限定する。フィール
ド領域１０２は浅いトレンチ素子分離膜または局部的な
酸化膜でありうる。活性領域とは、ソース及びドレーン
が形成される領域１０４及びゲート電極１０８が形成さ
れる領域を言う。
【００４９】次に、半導体基板１００上に通常の方法に
よりゲート電極１０８を形成する。例えば、まず、半導
体基板１００上にゲート酸化膜を成長させた後、ゲート
酸化膜上にゲート導電膜及びキャッピング絶縁膜を蒸着
する。次に、フォトリソグラフィ工程を用い、ゲート電
極１０８を限定するフォトレジストパターン（図示せ
ず）を形成した後、前記フォトレジストパターンをマス
クとして前記キャッピング絶縁膜、前記ゲート導電膜及
び前記ゲート酸化膜を順次的にエッチングし、前記フォ
トレジストパターンを除去してゲート電極１０８を形成
する。ゲート電極１０８はゲート酸化膜１０５、ゲート
導電膜１０６及びキャッピング絶縁膜１０７を含む。ゲ
ート導電膜１０６はポリシリコン層及びシリサイド層か
ら形成することが望ましい。キャッピング絶縁膜１０７
はシリコン窒化膜から形成することが望ましい。
よりゲート電極１０８を形成する。例えば、まず、半導
体基板１００上にゲート酸化膜を成長させた後、ゲート
酸化膜上にゲート導電膜及びキャッピング絶縁膜を蒸着
する。次に、フォトリソグラフィ工程を用い、ゲート電
極１０８を限定するフォトレジストパターン（図示せ
ず）を形成した後、前記フォトレジストパターンをマス
クとして前記キャッピング絶縁膜、前記ゲート導電膜及
び前記ゲート酸化膜を順次的にエッチングし、前記フォ
トレジストパターンを除去してゲート電極１０８を形成
する。ゲート電極１０８はゲート酸化膜１０５、ゲート
導電膜１０６及びキャッピング絶縁膜１０７を含む。ゲ
ート導電膜１０６はポリシリコン層及びシリサイド層か
ら形成することが望ましい。キャッピング絶縁膜１０７
はシリコン窒化膜から形成することが望ましい。
【００５０】次に、ゲート導電膜１０６とゲート酸化膜
１０５の側壁及び半導体基板１００の上部にゲートポリ
酸化膜１０９を成長させる。ゲートポリ酸化膜１０９は
半導体基板１００と後述するシリコン窒化膜との直接的
な接触を防止するために形成する層である。すなわち、
シリコン窒化膜は半導体基板１００との接触力が低いた
め、これを緩衝する役割をするゲートポリ酸化膜１０９
を形成する。キャッピング絶縁膜１０７がシリコン窒化
膜から形成される場合、キャッピング絶縁膜１０７の側
壁及び上部にはゲートポリ酸化膜１０９が成長されな
い。すなわち、ゲートポリ酸化膜１０９はゲート導電膜
１０６とゲート酸化膜１０５の側壁及び半導体基板１０
０上に形成される。ゲートポリ酸化膜１０９は酸素を注
入し、約８００〜９００℃の温度、望ましくは、約８５
０℃の温度で形成する。ゲートポリ酸化膜１０９は約５
０〜１００Åの厚さに形成することが望ましい。
１０５の側壁及び半導体基板１００の上部にゲートポリ
酸化膜１０９を成長させる。ゲートポリ酸化膜１０９は
半導体基板１００と後述するシリコン窒化膜との直接的
な接触を防止するために形成する層である。すなわち、
シリコン窒化膜は半導体基板１００との接触力が低いた
め、これを緩衝する役割をするゲートポリ酸化膜１０９
を形成する。キャッピング絶縁膜１０７がシリコン窒化
膜から形成される場合、キャッピング絶縁膜１０７の側
壁及び上部にはゲートポリ酸化膜１０９が成長されな
い。すなわち、ゲートポリ酸化膜１０９はゲート導電膜
１０６とゲート酸化膜１０５の側壁及び半導体基板１０
０上に形成される。ゲートポリ酸化膜１０９は酸素を注
入し、約８００〜９００℃の温度、望ましくは、約８５
０℃の温度で形成する。ゲートポリ酸化膜１０９は約５
０〜１００Åの厚さに形成することが望ましい。
【００５１】次に、ゲート電極１０８をマスクとしてソ
ース及びドレーン領域１０４に低濃度の不純物をイオン
注入する。この時、ゲートポリ酸化膜１０９は不純物の
イオン注入に対するバッファ層の役割をする。注入され
る不純物はＰＭＯＳの場合にはボロン（Ｂ）のように３
価の不純物であり、ＮＭＯＳの場合には砒素（Ａｓ）の
ように５価の不純物である。
ース及びドレーン領域１０４に低濃度の不純物をイオン
注入する。この時、ゲートポリ酸化膜１０９は不純物の
イオン注入に対するバッファ層の役割をする。注入され
る不純物はＰＭＯＳの場合にはボロン（Ｂ）のように３
価の不純物であり、ＮＭＯＳの場合には砒素（Ａｓ）の
ように５価の不純物である。
【００５２】図１１を参照すれば、ゲートポリ酸化膜１
０９が形成されている半導体基板１００上に段差に沿っ
てシリコン窒化膜１１０を形成する。シリコン窒化膜１
１０は約１００〜５００Åの厚さに形成することが望ま
しい。シリコン窒化膜１１０は自己整列コンタクトのエ
ッチング時にエッチング阻止層として用いられ、ゲート
酸化膜１０５に炭素が浸透することを防止する阻止層の
役割をする。
０９が形成されている半導体基板１００上に段差に沿っ
てシリコン窒化膜１１０を形成する。シリコン窒化膜１
１０は約１００〜５００Åの厚さに形成することが望ま
しい。シリコン窒化膜１１０は自己整列コンタクトのエ
ッチング時にエッチング阻止層として用いられ、ゲート
酸化膜１０５に炭素が浸透することを防止する阻止層の
役割をする。
【００５３】次に、シリコン窒化膜１１０上に段差に沿
って酸化膜１１２を形成する。酸化膜１１２はＳｉＣｌ
4及びＯ2ガスを用い、約６００〜８００℃の温度で形成
することが望ましい。酸化膜１１２は中温酸化膜または
高温酸化膜であって、約１００〜５００Åの厚さを有す
ることが望ましい。酸化膜１１２は最外郭スペーサの形
成のためのエッチング時にエッチング阻止層としての役
割をするだけではなく、ゲート電極１０８とパッドとの
間の寄生キャパシタンスを減らす役割もする。一般に、
シリコン窒化膜の誘電率は約７．５であり、酸化膜の誘
電率は約３．９であるため、スペーサがシリコン窒化膜
よりなる単一膜スペーサ構造を有する従来の素子に比べ
て、本発明はゲート電極１０８とパッドとの間の寄生キ
ャパシタンスを約半分まで減らせる。
って酸化膜１１２を形成する。酸化膜１１２はＳｉＣｌ
4及びＯ2ガスを用い、約６００〜８００℃の温度で形成
することが望ましい。酸化膜１１２は中温酸化膜または
高温酸化膜であって、約１００〜５００Åの厚さを有す
ることが望ましい。酸化膜１１２は最外郭スペーサの形
成のためのエッチング時にエッチング阻止層としての役
割をするだけではなく、ゲート電極１０８とパッドとの
間の寄生キャパシタンスを減らす役割もする。一般に、
シリコン窒化膜の誘電率は約７．５であり、酸化膜の誘
電率は約３．９であるため、スペーサがシリコン窒化膜
よりなる単一膜スペーサ構造を有する従来の素子に比べ
て、本発明はゲート電極１０８とパッドとの間の寄生キ
ャパシタンスを約半分まで減らせる。
【００５４】図１２を参照すれば、酸化膜１１２上にス
ペーサ用絶縁膜を蒸着した後、異方性エッチングしてゲ
ート電極１０８の側壁に最外郭スペーサ１１４を形成す
る。前記スペーサ用絶縁膜の異方性エッチングは酸化膜
１１２が露出されるまで行う。エッチングガスとして
は、酸化膜に対するスペーサ用絶縁膜のエッチング選択
比が１０以上、例えば酸化膜１１２に対するスペーサ用
絶縁膜のエッチング選択比が約１２であるＣ−Ｆ系ガス
を用いることが望ましい。前記Ｃ−Ｆ系ガスとしてはＣ
ＨＦ3ガスを用いることが望ましい。この時、反応ガス
としては酸素Ｏ2を用い、雰囲気ガスとしてはアルゴン
（Ａｒ）のような不活性ガスを用いることが望ましい。
前記エッチングは約２０〜１００ｍＴｏｒｒの圧力、よ
り望ましくは、約５０ｍＴｏｒｒの圧力、約２０〜６０
℃の温度、より望ましくは、約４０℃の温度、約４００
〜８００Ｗのソースパワー、より望ましくは、約６００
Ｗのソースパワーの条件下で行う。前記スペーサ用絶縁
膜はシリコン窒化膜（Ｓｉ3Ｎ4）またはシリコン酸化窒
化膜（ＳｉＯＮ）であることが望ましい。二重膜スペー
サを有する従来の半導体素子の場合、コアまたは周辺領
域において最外郭スペーサの形成のためのエッチング時
にオーバエッチングにより半導体基板、すなわちシリコ
ン（Ｓｉ）が凹んでいたが、本発明の望ましい実施形態
によれば、酸化膜１１２の下部にシリコン窒化膜１１０
及びゲートポリ酸化膜１０９が形成されてこれらがバッ
ファ層として作用するので、このような現象が起こらな
い。これにより、リフレッシュ特性が改善される。
ペーサ用絶縁膜を蒸着した後、異方性エッチングしてゲ
ート電極１０８の側壁に最外郭スペーサ１１４を形成す
る。前記スペーサ用絶縁膜の異方性エッチングは酸化膜
１１２が露出されるまで行う。エッチングガスとして
は、酸化膜に対するスペーサ用絶縁膜のエッチング選択
比が１０以上、例えば酸化膜１１２に対するスペーサ用
絶縁膜のエッチング選択比が約１２であるＣ−Ｆ系ガス
を用いることが望ましい。前記Ｃ−Ｆ系ガスとしてはＣ
ＨＦ3ガスを用いることが望ましい。この時、反応ガス
としては酸素Ｏ2を用い、雰囲気ガスとしてはアルゴン
（Ａｒ）のような不活性ガスを用いることが望ましい。
前記エッチングは約２０〜１００ｍＴｏｒｒの圧力、よ
り望ましくは、約５０ｍＴｏｒｒの圧力、約２０〜６０
℃の温度、より望ましくは、約４０℃の温度、約４００
〜８００Ｗのソースパワー、より望ましくは、約６００
Ｗのソースパワーの条件下で行う。前記スペーサ用絶縁
膜はシリコン窒化膜（Ｓｉ3Ｎ4）またはシリコン酸化窒
化膜（ＳｉＯＮ）であることが望ましい。二重膜スペー
サを有する従来の半導体素子の場合、コアまたは周辺領
域において最外郭スペーサの形成のためのエッチング時
にオーバエッチングにより半導体基板、すなわちシリコ
ン（Ｓｉ）が凹んでいたが、本発明の望ましい実施形態
によれば、酸化膜１１２の下部にシリコン窒化膜１１０
及びゲートポリ酸化膜１０９が形成されてこれらがバッ
ファ層として作用するので、このような現象が起こらな
い。これにより、リフレッシュ特性が改善される。
【００５５】次に、ソース及びドレーン領域１０４に高
濃度の不純物をイオン注入し、ソース及びドレーンを形
成する。これにより、ソース及びドレーン領域１０４は
ＬＤＤ（Lightly Doped Drain）構造、すなわち、ゲー
ト電極１０８の近くは低濃度にドーピングされ、ゲート
電極１０８間の領域は高濃度にドーピングされた構造を
有する。注入される不純物は、ＰＭＯＳの場合にはボロ
ン（Ｂ）のような３価の不純物であり、ＮＭＯＳの場合
には砒素（Ａｓ）のような５価の不純物である。
濃度の不純物をイオン注入し、ソース及びドレーンを形
成する。これにより、ソース及びドレーン領域１０４は
ＬＤＤ（Lightly Doped Drain）構造、すなわち、ゲー
ト電極１０８の近くは低濃度にドーピングされ、ゲート
電極１０８間の領域は高濃度にドーピングされた構造を
有する。注入される不純物は、ＰＭＯＳの場合にはボロ
ン（Ｂ）のような３価の不純物であり、ＮＭＯＳの場合
には砒素（Ａｓ）のような５価の不純物である。
【００５６】図１３を参照すれば、半導体基板１００上
に第１層間絶縁膜１１６を蒸着した後、化学機械的研磨
して平坦化させる。第１層間絶縁膜１１６はＨＤＰ（Hi
gh Density Plasma）膜、ＢＰＳＧ（Boro Phosphorus S
ilicate Glass）膜、ＵＳＧ（Undoped Silicate Glas
s）膜、ＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl
Ortho Silicate）膜またはＳＯＧ（Spin On Glass）膜
から形成することが望ましい。
に第１層間絶縁膜１１６を蒸着した後、化学機械的研磨
して平坦化させる。第１層間絶縁膜１１６はＨＤＰ（Hi
gh Density Plasma）膜、ＢＰＳＧ（Boro Phosphorus S
ilicate Glass）膜、ＵＳＧ（Undoped Silicate Glas
s）膜、ＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl
Ortho Silicate）膜またはＳＯＧ（Spin On Glass）膜
から形成することが望ましい。
【００５７】図１４を参照すれば、自己整列コンタクト
を形成するために、すなわち、パッドが形成される領域
を形成するためにフォトリソグラフィ工程を用い、パッ
ドが形成される領域を限定するフォトレジストパターン
（図示せず）を形成する。次に、パッドが形成される領
域を形成するために、前記フォトレジストパターンをマ
スクとして第１層間絶縁膜１１６をエッチングする。前
記第１層間絶縁膜１１６のエッチングは、シリコン窒化
膜に対する第１層間絶縁膜１１６のエッチング選択比が
１０以上、例えばシリコン窒化膜に対する第１層間絶縁
膜１１６のエッチング選択比が約１５であるエッチング
ガスを用いて行うことが望ましい。前記エッチングガス
としては、Ｃ−Ｆ系ガス、例えばＣＦ4、Ｃ5Ｆ8、Ｃ4Ｆ
8ガスなどを用いることが望ましい。前記第１層間絶縁
膜１１６のエッチングはソース及びドレーン領域１０４
の上部のシリコン窒化膜１１０ａが露出されるまで行
う。したがって、酸化膜１１２は最外郭スペーサ１１４
ａにより保護される部分を除いては前記エッチング工程
中に除去される。すなわち、ゲート電極１０８の上部の
酸化膜１１２及び最外郭スペーサ１１４ａにより保護さ
れないソース及びドレーン領域１１４の上部の酸化膜１
１２は前記エッチング工程中に除去される。また、ゲー
ト電極１０８の上部のシリコン窒化膜１１０も第１層間
絶縁膜１１６のエッチング時に合わせて除去される。ま
た、キャッピング絶縁膜１０７も所定の厚さだけエッチ
ングされて凹む。次に、前記フォトレジストパターンを
通常の方法、例えばアッシング工程により除去する。
を形成するために、すなわち、パッドが形成される領域
を形成するためにフォトリソグラフィ工程を用い、パッ
ドが形成される領域を限定するフォトレジストパターン
（図示せず）を形成する。次に、パッドが形成される領
域を形成するために、前記フォトレジストパターンをマ
スクとして第１層間絶縁膜１１６をエッチングする。前
記第１層間絶縁膜１１６のエッチングは、シリコン窒化
膜に対する第１層間絶縁膜１１６のエッチング選択比が
１０以上、例えばシリコン窒化膜に対する第１層間絶縁
膜１１６のエッチング選択比が約１５であるエッチング
ガスを用いて行うことが望ましい。前記エッチングガス
としては、Ｃ−Ｆ系ガス、例えばＣＦ4、Ｃ5Ｆ8、Ｃ4Ｆ
8ガスなどを用いることが望ましい。前記第１層間絶縁
膜１１６のエッチングはソース及びドレーン領域１０４
の上部のシリコン窒化膜１１０ａが露出されるまで行
う。したがって、酸化膜１１２は最外郭スペーサ１１４
ａにより保護される部分を除いては前記エッチング工程
中に除去される。すなわち、ゲート電極１０８の上部の
酸化膜１１２及び最外郭スペーサ１１４ａにより保護さ
れないソース及びドレーン領域１１４の上部の酸化膜１
１２は前記エッチング工程中に除去される。また、ゲー
ト電極１０８の上部のシリコン窒化膜１１０も第１層間
絶縁膜１１６のエッチング時に合わせて除去される。ま
た、キャッピング絶縁膜１０７も所定の厚さだけエッチ
ングされて凹む。次に、前記フォトレジストパターンを
通常の方法、例えばアッシング工程により除去する。
【００５８】図１５を参照すれば、ゲート電極１０８間
の半導体基板１００の上部のシリコン窒化膜１１０ａ及
びゲートポリ酸化膜１０９を除去する。ゲート電極１０
８間の半導体基板１００の上部のシリコン窒化膜１１０
ａ及びゲートポリ酸化膜１０９を除去する理由は、ソー
ス及びドレーンと電気的に接続されるパッドを形成する
ためである。
の半導体基板１００の上部のシリコン窒化膜１１０ａ及
びゲートポリ酸化膜１０９を除去する。ゲート電極１０
８間の半導体基板１００の上部のシリコン窒化膜１１０
ａ及びゲートポリ酸化膜１０９を除去する理由は、ソー
ス及びドレーンと電気的に接続されるパッドを形成する
ためである。
【００５９】図１６を参照すれば、半導体基板１００上
に導電膜を蒸着し、ゲート電極１０８間を導電膜で完全
に充填した後、化学機械的研磨してパッド１１８を形成
する。この時、パッド１１８はポリシリコン膜から形成
することが望ましい。
に導電膜を蒸着し、ゲート電極１０８間を導電膜で完全
に充填した後、化学機械的研磨してパッド１１８を形成
する。この時、パッド１１８はポリシリコン膜から形成
することが望ましい。
【００６０】次に、パッド１１８が形成されている半導
体基板１００上に第２層間絶縁膜１２０を形成する（図
９参照）。第２層間絶縁膜１２０はステップカバレージ
特性に優れている絶縁膜、例えば、ＰＥ−ＴＥＯＳ膜か
ら形成することが望ましい。
体基板１００上に第２層間絶縁膜１２０を形成する（図
９参照）。第２層間絶縁膜１２０はステップカバレージ
特性に優れている絶縁膜、例えば、ＰＥ−ＴＥＯＳ膜か
ら形成することが望ましい。
【００６１】
【発明の効果】以上述べたように、本発明による多重膜
スペーサを有する半導体素子及びその製造方法によれ
ば、以下の効果を有する。
スペーサを有する半導体素子及びその製造方法によれ
ば、以下の効果を有する。
【００６２】第一に、ゲート電極を形成した後にシリコ
ン窒化膜を形成することにより、第２層間絶縁膜から酸
化膜を通じてゲート酸化膜に炭素が浸透していた従来の
問題点を改善できる。また、最外郭スペーサを形成する
ためのエッチング時にコアまたは周辺領域においてシリ
コンが凹んでいた従来の問題点も改善できる。
ン窒化膜を形成することにより、第２層間絶縁膜から酸
化膜を通じてゲート酸化膜に炭素が浸透していた従来の
問題点を改善できる。また、最外郭スペーサを形成する
ためのエッチング時にコアまたは周辺領域においてシリ
コンが凹んでいた従来の問題点も改善できる。
【００６３】第二に、最外郭スペーサを形成するための
エッチング時にエッチング阻止層として用いられる酸化
膜を形成することにより、ゲート電極とパッドとの間の
寄生キャパシタンスを減らせる。
エッチング時にエッチング阻止層として用いられる酸化
膜を形成することにより、ゲート電極とパッドとの間の
寄生キャパシタンスを減らせる。
【００６４】第三に、従来の二重膜スペーサを有する半
導体素子においては、エッチング阻止層を形成するため
に最外郭スペーサを形成した後に高温で第２ゲートポリ
酸化膜を成長させるため、最外郭スペーサの下部の酸化
膜を通じてゲート酸化膜に酸素が浸透する場合があっ
た。このため、ゲート酸化膜が厚くなってしきい電圧が
変わっていた。しかし、本発明によれば、最外郭スペー
サを形成した後にエッチング阻止層を形成する必要がな
いことから、第２ゲートポリ酸化膜を成長させる必要が
なく、その結果、しきい電圧が変わるなどの問題は生じ
ない。
導体素子においては、エッチング阻止層を形成するため
に最外郭スペーサを形成した後に高温で第２ゲートポリ
酸化膜を成長させるため、最外郭スペーサの下部の酸化
膜を通じてゲート酸化膜に酸素が浸透する場合があっ
た。このため、ゲート酸化膜が厚くなってしきい電圧が
変わっていた。しかし、本発明によれば、最外郭スペー
サを形成した後にエッチング阻止層を形成する必要がな
いことから、第２ゲートポリ酸化膜を成長させる必要が
なく、その結果、しきい電圧が変わるなどの問題は生じ
ない。
【００６５】第四に、本発明は最外郭スペーサを形成し
た後にエッチング阻止層を形成する必要がないことか
ら、第２ゲートポリ酸化膜を成長させる必要がなく、そ
の結果、第２ゲートポリ酸化膜の高温での成長によりソ
ース及びドレーン領域に高濃度でドーピングされた不純
物が側方向に拡散されてチャンネル長が短くなっていた
従来の問題点を抑制できる。
た後にエッチング阻止層を形成する必要がないことか
ら、第２ゲートポリ酸化膜を成長させる必要がなく、そ
の結果、第２ゲートポリ酸化膜の高温での成長によりソ
ース及びドレーン領域に高濃度でドーピングされた不純
物が側方向に拡散されてチャンネル長が短くなっていた
従来の問題点を抑制できる。
【００６６】以上、本発明の望ましい実施形態を挙げて
詳細に説明したが、本発明は前記実施形態に限定される
ことなく、本発明の技術的な思想内であれば、当分野に
おける通常の知識を有した者によって各種の変形が可能
であるということは言うまでもない。
詳細に説明したが、本発明は前記実施形態に限定される
ことなく、本発明の技術的な思想内であれば、当分野に
おける通常の知識を有した者によって各種の変形が可能
であるということは言うまでもない。
【図１】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図２】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図３】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図４】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図５】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図６】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図７】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図８】 従来の二重膜スペーサを有する半導体素子の
製造方法を工程順序に従って示した断面図である。
製造方法を工程順序に従って示した断面図である。
【図９】 本発明の望ましい実施形態による多重膜より
なるスペーサを有する半導体素子を示した断面図であ
る。
なるスペーサを有する半導体素子を示した断面図であ
る。
【図１０】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１１】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１２】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１３】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１４】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１５】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
【図１６】 本発明の望ましい実施形態による多重膜よ
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
りなるスペーサを有する半導体素子の製造方法を工程順
序に従って示した断面図である。
１００ 半導体基板 １０２ フィールド領域 １０４ ソース及びドレインが形成される領域 １０５ ゲート酸化膜 １０６ ゲート導電膜 １０７ キャッピング絶縁膜 １０８ ゲート電極 １０９ａ ゲートポリ酸化膜 １１０ｂ シリコン窒化膜 １１２ａ 酸化膜 １１４ａ 最外郭スぺーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 29/78 Ｆターム(参考） 4M104 BB01 DD02 DD04 DD07 DD19 DD75 EE05 EE09 EE17 FF14 GG10 GG14 GG16 5F033 HH04 HH25 JJ04 KK01 NN40 QQ09 QQ16 QQ25 QQ37 QQ48 QQ58 QQ59 QQ63 QQ76 RR04 RR06 RR09 RR15 SS01 SS02 SS04 SS15 SS25 TT08 VV16 WW02 WW04 WW09 XX24 5F083 AD01 JA35 JA53 MA03 MA06 MA17 MA20 PR03 PR06 PR12 PR40 5F140 AA06 AA11 AA21 AA26 AB03 AC32 BD05 BF04 BF11 BF18 BG10 BG11 BG12 BG14 BG22 BG27 BG37 BG41 BG50 BG52 BG53 BG58 BH15 BJ01 BJ04 BJ27 BK02 BK10 BK13 BK27 BK29 BK39 CA10 CB01 CB04 CC02 CC03 CC07 CC10 CC13 CC15 CC16 CE07 CE08
Claims (24)
- 【請求項１】 半導体基板上に形成されたゲート酸化
膜、ゲート導電膜及びキャッピング絶縁膜を含むゲート
電極と、 前記ゲート導電膜及び前記ゲート酸化膜の側壁に形成さ
れており、前記半導体基板の所定部分と接するゲートポ
リ酸化膜と、 前記キャッピング絶縁膜の両側壁及び前記ゲートポリ酸
化膜と接するシリコン窒化膜と、 前記シリコン窒化膜と接する酸化膜と、 前記酸化膜と接する最外郭スペーサとを含むことを特徴
とする多重膜よりなるスペーサを有する半導体素子。 - 【請求項２】 前記多重膜スペーサが備わったゲート電
極間の空間に形成され、前記半導体基板と接するパッド
と、 前記パッド及び前記多重膜スペーサが備わった前記ゲー
ト電極上に形成された層間絶縁膜とをさらに含むことを
特徴とする請求項１に記載の多重膜よりなるスペーサを
有する半導体素子。 - 【請求項３】 前記ゲートポリ酸化膜は前記シリコン窒
化膜と前記半導体基板との間の接触を緩衝する役割をす
る膜であって、約５０〜１００Åの厚さを有することを
特徴とする請求項１に記載の多重膜よりなるスペーサを
有する半導体素子。 - 【請求項４】 前記ゲートポリ酸化膜は、酸素を注入
し、約８００〜９００℃の温度で形成された酸化膜であ
ることを特徴とする請求項１に記載の多重膜よりなるス
ペーサを有する半導体素子。 - 【請求項５】 前記シリコン窒化膜は、約１００〜５０
０Åの厚さを有することを特徴とする請求項１に記載の
多重膜よりなるスペーサを有する半導体素子。 - 【請求項６】 前記酸化膜は、ＳｉＣｌ4及びＯ2ガスを
用い、約６００〜８００℃の温度で形成することを特徴
とする請求項１に記載の多重膜よりなるスペーサを有す
る半導体素子。 - 【請求項７】 前記酸化膜は誘電率が約３．９である中
温酸化膜または高温酸化膜であって、約１００〜５００
Åの厚さを有することを特徴とする請求項１に記載の多
重膜よりなるスペーサを有する半導体素子。 - 【請求項８】 前記最外郭スペーサは、シリコン窒化膜
またはシリコン酸化窒化膜から形成されることを特徴と
する請求項１に記載の多重膜よりなるスペーサを有する
半導体素子。 - 【請求項９】（ａ）半導体基板上にゲート酸化膜、ゲー
ト導電膜及びキャッピング絶縁膜を含むゲート電極を形
成する段階と、 （ｂ）前記ゲート導電膜と前記ゲート酸化膜の側壁及び
前記半導体基板上にゲートポリ酸化膜を形成する段階
と、 （ｃ）前記半導体基板上に段差に沿ってシリコン窒化膜
を形成する段階と、 （ｄ）前記シリコン窒化膜上に段差に沿って酸化膜を蒸
着する段階と、 （ｅ）前記酸化膜上に段差に沿ってスペーサ用絶縁膜を
蒸着した後、前記スペーサ用絶縁膜を異方性エッチング
して最外郭スペーサを形成する段階と、 （ｆ）前記半導体基板の全面に第１層間絶縁膜を形成す
る段階と、 （ｇ）フォトリソグラフィ工程を用い、パッドが形成さ
れる領域を限定するフォトレジストパターンを形成する
段階と、 （ｈ）前記フォトレジストパターンをマスクとして前記
第１層間絶縁膜をエッチングする段階と、 （ｉ）前記フォトレジストパターンを除去する段階と、 （ｊ）前記ゲート電極間の前記半導体基板の上部に形成
されている前記シリコン窒化膜及び前記ゲートポリ酸化
膜を除去する段階とを含むことを特徴とする多重膜より
なるスペーサを有する半導体素子の製造方法。 - 【請求項１０】 前記（ｂ）段階と（ｃ）段階との間
に、前記半導体基板上に低濃度の不純物をイオン注入す
る段階をさらに含むことを特徴とする請求項９に記載の
多重膜よりなるスペーサを有する半導体素子の製造方
法。 - 【請求項１１】 前記（ｅ）段階と（ｆ）段階との間
に、前記半導体基板上に高濃度の不純物をイオン注入す
る段階をさらに含むことを特徴とする請求項９に記載の
多重膜よりなるスペーサを有する半導体素子の製造方
法。 - 【請求項１２】 前記（ｊ）段階後に、 前記半導体基板上に導電膜を蒸着し、化学機械的研磨し
てパッドを形成する段階と、 前記パッドが形成されている前記半導体基板上に第２層
間絶縁膜を形成する段階とをさらに含むことを特徴とす
る請求項９に記載の多重膜よりなるスペーサを有する半
導体素子の製造方法。 - 【請求項１３】 前記ゲートポリ酸化膜は、酸素を注入
し、約８００〜９００℃の温度で形成することを特徴と
する請求項９に記載の多重膜よりなるスペーサを有する
半導体素子の製造方法。 - 【請求項１４】 前記ゲートポリ酸化膜は前記シリコン
窒化膜と前記半導体基板との間の接触を緩衝する役割を
する膜であって、約５０〜１００Åの厚さを有すること
を特徴とする請求項９に記載の多重膜よりなるスペーサ
を有する半導体素子の製造方法。 - 【請求項１５】 前記シリコン窒化膜は、約１００〜５
００Åの厚さを有することを特徴とする請求項９に記載
の多重膜よりなるスペーサを有する半導体素子の製造方
法。 - 【請求項１６】 前記酸化膜は、ＳｉＣｌ4及びＯ2ガス
を用い、約６００〜８００℃の温度で形成することを特
徴とする請求項９に記載の多重膜よりなるスペーサを有
する半導体素子の製造方法。 - 【請求項１７】 前記酸化膜は誘電率が約３．９である
中温酸化膜または高温酸化膜であって、約１００〜５０
０Åの厚さを有することを特徴とする請求項９に記載の
多重膜よりなるスペーサを有する半導体素子の製造方
法。 - 【請求項１８】 前記スペーサ用絶縁膜は、酸化膜また
はシリコン窒化膜であることを特徴とする請求項９に記
載の多重膜よりなるスペーサを有する半導体素子の製造
方法。 - 【請求項１９】 前記（ｅ）段階のエッチングは、前記
酸化膜が露出されるまで行うことを特徴とする請求項９
に記載の多重膜よりなるスペーサを有する半導体素子の
製造方法。 - 【請求項２０】 前記（ｅ）段階のエッチングガスとし
ては前記酸化膜に対する前記スペーサ用絶縁膜のエッチ
ング選択比が１０以上であるＣ−Ｆ系ガスを用い、反応
ガスとしては酸素を用い、雰囲気ガスとしては不活性ガ
スを用いることを特徴とする請求項９に記載の多重膜よ
りなるスペーサを有する半導体素子の製造方法。 - 【請求項２１】 前記（ｅ）段階のエッチングは、約２
０〜１００ｍＴｏｒｒの圧力、約２０〜６０℃の温度及
び約４００〜８００Ｗのソースパワーの条件下で行うこ
とを特徴とする請求項９に記載の多重膜よりなるスペー
サを有する半導体素子の製造方法。 - 【請求項２２】 前記第１層間絶縁膜は、ＨＤＰ膜、Ｂ
ＰＳＧ膜、ＵＳＧ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜
であることを特徴とする請求項９に記載の多重膜よりな
るスペーサを有する半導体素子の製造方法。 - 【請求項２３】 前記（ｈ）段階のエッチングは、前記
ゲート電極間の前記半導体基板の上部の前記シリコン窒
化膜が露出されるまで行うことを特徴とする請求項９に
記載の多重膜よりなるスペーサを有する半導体素子の製
造方法。 - 【請求項２４】 前記（ｈ）段階のエッチングは、前記
シリコン窒化膜に対する前記第１層間絶縁膜のエッチン
グ選択比が１０以上であるＣ−Ｆ系ガスを用いて行うこ
とを特徴とする請求項９に記載の多重膜よりなるスペー
サを有する半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-006983 | 2001-02-13 | ||
| KR10-2001-0006983A KR100385955B1 (ko) | 2001-02-13 | 2001-02-13 | 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002252232A true JP2002252232A (ja) | 2002-09-06 |
Family
ID=19705676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001398556A Pending JP2002252232A (ja) | 2001-02-13 | 2001-12-27 | 多重膜よりなるスぺーサを有する半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6699793B2 (ja) |
| JP (1) | JP2002252232A (ja) |
| KR (1) | KR100385955B1 (ja) |
Cited By (2)
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