KR100506823B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조방법이 개시되어 있다. 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한다. 게이트 전극을 포함하는 반도체 기판 상에 평탄화층을 형성한다. 액티브 영역이 노출되지 않도록 평탄화층을 제거하여 게이트 전극의 상면을 노출시킨다. 노출된 게이트 전극의 상면 상에 선택적으로 실리콘 에피택시얼층을 형성한 후, 상기 평탄화층을 제거한다. 게이트 전극 및 실리콘 에피택시얼층의 측면 상에 게이트 스페이서를 형성한 후, 게이트 전극 양측의 액티브 영역의 표면에 소오스/드레인 영역을 형성한다. 소오스/드레인 영역을 제외한 게이트 영역에만 선택적으로 실리콘 에피택시얼층을 성장시킴으로써, 안정적인 게이트 저항을 확보하고 게이트 전극과 소오스/드레인 영역 사이의 기생 커패시턴스를 줄일 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 게이트 영역에만 선택적으로 에피택시얼 공정을 진행할 수 있는 전계 효과 트랜지스터(Metal-Oxide-Semiconductor field effect transistor: MOS 트랜지스터)의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 소자 형성 영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 게이트 길이도 줄어들게 되었다. MOS 트랜지스터의 게이트 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는 바, 이러한 현상을 숏-채널(short channel) 효과라 하며, 그 대표적인 것이 역치 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
또한, 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이러한 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치 쓰루우(punch through)라고 불리는 현상인데, 펀치 쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
이러한 숏-채널 효과는 소오스/드레인 영역의 접합 깊이가 깊을수록 심화되기 때문에, 숏-채널 효과를 개선시키기 위해서는 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다. 이에 따라, 실리사이데이션 공정으로 게이트 전극의 표면 및 소오스/드레인 영역의 표면에만 선택적으로 금속 실리사이드층을 형성하여 게이트 전극의 비저항 및 소오스/드레인 영역의 기생 저항을 감소시키는 방법이 널리 사용되고 있다.
그러나, 반도체 장치의 집적도 및 MOS 트랜지스터의 성능을 향상시키기 위하여 게이트 전극의 바 사이즈(bar size) 및 두께를 감소시킬수록 이러한 실리사이데이션 공정을 적용하는데 여러 가지 문제점들이 발생하고 있다. 예컨대, 게이트 전극의 그레인 경계(grain boundary)를 따라 실리사이드층의 응집(agglomeration) 현상이 발생하거나, 게이트 전극의 두께가 작을 경우 실리사이드를 형성하는 과정에서 상기 게이트 전극의 높이 마진이 부족하여 게이트 상부의 실리사이드층이 게이트 절연막이나 액티브 영역에 어택(attack)을 주는 현상이 발생한다.
따라서, 이러한 문제들을 해결하기 위하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정으로 게이트 전극 및 소오스/드레인 영역의 위에 실리콘 에피택시얼층을 형성하여 소오스/드레인 영역이 반도체 기판의 표면 위로 확장되는 소위, 엘리베이티드 소오스/드레인(elevated source/drain) 구조를 갖는 MOS 트랜지스터가 개발되었다. 이러한 MOS 트랜지스터의 제조 방법은 대한민국 공개특허 제 2003-56932호에 개시되어 있다.
도 1a 및 도 1b는 상기 국내 공개 특허에 개시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 절연막(12) 및 폴리실리콘 게이트 전극(14)을 차례로 형성한 후, 상기 게이트 전극(14) 양측의 기판(10) 표면에 불순물을 이온 주입하여 저농도의 소오스/드레인 영역(도시하지 않음)을 형성한다.
게이트 전극(14)을 포함한 기판(10)의 전면에 실리콘 산화물로 이루어진 제1 절연막 및 실리콘 질화물로 이루어진 제2 절연막을 차례로 적층한 다음, 상기 제1 및 제2 절연막을 이방성 식각하여 상기 게이트 전극(14)의 측면에 제1 절연막 패턴(18) 및 제2 절연막 패턴(20)을 형성한다. 이 때, 제1 및 제2 절연막 패턴(18, 20)은 게이트 스페이서(22)로 제공된다.
게이트 전극(14) 및 게이트 스페이서(22)를 이온 주입 마스크로 이용하여 게이트 전극(14) 양측의 기판(10) 표면에 불순물을 이온 주입함으로써, 고농도의 소오스/드레인 영역(도시하지 않음)을 형성한다.
다음에, 게이트 전극(14)의 상면 및 소오스/드레인 영역의 상면 위로 실리콘 에피택시얼층(24a, 24b)을 성장시킨다.
도 1b를 참조하면, 상기 실리콘 에피택시얼층(24a, 24b)을 실리사이데이션시켜 게이트 전극(14) 및 소오스/드레인 영역 상에 게이트 실리사이드층(26b) 및 소오스/드레인 실리사이드층(26b)을 형성한다.
전술한 방법에 의하면, 선택적 에피택시얼 성장을 통해 게이트 전극과 소오스/드레인 영역을 동시에 높이고 실리콘 에피택시얼층을 실리사이데이션시킴으로써, 소오스/드레인 영역의 저항과 게이트 전극의 저항을 감소시킬 수 있다.
그러나, 상술한 구조를 갖는 종래의 MOS 트랜지스터에 있어서, 엘리베이티드 소오스/드레인 영역과 게이트 전극(14)이 게이트 스페이서(22)를 사이에 두고 접하게 되므로, 상기 게이트 스페이서(22)의 유전율에 의해 게이트 전극(14)과 엘리베이티드 소오스/드레인 영역 사이에 기생 커패시턴스(A)가 생성된다. 이러한 기생 커패시턴스(A)는 트랜지스터의 역치 전압 제어 능력을 열화시키고 불필요한 전력 소모를 발생시키는 요인으로 작용한다.
또한, 실리콘 에피택시얼층이 반도체 기판(10)의 표면에서 일정한 방향으로 성장하기 때문에, 상기 제1 절연막 패턴(18)과 인접한 실리콘 에피택시얼층(24b)의 가장자리에 두께가 얇아진 패싯(facet)이 형성된다. 따라서, 실리콘 에피택시얼층을 성장시킨 후 소오스/드레인 이온주입을 진행하는 과정에서 상대적으로 얇은 패싯 하부에서 이온주입 프로파일이 왜곡(distortion)되는 문제가 발생한다. 즉, 제1 절연막 패턴(18)과 인접한 지역에서 소오스/드레인 접합의 프로파일이 반도체 기판(10)의 내부로 깊게 형성됨으로써, 소오스/드레인 접합의 왜곡된 부분(B)에 전계가 집중되어 누설 전류가 흐르게 된다.
따라서, 본 발명의 목적은 게이트 영역에만 선택적으로 에피택시얼 공정을 진행하여 안정적인 게이트 저항을 확보하고 게이트 전극과 소오스/드레인 영역 사이의 기생 커패시턴스를 줄일 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한 다음, 상기 게이트 전극을 포함하는 상기 반도체 기판 상에 평탄화층을 형성한다. 이어서, 상기 액티브 영역이 노출되지 않도록 상기 평탄화층을 부분적으로 제거하여 상기 게이트 전극의 상부 표면을 노출한 후, 노출된 게이트 전극 상에 선택적으로 실리콘 에피택시얼층을 형성한다. 계속하여, 상기 평탄화층을 제거한 후, 상기 게이트 전극 및 실리콘 에피택시얼층의 측면 상에 게이트 스페이서를 형성한다. 그리고, 상기 게이트 전극 양측의 액티브 영역의 표면에 소오스/드레인 영역을 형성한다.
또한, 전술한 본 발명의 목적을 달성하기 위하여 본 발명의 바람직한 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한 후, 상기 게이트 전극의 양 측면 상에 제1 게이트 스페이서를 형성하고, 상기 게이트 전극 및 제1 게이트 스페이서를 포함하는 상기 반도체 기판 상에 평탄화층을 형성한다. 계속하여, 상기 액티브 영역이 노출되지 않도록 상기 평탄화층을 부분적으로 제거하여 상기 게이트 전극의 상면을 노출한 다음, 노출된 게이트 전극 상에 선택적으로 실리콘 에피택시얼층을 형성한다. 이어서, 상기 평탄화층을 제거한 후, 상기 실리콘 에피택시얼층 및 제1 게이트 스페이서의 측면 상에 제2 게이트 스페이서를 형성한다. 그리고, 상기 게이트 전극 양측의 상기 액티브 영역의 표면에 소오스/드레인 영역을 형성한다.
본 발명에 따르면, 액티브 영역, 즉 소오스/드레인 영역을 제외한 게이트 영역에만 선택적으로 실리콘 에피택시얼층을 형성한다. 따라서, 게이트 전극의 상부를 확장하여 게이트 전극과 금속 실리사이드층이 접촉하는 면적을 증가시킴으로써, 게이트 저항을 감소시키고 동작 속도를 향상시킬 수 있다. 또한, 소오스/드레인 영역을 제외한 게이트 영역에만 실리콘 에피택시얼층을 형성하기 때문에, 게이트 전극과 소오스/드레인 영역 사이의 기생 커패시턴스를 감소시키고 누설 전류의 발생을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법을 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
실시예 1
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a는 반도체 기판(100) 상에 평탄화층(106)을 형성하는 단계를 나타낸다.
도 2a를 참조하면, 먼저 통상의 소자 분리 공정으로 반도체 기판(100)에 액티브 영역을 정의한 후, 상기 액티브 영역 상에 게이트 절연막(102)을 형성한다. 여기서, 게이트 절연막(102)은 실리콘 산화물(silicon oxide)이나 실리콘 산질화물(silicon oxynitride)을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(102)을 형성하기 전에 MOS 트랜지스터의 역치 전압을 조절하기 위한 이온 주입 공정을 수행할 수 있다.
게이트 절연막(102) 상에 게이트층을 적층한 후, POCl3 확산, 이온 주입 또는 인-시튜(in-situ) 도핑 공정으로 상기 게이트층을, 예를 들면, n+형으로 도핑시킨다. 바람직하게는, 상기 게이트층은 폴리실리콘이나 실리콘 게르마늄(SiGe)을 약 500∼2,000Å 정도의 두께로 증착하여 형성한다. 이어서, 사진 식각 공정으로 상기 게이트층을 패터닝하여 상기 액티브 영역을 가로지르는 게이트 전극(104)을 형성한다.
게이트 전극(104)을 이온 주입 마스크로 이용하여 불순물을 이온주입함으로써, 게이트 전극(104) 양측의 액티브 영역의 표면에 저농도의 소오스/드레인 영역, 즉 LDD 영역(도시하지 않음)을 형성한다.
다음에, 상기 결과물의 전면에 우수한 등각성(conformality)을 갖는 물질, 바람직하게는 스핀-온 글라스(spin-on glass; SOG) 계열의 물질을 도포하여 평탄화층(106)을 형성한다. 이 때, 평탄화층(106)은 게이트 전극(104)을 충분히 커버할 수 있을 정도의 두께, 예컨대 약 2,500∼4,000Å 정도의 두께로 형성한다.
도 2b는 상기 액티브 영역이 노출되지 않도록 평탄화층(106)을 부분적으로 제거하여 게이트 전극(104)의 상부를 노출하는 단계를 나타낸다.
도 2b를 참조하면, 화학 기계적 연마(CMP) 공정 또는 습식 식각 공정 중의 어느 하나를 사용하거나 두 가지 공정을 동시에 사용하여, 게이트 전극(104)의 상부가 노출될 때까지 평탄화층(106)을 부분적으로 제거한다.
바람직하게는, 화학 기계적 연마(CMP) 공정으로 게이트 전극(104)의 상부 표면이 노출되지 않도록 상기 평탄화층(106)을 부분적으로 제거한 다음, 습식 식각 공정으로 평탄화층(106)을 제거하여 게이트 전극(104)의 상부 표면을 노출시킨다. 이 경우, 잔류 평탄화층(106a)은 약 300∼1,000Å의 두께로 기판(100) 상에 잔류하게 된다.
도 2c는 게이트 전극(104) 상에 실리콘 에피택시얼층(108)을 형성하는 단계를 나타낸다.
도 2c를 참조하면, 전술한 바와 같이, 잔류 평탄화층(106a)의 형성에 따라 게이트 전극(104)의 상부를 노출시킨 후, 게이트 전극(104)을 포함하는 기판(100)에 대하여 SiH4, Si2HCl2 또는 Si2H2를 포함하는 실리콘 소오스 가스를 이용한 선택적 에피택시얼 성장(SEG) 공정을 진행한다. 이에 따라, 노출된 게이트 전극(104)의 상부 표면 상에 실리콘 에피택시얼층(108)이 형성된다. 여기서, 실리콘 에피택시얼층(108)은 게이트 확장층으로 제공되며, 바람직하게는 약 100Å 이상의 두께로 형성된다.
도 2d는 게이트 전극(104) 및 소오스/드레인 영역 상에 실리사이드층(112a, 112b)을 형성하는 단계를 나타낸다.
도 2d를 참조하면, 전술한 바와 같이 실리콘 에피택시얼층(108)을 형성한 후, 습식 식각 공정 또는 건식 식각 공정으로 잔류 평탄화층(106a)을 완전히 제거한다.
이어서, 상기 결과물 상에 절연막을 증착하고 상기 절연막을 이방성 식각하여, 게이트 전극(104) 및 실리콘 에피택시얼층(108)의 측면 상에 게이트 스페이서(110)를 형성한다. 여기서, 게이트 스페이서(110)는 실리콘 질화막과 같은 단일 절연막으로 형성할 수도 있고, 제1 절연막, 예컨대 실리콘 산화막과 상기 제1 절연막에 대해 식각 선택비를 갖는 제2 절연막, 예컨대 실리콘 질화막의 이중 절연막으로 형성할 수도 있다. 실리콘 산화막과 실리콘 질화막의 이중 절연막으로 게이트 스페이서(110)를 형성하는 경우, 상기 실리콘 산화막은 실리콘 질화막의 증착시 그 하지층, 예컨대 반도체 기판(100)에 대한 스트레스를 완화시키는 버퍼층의 역할을 한다.
실리콘 에피택시얼층(108) 및 게이트 스페이서(110)를 이온 주입 마스크로 이용하여 게이트 전극(104) 양측의 액티브 영역에 불순물을 주입함으로써, 고농도의 소오스/드레인 영역(도시하지 않음)을 형성한다.
계속하여, 실리콘 에피택시얼층(108)을 포함한 실리콘 영역의 표면에 생성된 자연 산화막 또는 기타 미립자(particle) 등을 제거하기 위한 습식 세정 공정을 실시한 다음, 반도체 기판(100)의 전면에 금속막을 증착한다. 이 경우, 상기 금속막은 실리콘 에피택시얼층(108)에 포함된 실리콘 및 상기 액티브 영역에 포함된 실리콘과 반응하여 실리사이드를 형성할 수 있는 물질을 사용하여 형성한다. 예를 들면, 상기 금속막은 니켈(Ni), 코발트(Co) 또는 티타늄(Ti)을 사용하여 형성한다.
상기 금속막이 형성된 반도체 기판(100)에 열처리 공정을 실시하여 상기 금속막을 구성하는 금속 원자를 실리콘 에피택시얼층(108)의 내부 및 상기 소오스/드레인 영역의 내부로 확산시킨다. 이에 따라, 실리콘 에피택시얼층(108) 및 상기 소오스/드레인 영역 상에 각각, NiSi2, CoSi2 또는 TiSi2로 이루어진 게이트 실리사이드층(112a) 및 소오스/드레인 실리사이드층(112b)이 형성된다. 바람직하게는, 상기 실리사이드층(112a, 112b)은 약 200Å 이상의 두께로 형성된다.
본 발명의 제1 실시예에 의하면, 게이트 전극(104)의 상부가 실리콘 에피택시얼층(108)에 의해 확장되므로, 게이트 전극(104)과 금속 실리사이드층(112a) 사이의 접촉 면적을 증가시켜 게이트 저항을 감소시키고 동작 속도를 향상시킬 수 있다.
또한, 소오스/드레인 영역을 높이지 않고 게이트 영역에만 실리콘 에피택시얼층(108)을 형성하기 때문에, 소오스/드레인 영역이 게이트 스페이서(110)에 직접 접하지 않는다. 따라서, 게이트 스페이서(110)의 유전 물질에 의한 게이트 전극(104)과 소오스/드레인 영역 사이의 기생 커패시턴스를 감소시킬 수 있다.
더욱이, 소오스/드레인이 형성되는 액티브 영역에는 실리콘 에피택시얼층(108)을 형성하지 않으므로, 소오스/드레인을 형성하기 위한 이온 주입의 프로파일이 왜곡되어 소오스/드레인 접합으로부터 반도체 기판의 내부로 누설 전류가 흐르는 것을 방지할 수 있다.
실시예 2
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a는 반도체 기판(200) 상에 평탄화층(212)을 형성하는 단계를 나타낸다.
도 3a를 참조하면, 통상의 소자 분리 공정으로 반도체 기판(200)에 액티브 영역을 정의한 후, 상기 액티브 영역의 상에 게이트 절연막(202)을 형성한다. 이 때, 게이트 절연막(202)은 실리콘 산화물이나 실리콘 옥시나이트라이드를 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(202)을 형성하기 전에 MOS 트랜지스터의 역치 전압을 조절하기 위한 이온 주입 공정을 실시할 수 있다.
게이트 절연막(202) 상에 게이트층을 증착한 후, 통상의 도핑 공정, 예컨대 POCl3 확산, 이온주입 또는 인-시튜 도핑 공정으로 상기 게이트층을 예들 들면 n+형으로 도핑시킨다. 바람직하게는, 상기 게이트층은 폴리실리콘이나 실리콘 게르마늄을 약 500∼2,000Å 정도의 두께로 증착하여 형성한다.
이어서, 사진 식각 공정으로 상기 게이트층을 패터닝하여 상기 액티브 영역을 가로지르는 게이트 전극(204)을 형성한 후, 게이트 전극(204)의 측면 상에 제1 게이트 스페이서(210)를 형성한다. 게이트 전극(204)이 형성된 반도체 기판(100) 상에 제1 절연막, 예컨대 실리콘 산화막을 약 50∼100Å 정도의 두께로 증착하고, 그 상부에 제2 절연막, 예컨대 실리콘 질화막을 약 100∼200Å 정도의 두께로 증착한다. 다음에, 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 게이트 전극(204)의 측면 상에 제1 절연막 패턴(206) 및 제2 절연막 패턴(208)으로 이루어진 제1 게이트 스페이서(210)를 형성한다.
제1 게이트 스페이서(210)는 후속의 LDD 이온 주입 공정시, 게이트 전극(204)과 LDD 영역과의 오버랩 거리를 조절하여 LDD 영역이 게이트 전극(204)의 하부로 과도하게 침입하여 숏-채널 효과를 발생시키는 것을 방지하는 역할을 한다.
제1 게이트 스페이서(210)의 제1 절연막 패턴(206)은 제2 절연막 패턴(208)의 스트레스를 완화시키기 위한 버퍼층으로 작용하며, 제2 절연막 패턴(208)에 대해 식각 선택비를 갖는 물질을 사용하여 형성한다.
이어서, 게이트 전극(204)과 제1 게이트 스페이서(210)를 이온 주입 마스크로 이용하여 불순물을 이온 주입함으로써, 게이트 전극(104) 양측의 액티브 영역의 표면에 저농도의 소오스/드레인 영역, 즉 LDD 영역(도시하지 않음)을 형성한다.
상기 결과물의 전면에 우수한 등각성(을 갖는 물질, 바람직하게는 스핀-온 글라스(SOG) 계열의 물질을 도포하여 평탄화층(212)을 형성한다. 이 경우, 평탄화층(212)은 게이트 전극(204)을 충분히 커버할 수 있을 정도의 두께, 예컨대 약 2,500∼4,000Å 정도의 두께로 형성한다.
도 3b는 게이트 전극(204) 상에 실리콘 에피택시얼층(214)을 형성하는 단계를 나타낸다.
전술한 바에 따라 평탄화층(212)을 형성한 후, 화학 기계적 연마(CMP) 공정 또는 습식 식각 공정 중의 어느 하나를 사용하거나 두 가지 공정을 동시에 사용하여 게이트 전극(204)의 상부 표면이 노출될 때까지 평탄화층(212)을 부분적으로 제거한다. 바람직하게는, 화학 기계적 연마(CMP) 공정으로 상기 게이트 전극(204)의 상부 표면이 노출되지 않도록 평탄화층(212)을 1차적으로 제거한 다음, 습식 식각 공정으로 평탄화층(212)을 2차적으로 제거하여 게이트 전극(204)의 상부 표면을 노출시킨다. 이 때, 잔류 평탄화층(212a)은 약 300∼1,000Å 정도의 두께로 잔류한다.
계속하여, SiH4, Si2HCl2 또는 Si2H2를 포함하는 실리콘 소오스 가스를 사용하는 선택적 에피택시얼 성장(SEG) 공정을 진행하여, 노출된 게이트 전극(204)의 표면상에 실리콘 에피택시얼층(214)을 형성한다. 실리콘 에피택시얼층(214)은 게이트 확장층으로 제공되며, 바람직하게는 약 100Å 이상의 두께로 형성한다.
도 3c는 게이트 전극(204) 및 소오스/드레인 영역 상에 실리사이드층(222a, 222b)을 형성하는 단계를 나타낸다.
도 3c를 참조하면, 전술한 바와 같이 실리콘 에피택시얼층(214)을 형성한 후, 습식 식각 공정 또는 건식 식각 공정으로 잔류 평탄화층(212a)을 완전히 제거한다.
다음에, 상기 결과물 상에 제3 절연막, 예컨대 실리콘 산화막을 약 50∼100Å 정도의 두께로 증착하고, 그 위에 제4 절연막, 예컨대 실리콘 질화막을 약 100∼200Å의 두께로 증착한다. 이어서, 상기 제4 절연막 및 제3 절연막을 이방성 식각하여 실리콘 에피택시얼층(214) 및 제1 게이트 스페이서(210)의 측면 상에 제2 게이트 스페이서(220)를 형성한다. 이 때, 제2 게이트 스페이서(220)는 제3 절연막 패턴(216) 및 제4 절연막 패턴(218)으로 이루어진다. 제2 게이트 스페이서(220)의 제3 절연막 패턴(216)은 제4 절연막 패턴(218)의 스트레스를 완화시키기 위한 버퍼층으로 작용하며, 제4 절연막 패턴(218)에 대해 식각 선택비를 갖는 물질로 형성한다.
제2 게이트 스페이서(220)를 형성한 후, 실리콘 에피택시얼층(214) 및 제2 게이트 스페이서(220)를 이온 주입 마스크로 이용하여 게이트 전극(204) 양측의 액티브 영역에 불순물을 주입함으로써, 고농도의 소오스/드레인 영역(도시하지 않음)을 형성한다.
실리콘 에피택시얼층(214) 및 상기 소오스/드레인 영역이 형성된 반도체 기판(200)의 전면에 금속막을 증착한다. 여기서, 상기 금속막은 실리콘 에피택시얼층(214) 내의 실리콘 및 상기 액티브 영역 내의 실리콘과 반응하여 실리사이드를 형성할 수 있는 물질을 사용하여 형성한다. 예를 들면, 상기 금속막은 니켈(Ni), 코발트(Co) 또는 티타늄(Ti)을 사용하여 형성한다. 이 경우, 상기 금속막을 증착하기 전에, 실리콘 에피택시얼층(214) 및 반도체 기판(200)의 표면에 성장된 자연 산화막을 제거하는 것이 바람직하다.
상기 금속막이 형성된 반도체 기판(200)에 열처리 공정을 실시하여 상기 금속막에 포함된 금속 원자를 실리콘 에피택시얼층(214)의 내부 및 상기 소오스/드레인 영역의 내부로 확산시킨다. 이에 따라, 실리콘 에피택시얼층(214) 및 상기 소오스/드레인 영역 상에 각기 NiSi2, CoSi2 또는 TiSi2로 이루어진 게이트 실리사이드층(222a) 및 소오스/드레인 실리사이드층(222b)이 형성된다. 바람직하게는, 게이트 및 소오스/드레인 실리사이드층(222a, 222b)은 약 200Å 이상의 두께로 형성한다.
본 발명의 제2 실시예에 의하면, 게이트 전극(204)의 상부가 실리콘 에피택시얼층(208)에 의해 확장되어 대체로 T자형 구조를 갖는다. 따라서, 게이트 전극(204)과 금속 실리사이드층(222a) 간의 접촉 면적을 증가시켜 게이트 저항을 감소시키고 동작 속도를 향상시킬 수 있다.
또한, 소오스/드레인 영역을 높이지 않고 게이트 영역에만 실리콘 에피택시얼층(208)을 형성하기 때문에, 게이트 스페이서(210)의 유전 물질에 의해 게이트 전극(204)과 소오스/드레인 영역 간에 기생 커패시턴스가 생성되는 것을 방지하고, 불균형한 소오스/드레인 접합 프로파일에 의해 누설 전류가 발생하는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 게이트 전극과 액티브 영역(즉, 소오스/드레인 영역)을 충분히 커버하도록 평탄화층을 형성한 후, 상기 액티브 영역이 노출되지 않도록 상기 평탄화층을 부분적으로 제거하여 게이트 전극의 상부 표면을 노출시킨다. 다음에, 선택적 에피택시얼 성장 공정을 진행하여 노출된 게이트 전극 상부에만 실리콘 에피택시얼층을 형성한다.
따라서, 게이트 전극의 상부가 실리콘 에피택시얼층에 의해 확장되므로, 게이트 전극과 금속 실리사이드층 간의 접촉 면적을 증가시켜 게이트 저항을 감소시키고 동작 속도를 향상시킬 수 있다.
또한, 소오스/드레인 영역을 높이지 않고 게이트 영역에만 실리콘 에피택시얼층을 형성하기 때문에, 소오스/드레인 영역이 게이트 스페이서에 직접 접하지 않는다. 따라서, 게이트 스페이서의 유전 물질에 의한 게이트 전극과 소오스/드레인 영역간의 기생 커패시턴스를 감소시킬 수 있다.
또한, 소오스/드레인이 형성되어질 액티브 영역에는 실리콘 에피택시얼층을 형성하지 않으므로, 소오스/드레인 영역의 이온 주입의 프로파일이 왜곡되어 누설 전류 경로를 생성하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래의 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 게이트 절연막
104, 204 : 게이트 전극 106, 212 : 평탄화층
108, 214 : 실리콘 에피택시얼층
110, 210, 220 : 게이트 스페이서
112a, 222a : 게이트 실리사이드층
112b, 222b : 소오스/드레인 실리사이드층
206 : 제1 절연막 패턴 208 : 제2 절연막 패턴
216 : 제3 절연막 패턴 218 : 제4 절연막 패턴

Claims (23)

  1. (a) 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계;
    (b) 상기 게이트 전극을 포함한 상기 반도체 기판 상에 평탄화층을 형성하는 단계;
    (c) 상기 평탄화층을 부분적으로 제거하여 상기 게이트 전극의 상부를 노출하는 단계;
    (d) 상기 노출된 게이트 전극 상에 선택적으로 실리콘 에피택시얼층을 형성하는 단계;
    (e) 상기 평탄화층을 완전히 제거하는 단계;
    (f) 상기 게이트 전극 및 실리콘 에피택시얼층의 측면 상에 게이트 스페이서를 형성하는 단계; 및
    (g) 상기 게이트 전극 양측의 상기 액티브 영역의 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 평탄화층은 SOG 계열의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 평탄화층은 상기 게이트 전극을 완전히 커버할 수 있는 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 평탄화층은 화학 기계적 연마(CMP) 공정 또는 습식 식각 공정 중의 어느 하나를 사용하여 부분적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 평탄화층은 화학 기계적 연마(CMP) 공정과 습식 식각 공정을 동시에 사용하여 부분적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 평탄화층은 습식 식각 공정 또는 건식 식각 공정 중의 어느 하나를 사용하여 완전히 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 (a) 단계부터 상기 (c) 단계까지 상기 게이트 전극의 두께가 일정한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 (b) 단계 전에, 상기 게이트 전극 양측의 상기 액티브 영역의 표면에 불순물을 이온 주입하여 저농도의 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 게이트 스페이서는 적어도 하나의 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 실리콘 에피택시얼층 및 상기 소오스/드레인 영역 상에 각기 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. (a) 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계;
    (b) 상기 게이트 전극의 측면 상에 제1 게이트 스페이서를 형성하는 단계;
    (c) 상기 게이트 전극 및 제1 게이트 스페이서를 포함하는 상기 반도체 기판 상에 평탄화층을 형성하는 단계;
    (d) 상기 평탄화층을 부분적으로 제거하여 상기 게이트 전극의 상부를 노출하는 단계;
    (e) 상기 노출된 게이트 전극 상에 선택적으로 실리콘 에피택시얼층을 형성하는 단계;
    (f) 상기 평탄화층을 완전히 제거하는 단계;
    (g) 상기 실리콘 에피택시얼층 및 제1 게이트 스페이서의 측면 상에 제2 게이트 스페이서를 형성하는 단계; 및
    (h) 상기 게이트 전극 양측의 상기 액티브 영역의 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 평탄화층은 SOG 계열의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 평탄화층은 상기 게이트 전극을 완전히 커버할 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 평탄화층은 화학 기계적 연마(CMP) 공정 또는 습식 식각 공정 중의 어느 하나를 사용하여 부분적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 평탄화층은 화학 기계적 연마(CMP) 공정과 습식 식각 공정을 동시에 사용하여 부분적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서, 상기 평탄화층은 습식 식각 공정 또는 건식 식각 공정 중의 어느 하나를 사용하여 완전히 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서, 상기 (a) 단계부터 상기 (d) 단계까지 상기 게이트 전극의 두께가 일정한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제11항에 있어서, 상기 (c) 단계 전에, 상기 게이트 전극 양측의 상기 액티브 영역의 표면에 불순물을 이온 주입하여 저농도의 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제11항에 있어서, 상기 제1 게이트 스페이서는 제1 절연막 및 상기 제1 절연막에 대해 식각 선택비를 갖는 제2 절연막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 절연막은 실리콘 산화물로 이루어지고 상기 제2 절연막은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제11항에 있어서, 상기 제2 게이트 스페이서는 제3 절연막 및 상기 제3 절연막에 대해 식각 선택비를 갖는 제4 절연막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제3 절연막은 실리콘 산화물로 이루어지고 상기 제4 절연막은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제11항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 실리콘 에피택시얼층 및 상기 소오스/드레인 영역 상에 각기 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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