JP4148717B2 - 半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には低いゲート抵抗と小さな寄生キャパシタンスを有する第１ゲート電極と第２ゲート電極とよりなるＴ字状構造のゲート電極と、短チャンネル効果を効果的に抑制できるハロ（ｈａｌｏ）イオン注入領域を含む半導体素子の構造と、ゲート電極間の間隔を広げなくても高角ハロイオン注入が可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを採用した半導体素子において、ゲート電極の臨界寸法（ｃｒｉｔｉｃａｌ ｄｅｍｅｎｓｉｏｎ、ＣＤ）はＭＯＳトランジスタの特性に多くの影響を及ぼす。半導体素子の集積度が高まるにつれてゲート電極の臨界寸法は小さくなりつつあり、これにより短チャンネル効果が深刻な問題となっている。このようなトランジスタのスケールダウンによる短チャンネル効果を改善するために狭幅接合を形成させる方法が用いられているが、この方法はソース／ドレイン延長領域の抵抗を増加させる限界を有している。これに対する解決方法としてハロイオン注入法が提案された。しかし、ゲートの臨界寸法の縮小による短チャンネル効果を抑制するためにハロイオン注入の濃度を高め続けており、これは接合キャパシタンス及び接合漏れ電流の増加、オン電流の減少などの問題を引き起こした。この問題を解決する方法として提示されたものが高角ハロイオン注入法である。
【０００３】
前記高角ハロイオン注入法は、イオン注入時に高角を使用してソース／ドレイン延長領域の側部に選択的に不純物を注入してハロイオン注入領域を形成させる方法であって、低濃度の不純物を使用しても短チャンネル効果を効果的に抑制できる。そして、このようにハロイオン注入領域の不純物濃度を低めれば、胴体効果（ｂｏｄｙ ｅｆｆｅｃｔ、基板効果ともいう）を減らしてオン電流は増加させ、オフ電流は減少させる効果がある。また、前記高角ハロイオン注入法を使用すれば、接合キャパシタンスの減少、ゲート大きさ変化の減少効果がある。
【０００４】
【発明が解決しようとする課題】
しかし、半導体素子の集積度の上昇によるゲート電極間間隔の限界のために一定角度以上のハロイオン注入が不可能で高角ハロイオン注入法の長所を利用できない。すなわち、前述したように高性能トランジスタを作るためには高角ハロイオン注入法の適用が必須であるが、隣接したゲート電極によりイオン注入遮断効果が発生して高角のハロイオン注入を実施できない。これを解決するためにはゲート電極間の間隔を広げるか、あるいはゲート電極の高さを十分に低める必要がある。しかし、ゲート電極間の間隔を広げるほどチップサイズが大きくなって高集積化に逆行する結果をもたらす。また、ゲート電極の高さを低めることによって抵抗減少のために必須なシリサイド形成時にゲート高さのマージンが不十分になってゲート上部のシリサイドがゲート酸化膜や活性領域にアタックを与える可能性が大きくなり、後続の化学機械的工程に対する十分なゲート電極の高さを確保できなくなる。
【０００５】
図１は、ゲート電極の高さとゲート電極の間隔がハロイオン注入角度に及ぼす影響を説明するために示した断面図である。
図１を参照すれば、ゲート電極１４間の間隔をａ、ゲート電極１４の高さをｂ、半導体基板１０に垂直の方向と不純物イオンの入射方向とがなす角をθとする時、θが大きい高角ハロイオン注入法を適用するためには十分なａ／ｂ比を有する必要がある。このためにはゲート電極１４間の間隔ａを十分に広げるか、あるいはゲート電極１４の高さｂを十分に低める必要がある。しかし、ゲート電極１４の高さｂを十分に低めれば、抵抗減少のために必須なシリサイド形成時にゲート高さのマージンが不十分になってゲート上部のシリサイドがゲート酸化膜１２や活性領域にアタックを与える可能性が大きくなり、後続の化学機械的研磨工程に対する十分なゲート電極の高さを確保できなくなる。一方、ゲート電極１４間の間隔ａを十分に大きくする場合は、デザインルール上の損失をもたらしてチップサイズが大きくなる。これは半導体工程において高集積化という目標に逆行する結果となる。
【０００６】
本発明は、低いゲート抵抗と、小さい寄生キャパシタンスを有するＴ字状構造のゲート電極と、短チャンネル効果を効果的に抑制できるハロイオン注入領域を含む半導体素子の構造を提供することを目的とする。
本発明は、ゲート電極間の間隔を広げなくても高角ハロイオン注入が可能な半導体素子の製造方法を提供することを他の目的とする。
【０００７】
【課題を解決するための手段】
本発明は、半導体基板内に形成された第１イオン注入領域と、この第１イオン注入領域の両側に形成された第２イオン注入領域と、この第２イオン注入領域に接して前記第１イオン注入領域と反対側に形成されたハロイオン注入領域と、前記半導体基板上に形成されたゲート酸化膜と、このゲート酸化膜上に形成された第１ゲート電極と、前記半導体基板の表面、前記ゲート酸化膜の側縁及び前記第１ゲート電極の側壁に沿って形成されたシリコン窒化膜と、このシリコン窒化膜に接して前記第１ゲート電極と反対側に形成された酸化膜と、前記第１ゲート電極、前記シリコン窒化膜及び前記酸化膜上に形成された第２ゲート電極と、この第２ゲート電極及び前記酸化膜の側壁に形成されたスペーサとを含むことを特徴とする半導体素子とする。
【０００８】
前記第１ゲート電極及び前記第２ゲート電極よりなるゲート電極は前記第２ゲート電極の幅が前記第１ゲート電極の幅より大きいＴ字状構造を有する。
前記第１ゲート電極の両側部分に形成された前記シリコン窒化膜はＬ字状または逆Ｌ字状である。
前記ゲート酸化膜は前記第２イオン注入領域間の前記半導体基板の表面に形成されている。
前記第２イオン注入領域は前記スペーサ間の間隔より広い領域にわたって前記半導体基板内に形成されている。
前記ハロイオン注入領域の不純物は前記第１及び前記第２イオン注入領域の不純物とは反対タイプの不純物である。
前記第１イオン注入領域の不純物濃度は前記第２イオン注入領域の不純物濃度より高い。
前記第１イオン注入領域の不純物濃度は約３Ｅ１５〜７Ｅ１５cm−２であり、前記第２イオン注入領域の不純物濃度は約１Ｅ１４〜２Ｅ１５cm−２であることが望ましい。
前記ハロイオン注入領域の不純物濃度は約１Ｅ１３〜５Ｅ１４cm−２であることが望ましい。
前記第１ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成されることが望ましい。
前記第１ゲート電極の高さは約５００Å〜１０００Åであることが望ましい。
前記第２ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成されることが望ましい。
前記第２ゲート電極の高さは約３００Å〜１５００Åであることが望ましい。
前記シリコン窒化膜は約３０Å〜２００Åの厚さを有することが望ましい。
前記スペーサ間の前記半導体基板内に形成された第３イオン注入領域と、前記スペーサの側部に形成された第２スペーサとをさらに含む。
【０００９】
本発明は、以下のような半導体素子の製造方法とする。まず、半導体基板上にゲート酸化膜及び第１ゲート電極を形成する。次に、前記半導体基板に不純物をイオン注入してソース／ドレイン延長領域を形成する。次に、高角ハロイオン注入法を利用して前記半導体基板に垂直な方向と不純物イオンの入射方向とがなす角が所定角度をなすように不純物をイオン注入して前記ソース／ドレイン延長領域の両側部にハロイオン注入領域を形成する。次に、前記ハロイオン注入領域が形成されている前記半導体基板上にシリコン窒化膜を形成する。次に、前記シリコン窒化膜が形成されている前記半導体基板上に酸化膜を形成する。次に、前記酸化膜が形成されている前記半導体基板を化学機械的研磨して前記第１ゲート電極が露出されるように平坦化する。次に、前記第１ゲート電極上部に選択的にエピタキシャル成長法を利用して第２ゲート電極を形成する。次に、前記第２ゲート電極をエッチングマスクとして使用して前記シリコン窒化膜が露出されるように前記酸化膜をエッチバックする。次に、前記半導体基板上にスペーサ形成用絶縁膜を蒸着し、異方性乾式エッチングしてスペーサを形成する。次に、前記半導体基板に不純物をイオン注入して深いソース／ドレイン領域を形成する。
【００１０】
前記スペーサを形成する段階は前記酸化膜をエッチバックする段階後、前記深いソース／ドレイン領域を形成する段階前に行う。さらに、前記深いソース／ドレイン領域を形成する段階後に、前記半導体基板上にスペーサ形成用絶縁膜を蒸着し、異方性乾式エッチングして第２スペーサを形成する段階と、前記半導体基板に不純物をイオン注入して第２の深いソース／ドレイン領域を形成する段階とをさらに含む。前記スペーサを形成する段階と前記不純物をイオン注入する段階とを２回以上反復実施する。
【００１１】
また、前記深いソース／ドレイン領域を形成する段階は前記酸化膜をエッチバックする段階後、前記スペーサを形成する段階前に行う。さらに、前記スペーサを形成する段階後に、前記半導体基板に不純物をイオン注入して第２の深いソース／ドレイン領域を形成する段階と、前記半導体基板上にスペーサ形成用絶縁膜を蒸着し、異方性乾式エッチングして第２スペーサを形成する段階とをさらに含む。前記不純物をイオン注入する段階と前記スペーサをイオン注入する段階とを２回以上反復実施する。
【００１２】
前記ゲート酸化膜及び前記第１ゲート電極を形成する段階前に、前記半導体基板に素子分離領域を形成する段階と、前記半導体基板にスレッショルド電圧調節のために不純物をイオン注入する段階とをさらに含む。
【００１３】
前記半導体基板に垂直な方向と不純物イオンの入射方向とがなす角は約３０゜〜８０゜であることが望ましい。
前記半導体基板に垂直な方向と前記不純物イオンの入射方向とがなす最大角が約３０゜〜８０゜になるように前記第１ゲート電極の高さを調節する。
前記第１ゲート電極は約５００Å〜１５００Åの高さに形成することが望ましい。
前記第１ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成することが望ましい。
前記ハロイオン注入領域形成のための不純物は前記ソース／ドレイン延長領域形成のための不純物とは反対タイプの不純物である。
前記深いソース／ドレイン領域形成のための不純物のイオン注入濃度は前記ソース／ドレイン延長領域形成のための不純物のイオン注入濃度より高い。
前記ソース／ドレイン延長領域形成のためのイオン注入は約１Ｅ１４〜２Ｅ１５cm−２の濃度で実施することが望ましい。
前記ハロイオン注入領域形成のためのイオン注入は約１Ｅ１３〜５Ｅ１４cm−２の濃度で実施することが望ましい。
前記深いソース／ドレイン領域形成のためのイオン注入は約３Ｅ１５〜７Ｅ１５cm−２の濃度で実施することが望ましい。
前記第２ゲート電極は約３００Å〜１５００Åの高さに形成することが望ましい。
前記第２ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成することが望ましい。
前記シリコン窒化膜は約３０Å〜２００Åの厚さに形成することが望ましい。
前記酸化膜は前記シリコン窒化膜とのエッチング選択比が大きい高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＨＴＯ）、中温酸化膜（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＭＴＯ）または低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＬＴＯ）で形成することが望ましい。
前記第２ゲート電極の幅を前記第１ゲート電極の幅より大きく形成して前記第１ゲート電極及び前記第２ゲート電極よりなるゲート電極はＴ字状構造を有する。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明による望ましい実施形態を詳細に説明する。しかし、以下の実施形態は当業者が本発明を十分に理解できるように提供されるものであって、色々な他の形態に変形でき、本発明の範囲が以下の実施形態に限定されるものではない。以下の説明である層が他の層上に存在すると記述される時、これは他の層の真上に存在することもあり、その間に第３の層が介在されることもある。また図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面上で同一符号は同じ要素を示す。
【００１５】
図１２及び図１６は、本発明の望ましい実施形態による半導体素子の構造を示した断面図である。
図１２及び図１６を参照すれば、半導体基板１００内に第１イオン注入領域１１８、すなわち、深いソース／ドレイン領域１１８が形成されている。この第１イオン注入領域１１８は後述するスペーサ１１６ａ間の間隔より広い領域にわたって半導体基板１００内に形成されている。第１イオン注入領域１１８の両側部には第２イオン注入領域１０６、すなわち、ソース／ドレイン延長領域１０６が形成されている。この第２イオン注入領域１０６の不純物濃度は第１イオン注入領域１１８の不純物濃度よりは低いことが望ましい。望ましくは、第１イオン注入領域１１８の不純物濃度は約３Ｅ１５〜７Ｅ１５cm−２であり、第２イオン注入領域１０６の不純物濃度は約１Ｅ１４〜２Ｅ１５cm−２であることが望ましい。また、ハロイオン注入領域１０８が第２イオン注入領域１０６に接して第１イオン注入領域１１８と反対側に形成されている。このハロイオン注入領域１０８に注入された不純物は第１及び第２イオン注入領域１１８，１０６に注入された不純物とは反対タイプである。例えば、第１及び第２イオン注入領域１１８，１０６に注入された不純物がホウ素及び／またはインジウムのようなＰ型不純物である場合、ハロイオン注入領域１０８に注入された不純物は砒素及び／または燐のようなＮ型不純物である。反対に、第１及び第２イオン注入領域１１８，１０６に注入された不純物が砒素及び／または燐のようなＮ型不純物である場合、ハロイオン注入領域１０８に注入された不純物はホウ素及び／またはインジウムのようなＰ型不純物である。ハロイオン注入領域１０８は低濃度の不純物を有することが望ましい。望ましくは、ハロイオン注入領域１０８の不純物濃度は約１Ｅ１３〜５Ｅ１４cm−２であることが望ましい。このようにハロイオン注入領域１０８をソース／ドレイン延長領域１０６の側部に形成させれば、低い不純物濃度でも短チャンネル効果を効果的に抑制でき、また胴体効果（ｂｏｄｙ ｅｆｆｅｃｔ）を減少させてオン電流は増加させ、オフ電流は減少させうる。また、接合キャパシタンスも減少させうる。
【００１６】
一方、半導体基板１００上にはゲート酸化膜１０２が形成されている。すなわち、ソース／ドレイン延長領域１０６間の半導体基板１００の表面にゲート酸化膜１０２が形成されている。このゲート酸化膜１０２上には第１ゲート電極１０４ｂが形成されている。この第１ゲート電極１０４ｂは多結晶シリコン膜またはシリコンゲルマニウム膜よりなることが望ましい。また、第１ゲート電極１０４ｂは約５００Å〜１０００Åの厚さを有することが望ましい。半導体基板１００の表面、ゲート酸化膜１０２の側縁及び第１ゲート電極１０４ｂの側壁に沿ってシリコン窒化膜１１０ｂが形成されている。第１ゲート電極１０４ｂの両側部分に形成されたシリコン窒化膜１１０ｂはＬ字状または逆Ｌ字状である。このシリコン窒化膜１１０ｂは３０Å〜２００Å程度の厚さを有することが望ましい。また、このシリコン窒化膜１１０ｂに接して第１ゲート電極１０４ｂと反対側に酸化膜１１２ｂが形成されている。この酸化膜１１２ｂはＨＴＯ、ＭＴＯまたはＬＴＯで形成できる。第１ゲート電極１０４ｂ、シリコン窒化膜１１０ｂ及び酸化膜１１２ｂ上には第２ゲート電極１１４が形成されている。この第２ゲート電極１１４は多結晶シリコン膜またはシリコンゲルマニウム膜よりなることが望ましい。また、第２ゲート電極１１４は３００Å〜１５００Å程度の厚さを有することが望ましい。このような第２ゲート電極１１４及び酸化膜１１２ｂの側壁にはスペーサ１１６ａが形成されている。すなわち、スペーサ１１６ａは第２ゲート電極１１４及び酸化膜１１２ｂと接して、半導体基板表面に沿って位置するシリコン窒化膜１１０ｂの上に位置する。スペーサ１１６ａはシリコン窒化膜、ＨＴＯ、ＭＴＯまたはＬＴＯで形成できる。
【００１７】
本実施形態による半導体素子によれば、ゲート電極１１４，１０４ｂは第１ゲート電極１０４ｂ及び第２ゲート電極１１４よりなるＴ字状構造を有する。このようなＴ字状ゲート構造の場合、ゲート下部（第１ゲート電極１０４ｂ）の幅は小さくしてもゲート上部（第２ゲート電極１１４）の幅は大きくしてシリサイドを広く形成することによって抵抗を低められる。また、ゲートキャパシタンスを小さくすることができ、ゲートとソース／ドレイン延長領域間のオーバラップキャパシタンスも減らしうる。
【００１８】
図１３及び図１７は、図１２及び図１６に示した半導体素子の構造に第３イオン注入領域１２２及び第２スペーサ１２０をさらに形成した構造を示した断面図である。
図１３及び図１７を参照すれば、半導体基板１００内に第３イオン注入領域１２２、すなわち、第２の深いソース／ドレイン領域１２２が形成されている。この第３イオン注入領域１２２は後述する第２スペーサ１２０間の間隔より広い領域にわたって半導体基板１００内に形成される。この第３イオン注入領域１２２の両側部には第１イオン注入領域１１８が形成されている。この第１イオン注入領域１１８の不純物濃度は第３イオン注入領域１２２の不純物濃度より低いことが望ましい。また、第２イオン注入領域１０６が第１イオン注入領域１１８に接して第３イオン注入領域１２２と反対側に形成されている。この第２イオン注入領域１０６の不純物濃度は第１イオン注入領域１１８の不純物濃度より低いことが望ましい。また、ハロイオン注入領域１０８が第２イオン注入領域１０６に接して第１イオン注入領域１１８と反対側に形成されている。このハロイオン注入領域１０８に注入された不純物は第１、第２及び第３イオン注入領域１１８，１０６，１２２に注入された不純物とは反対タイプである。例えば、第１、第２及び第３イオン注入領域１１８，１０６，１２２に注入された不純物がホウ素及び／またはインジウムのようなＰ型不純物である場合、ハロイオン注入領域１０８に注入された不純物は砒素及び／または燐のようなＮ型不純物である。反対に、第１、第２及び第３イオン注入領域１１８，１０６，１２２に注入された不純物が砒素及び／または燐のようなＮ型不純物である場合、ハロイオン注入領域１０８に注入された不純物はホウ素及び／またはインジウムのようなＰ型不純物である。このようにハロイオン注入領域１０８をソース／ドレイン延長領域１０６の側部に形成させれば、低い不純物濃度でも短チャンネル効果を効果的に抑制でき、また胴体効果を減少させてオン電流は増加させ、オフ電流は減少させうる。また、接合キャパシタンスも減少させうる。一方、半導体基板１００の上部のゲート構造はゲート側壁に第２スペーサ１２０をさらに形成したことを除いては図１３及び図１６に示したＴ字状ゲート構造と同一である。
【００１９】
以下、本発明の望ましい実施形態による半導体素子の製造方法を説明する。
図２ないし図１３は、本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
図２を参照すれば、半導体基板１００に活性領域を定義し、その活性領域を電気的に分離させるフィールド酸化膜（図示せず）を形成する。このフィールド酸化膜は通常のＬＯＣＯＳ工程または浅いトレンチ素子分離工程で形成できる。次いで、半導体基板１００にスレッショルド電圧を調節するためにイオン注入を実施する。
【００２０】
次に、半導体基板１００上にゲート酸化膜１０２を形成する。次いで、ゲート酸化膜１０２上に第１ゲート物質１０４を蒸着する。この第１ゲート物質１０４は多結晶シリコンまたはシリコンゲルマニウムであることが望ましい。一方、この第１ゲート物質１０４の蒸着を厚くした場合は、後続のハロイオン注入工程で高角のイオン注入を実施できない。また、第１ゲート物質１０４の蒸着を薄くした場合は、抵抗減少のために必要なシリサイド形成時にゲート高さのマージンが不十分になってゲート上部のシリサイドがゲート酸化膜１０２や活性領域にアタックを与える可能性が大きくなり、後続の化学機械的研磨工程に対する十分な厚さを確保できなくなる。したがって、第１ゲート物質１０４はこのような事項を考慮して適切にその蒸着の厚さを決定する必要がある。望ましくは、約５００Å〜１５００Åの厚さに第１ゲート物質１０４を蒸着する。
【００２１】
図３を参照すれば、第１ゲート物質１０４及びゲート酸化膜１０２をパターニングする。このパターニングは通常の写真工程及びエッチング工程を利用し、このパターニングにより第１ゲート電極１０４ａが形成される。
【００２２】
図４を参照すれば、第１ゲート電極１０４ａが形成されている半導体基板１００に不純物をイオン注入してソース／ドレイン延長領域１０６を形成する。このソース／ドレイン延長領域１０６は半導体基板１００のドーピングタイプと反対タイプの不純物をイオン注入する。例えば、半導体基板１００がＮ型不純物でドーピングされている場合、ソース／ドレイン延長領域１０６はホウ素、フルオロ化ホウ素（ＢＦ２）のようなＰ型不純物でイオン注入する。反対に、半導体基板１００がＰ型不純物でドーピングされている場合、ソース／ドレイン延長領域１０６は砒素、燐のようなＮ型不純物でイオン注入する。ソース／ドレイン延長領域１０６の不純物濃度は約１Ｅ１４〜２Ｅ１５cm−２であることが望ましい。
【００２３】
図５を参照すれば、ソース／ドレイン延長領域１０６が形成されている半導体基板１００に高角ハロイオン注入法を利用してハロイオン注入領域１０８を形成する。このハロイオン注入領域１０８はソース／ドレイン延長領域１０６の側部に形成される。このようにソース／ドレイン延長領域１０６の側部にハロイオン注入領域１０８を形成すれば、短チャンネル効果を効果的に抑制でき、胴体効果を減少させてオン電流は増加させ、オフ電流は減少させる効果を得られる。また、接合キャパシタンスの減少及びゲート長さ変化の減少効果を得られる。前記高角ハロイオン注入は半導体基板１００に垂直の方向と不純物イオンの入射方向とがなす角θが約３０゜〜８０゜になるように実施することが望ましい。半導体基板１００に垂直の方向と不純物イオンの入射方向とがなす角θが大きい高角を使用してソース／ドレイン延長領域１０６の側部にハロイオン注入領域１０８を形成すれば、低い不純物濃度を使用しても短チャンネル効果を効果的に抑制できる。一方、ハロイオン注入領域１０８はソース／ドレイン延長領域１０６のドーピングタイプと反対タイプの不純物でイオン注入する。例えば、ソース／ドレイン延長領域１０６がＮ型不純物でドーピングされている場合、ハロイオン注入領域１０８はホウ素、インジウムのようなＰ型不純物でイオン注入する。反対に、ソース／ドレイン延長領域１０６がＰ型不純物でドーピングされている場合、ハロイオン注入領域１０８は砒素、燐のようなＮ型不純物でイオン注入する。ハロイオン注入領域１０８は低濃度の不純物でイオン注入されることが望ましい。ハロイオン注入領域１０８の不純物濃度が高すぎる場合、接合キャパシタンス及び接合漏れ電流の増加、オン電流の減少などの問題を引き起こすことがある。望ましくは、ハロイオン注入領域１０８の不純物濃度は約１Ｅ１３〜５Ｅ１４cm−２であることが望ましい。
【００２４】
図６を参照すれば、ハロイオン注入領域１０８が形成されている半導体基板１００上に段差に沿ってシリコン窒化膜１１０を形成する。このシリコン窒化膜１１０は約３０Å〜２００Åの厚さに形成することが望ましい。
次いで、シリコン窒化膜１１０上にシリコン窒化膜１１０とエッチング選択比が大きい酸化膜１１２を形成する。この酸化膜１１２はシリコン窒化膜１００とのエッチング選択比が大きいＨＴＯ、ＭＴＯまたはＬＴＯで形成できる。この酸化膜１１２は約５００Å〜２５００Åの厚さに形成することが望ましい。
【００２５】
図７を参照すれば、酸化膜１１２が形成されている半導体基板１００を第１ゲート電極１０４ａの上部が露出されるように化学機械的研磨して平坦化する。この化学機械的研磨により第１ゲート電極１０４ａを所定厚さだけリセスさせる。リセスされた後の第１ゲート電極１０４ｂの高さは約５００Å〜１０００Åにすることが望ましい。なお、化学機械的研磨後の残存酸化膜１１２は符号１１２ａで、残存シリコン窒化膜１１０は符号１１０ａでそれぞれ示す。
【００２６】
図８を参照すれば、第１ゲート電極１０４ｂの上部に選択的にエピタキシャル成長法を利用して第２ゲート物質を成長させて第２ゲート電極１１４を形成する。このときの前記第２ゲート物質は多結晶シリコンまたはシリコンゲルマニウムであることが望ましい。また、前記第２ゲート物質は約３００Å〜１５００Åの厚さに成長させることが望ましい。このようにして第１ゲート電極１０４ｂの上部に第２ゲート電極１１４を形成することによって本発明のゲート電極は第２ゲート電極１１４と第１ゲート電極１０４ｂとよりなるＴ字状ゲート電極構造を有する。
【００２７】
図９を参照すれば、酸化膜１１２ａを第２ゲート電極１１４をエッチングマスクとして使用してエッチバックする。すなわち、第２ゲート電極１１４が形成された半導体基板１００をフォトマスク層を形成せずに全面乾式エッチングする。このエッチバックにより酸化膜１１２ａは第２ゲート電極１１４の下部にのみシリコン窒化膜１１０ａと接しつつ酸化膜１１２ｂとして残ることになる。この時、酸化膜１１２ａに対してエッチング選択比を有するシリコン窒化膜１１０ａは前記エッチングに対するエッチング停止層の役割をする。
【００２８】
図１０を参照すれば、半導体基板１００上にスペーサ形成用絶縁膜１１６を形成する。このスペーサ形成用絶縁膜１１６はＨＴＯ、ＭＴＯ、ＬＴＯのような酸化膜またはシリコン窒化膜で形成できる。また、このスペーサ形成用絶縁膜１１６は約３００Å〜２５００Åの厚さに形成することが望ましい。
【００２９】
図１１を参照すれば、スペーサ形成用絶縁膜１１６を異方性乾式エッチングしてスペーサ１１６ａを形成する。この時、スペーサ形成用絶縁膜１１６の下部に形成されたシリコン窒化膜１１０ａもエッチングして所定領域の半導体基板１００を露出させる。このエッチング後もゲート部に残ったシリコン窒化膜１１０ａを符号１１０ｂで示す。
【００３０】
図１２を参照すれば、スペーサ１１６ａが形成されている半導体基板１００に不純物をイオン注入して深いソース／ドレイン領域１１８を形成する。この深いソース／ドレイン領域１１８は半導体基板１００のドーピングタイプと反対タイプの不純物でイオン注入する。例えば、半導体基板１００がＮ型不純物でドーピングされている場合、深いソース／ドレイン領域１１８はホウ素、フルオロ化ホウ素のようなＰ型不純物でイオン注入する。反対に、半導体基板１００がＰ型不純物でドーピングされている場合、深いソース／ドレイン領域１１８は砒素、燐のようなＮ型不純物でイオン注入する。深いソース／ドレイン領域１１８の不純物濃度はソース／ドレイン延長領域１０６の不純物濃度より高くすることが望ましい。望ましくは、深いソース／ドレイン領域１１８が約３Ｅ１５〜７Ｅ１５cm−２の不純物濃度を有するようにする。
【００３１】
一方、図１２ではスペーサ１１６ａと深いソース／ドレイン領域１１８とを一つずつのみ形成したことを示したが、図１３に示したように第２スペーサ１２０と第２の深いソース／ドレイン領域１２２とをさらに形成できる。すなわち、半導体基板１００上にスペーサ形成用絶縁膜を形成した後、異方性乾式エッチングして第２スペーサ１２０を形成し、イオン注入を実施して第２の深いソース／ドレイン領域１２２を形成できる。このとき、第２の深いソース／ドレイン領域１２２の不純物濃度は深いソース／ドレイン領域１１８の不純物濃度より高いことが望ましい。また、前記スペーサ形成工程と深いソース／ドレイン領域形成工程を２回以上反復実施して、多重形態のスペーサ（図示せず）と多重の深いソース／ドレイン領域（図示せず）とを形成することもある。
【００３２】
図１４ないし図１７は、本発明の望ましい第２実施形態による半導体素子の製造方法を説明するために示した断面図である。
図２ないし図９に示した前記第１実施形態の各段階は本第２実施形態の各段階と同一である。したがって、前記第１実施形態で図２ないし図９を参照して詳細に説明した各工程段階は本第２実施形態では簡単に記述する。まず、半導体基板１００に活性領域を定義し、その活性領域を電気的に分離させるフィールド酸化膜（図示せず）を形成する。次に、半導体基板１００上にゲート酸化膜１０２及び第１ゲート物質１０４を形成した後、パターニングして第１ゲート電極１０４ａを形成する。次いで、半導体基板１００に不純物をイオン注入してソース／ドレイン延長領域１０６を形成する。次に、半導体基板１００に高角ハロイオン注入法を利用してハロイオン注入領域１０８を形成する。次いで、半導体基板１００上にシリコン窒化膜１１０及び酸化膜１１２を形成した後、第１ゲート電極１０４ａの上部が露出されるように化学機械的研磨して平坦化する。次に、第１ゲート電極１０４ｂの上部に選択的にエピタキシャル成長法を利用して第２ゲート物質を成長させて第２ゲート電極１１４を形成する。次いで、酸化膜１１２ａを第２ゲート電極１１４をエッチングマスクとして使用してエッチバックする。
【００３３】
図１４を参照すれば、酸化膜１１２ｂがエッチバックされている半導体基板１００に不純物をイオン注入して深いソース／ドレイン領域１１８を形成する。この深いソース／ドレイン領域１１８は半導体基板１００のドーピングタイプと反対タイプの不純物でイオン注入する。例えば、半導体基板１００がＮ型不純物でドーピングされている場合、深いソース／ドレイン領域１１８はホウ素及び／またはフルオロ化ホウ素のようなＰ型不純物でイオン注入する。反対に、半導体基板１００がＰ型不純物でドーピングされている場合、深いソース／ドレイン領域１１８は砒素及び／または燐のようなＮ型不純物でイオン注入する。深いソース／ドレイン領域１１８の不純物濃度はソース／ドレイン延長領域１０６の不純物濃度よりは高くすることが望ましい。望ましくは、深いソース／ドレイン領域１１８が約３Ｅ１５〜７Ｅ１５cm−２のドーピング濃度を有するようにする。
【００３４】
図１５を参照すれば、深いソース／ドレイン領域１１８が形成されている半導体基板１００上にスペーサ形成用絶縁膜１１６を形成する。このスペーサ形成用絶縁膜１１６はＨＴＯ、ＭＴＯ、ＬＴＯのような酸化膜またはシリコン窒化膜で形成できる。また、このスペーサ形成用絶縁膜１１６は約３００Å〜２５００Åの厚さに形成することが望ましい。
【００３５】
図１６を参照すれば、スペーサ形成用絶縁膜１１６を異方性乾式エッチングしてスペーサ１１６ａを形成する。この時、スペーサ形成用絶縁膜１１６の下部に形成されたシリコン窒化膜１１０ａもエッチングして所定領域の半導体基板１００を露出させる。このエッチング後もゲート部に残ったシリコン窒化膜１１０ａを符号１１０ｂで示す。
【００３６】
図１６にはスペーサ１１６ａ及び深いソース／ドレイン領域１１８を一つずつのみ形成したことを示したが、図１７に示したように第２スペーサ１２０と第２の深いソース／ドレイン領域１２２をさらに形成できる。すなわち、半導体基板１００にイオン注入を実施して第２の深いソース／ドレイン領域１２２を形成した後、半導体基板１００上にスペーサ形成用絶縁膜を形成し、異方性乾式エッチングして第２スペーサ１２０を形成できる。ここで、第２の深いソース／ドレイン領域１２２の不純物濃度は深いソース／ドレイン領域１１８の不純物濃度より高いことが望ましい。また、前記深いソース／ドレイン領域形成工程と前記スペーサ形成工程を２回以上反復実施して、多重の深いソース／ドレイン領域（図示せず）と多重形態のスペーサ（図示せず）とを形成できる。
【００３７】
【発明の効果】
以上のように、本発明による半導体素子の構造によれば、ゲート電極は第１ゲート電極及び第２ゲート電極よりなるＴ字状構造を有する。したがって、ゲート下部（第１ゲート電極）の幅は小さくしてもゲート上部（第２ゲート電極）の幅は大きくしてシリサイドを広く形成することによって抵抗を低められる。また、ゲートキャパシタンスを小さくすることができ、ゲートとソース／ドレイン延長領域間のオーバラップキャパシタンスも減らしうる。
【００３８】
一方、半導体素子の集積度が高まるにつれて、従来はゲート電極間の間隔の限界によって一定角度以上のハロイオン注入が不可能で高角イオン注入法の長所を利用できなかったが、本発明のように従来より低い第１ゲート電極を形成した後、高角ハロイオン注入を実施して第２ゲート電極を形成することによってゲート電極間の間隔を広げずに高角ハロイオン注入を実施できる。
【００３９】
また、本発明の半導体素子の製造方法によれば、ソース／ドレイン延長領域の側部に選択的に不純物を注入してハロイオン注入領域を形成することによって、短チャンネル効果を効果的に抑制できる。低い不純物濃度でハロイオン注入領域を形成することによって、胴体効果を減少させてオン電流は増加させ、オフ電流は減少させうる。また、接合キャパシタンスも減少させうる。
【図面の簡単な説明】
【図１】ゲート電極の高さとゲート電極の間隔がハロイオン注入角度に及ぼす影響を説明するために示した断面図である。
【図２】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図３】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図４】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図５】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図６】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図７】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図８】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図９】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１０】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１１】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１２】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１３】本発明の望ましい第１実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１４】本発明の望ましい第２実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１５】本発明の望ましい第２実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１６】本発明の望ましい第２実施形態による半導体素子の製造方法を説明するために示した断面図である。
【図１７】本発明の望ましい第２実施形態による半導体素子の製造方法を説明するために示した断面図である。
【符号の説明】
１００ 半導体基板
１０２ ゲート酸化膜
１０４ｂ 第１ゲート電極
１０６ ソース／ドレイン延長領域
１０８ ハロイオン注入領域
１１０ｂ シリコン窒化膜
１１２ｂ 酸化膜
１１４ 第２ゲート電極
１１６ａ スペーサ
１１８ 深いソース／ドレイン領域
１２０ 第２スペーサ
１２２ 第２の深いソース／ドレイン領域

Claims (17)

  1. 半導体基板上にゲート酸化膜及び第１ゲート電極を形成する第１工程と、
    前記第１工程後、前記半導体基板に不純物をイオン注入して、前記第１ゲート電極両側の前記半導体基板内にソース／ドレイン延長領域を形成する第２工程と、
    前記第２工程後、前記半導体基板に垂直な方向と不純物イオンの入射方向とがなす角が約３０゜〜８０゜である高角ハロイオン注入法を利用して、前記ソース／ドレイン延長領域のチャネル領域側の側部に隣接するように、前記半導体基板部分にハロイオン注入領域を形成する第３工程と、
    前記第３工程後、前記半導体基板上の全面に、表面の段差に沿ってシリコン窒化膜を形成し、さらにその上に平坦化用の酸化膜を形成する第４工程と、
    前記第４工程後、前記半導体基板上の全面を化学機械的研磨することにより、前記第１ゲート電極の上面が露出される状態にして、全面を平坦化する第５工程と、
    前記第５工程後、幅が前記第１ゲート電極の幅より大きい第２ゲート電極を前記第１ゲート電極上部に形成する第６工程と、
    前記第６工程後、前記第２ゲート電極をエッチングマスクとして使用して前記平坦化用の酸化膜をエッチングすることにより、前記第１ゲート電極の側面部分に相当する前記第２ゲート電極の側端部下のみに前記平坦化用の酸化膜を残す第７工程と、
    前記第７工程後、残存した前記平坦化用の酸化膜の側面と前記第２ゲート電極の側面に絶縁膜の第１スペーサを形成する第８工程と、
    前記第８工程後、前記第２ゲート電極および前記第１スペーサをマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１スペーサ側方の前記半導体基板部分に深いソース／ドレイン領域を形成する第９工程と、
    を具備することを特徴とする半導体素子の製造方法。
  2. 前記第９工程後、前記第１スペーサの側壁に絶縁膜の第２スペーサを形成する第１０工程と、
    前記第１０工程後、前記第１スペーサ、前記第２スペーサおよび前記第２ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２スペーサ側方の前記半導体基板部分に第２の深いソース／ドレイン領域を形成する第１１工程と、
    が追加されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 半導体基板上にゲート酸化膜及び第１ゲート電極を形成する第１工程と、
    前記第１工程後、前記半導体基板に不純物をイオン注入して、前記第１ゲート電極両側の前記半導体基板内にソース／ドレイン延長領域を形成する第２工程と、
    前記第２工程後、前記半導体基板に垂直な方向と不純物イオンの入射方向とがなす角が約３０゜〜８０゜である高角ハロイオン注入法を利用して、前記ソース／ドレイン延長領域のチャネル領域側の側部に隣接するように、前記半導体基板部分にハロイオン注入領域を形成する第３工程と、
    前記第３工程後、前記半導体基板上の全面に、表面の段差に沿ってシリコン窒化膜を形成し、さらにその上に平坦化用の酸化膜を形成する第４工程と、
    前記第４工程後、前記半導体基板上の全面を化学機械的研磨することにより、前記第１ゲート電極の上面が露出される状態にして、全面を平坦化する第５工程と、
    前記第５工程後、幅が前記第１ゲート電極の幅より大きい第２ゲート電極を前記第１ゲート電極上部に形成する第６工程と、
    前記第６工程後、前記第２ゲート電極をエッチングマスクとして使用して前記平坦化用の酸化膜をエッチングすることにより、前記第１ゲート電極の側面部分に相当する前記第２ゲート電極の側端部下のみに前記平坦化用の酸化膜を残す第７工程と、
    前記第７工程後、前記第２ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２ゲート電極側方の前記半導体基板部分に深いソース／ドレイン領域を形成する第８工程と、
    前記第８工程後、前記第２ゲート電極の側面と、該第２ゲート電極の側端部下に残存した前記平坦化用の酸化膜の側面とに絶縁膜の第１スペーサを形成する第９工程と、
    を具備することを特徴とする半導体素子の製造方法。
  4. 前記第９工程後、前記第１スペーサおよび前記第２ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１スペーサ側方の前記半導体基板部分に第２の深いソース／ドレイン領域を形成する第１０工程と、
    前記第１０工程後に、前記第１スペーサの側壁に絶縁膜の第２スペーサを形成する第１１工程と、
    が追加されることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記ゲート酸化膜及び前記第１ゲート電極を形成する工程の前に、
    前記半導体基板に素子分離領域を形成する工程と、
    前記半導体基板にスレッショルド電圧調節のために不純物をイオン注入する工程とが実施されることを特徴とする請求項１または３に記載の半導体素子の製造方法。
  6. 前記第１ゲート電極は約５００Å〜１５００Åの高さに形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  7. 前記第１ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  8. 前記ハロイオン注入領域形成のための不純物は前記ソース／ドレイン延長領域形成のための不純物とは反対タイプの不純物であることを特徴とする請求項１または３に記載の半導体素子の製造方法。
  9. 前記深いソース／ドレイン領域形成のための不純物のイオン注入ドーズ量は前記ソース／ドレイン延長領域形成のための不純物のイオン注入ドーズ量より高いことを特徴とする請求項１または３に記載の半導体素子の製造方法。
  10. 前記ソース／ドレイン延長領域形成のためのイオン注入は約１Ｅ１４〜２Ｅ１５ｃｍ−２のドーズ量で実施することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  11. 前記ハロイオン注入領域形成のためのイオン注入は約１Ｅ１３〜５Ｅ１４ｃｍ−２のドーズ量で実施することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  12. 前記深いソース／ドレイン領域形成のためのイオン注入は約３Ｅ１５〜７Ｅ１５ｃｍ−２のドーズ量で実施することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  13. 前記第２ゲート電極は約３００Å〜１５００Åの高さに形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  14. 前記第２ゲート電極は多結晶シリコン膜またはシリコンゲルマニウム膜で形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  15. 前記シリコン窒化膜は約３０Å〜２００Åの厚さに形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  16. 前記平坦化用の酸化膜は前記シリコン窒化膜とのエッチング選択比が大きい高温酸化膜、中温酸化膜または低温酸化膜で形成することを特徴とする請求項１または３に記載の半導体素子の製造方法。
  17. 前記第１ゲート電極及び前記第２ゲート電極よりなるゲート電極はＴ字状構造を有することを特徴とする請求項１または３に記載の半導体素子の製造方法。
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