JPH077773B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH077773B2 JPH077773B2 JP1046475A JP4647589A JPH077773B2 JP H077773 B2 JPH077773 B2 JP H077773B2 JP 1046475 A JP1046475 A JP 1046475A JP 4647589 A JP4647589 A JP 4647589A JP H077773 B2 JPH077773 B2 JP H077773B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特にSOI（S
ilicon on Insulator）型の電界効果型トランジスタ（F
ET）の製造方法に関するものである。
ilicon on Insulator）型の電界効果型トランジスタ（F
ET）の製造方法に関するものである。
第３図は、従来のSOI型半導体装置の断面図を示したも
のであり、図において、１はシリコン基板、２は酸化
膜、５はゲート、９はトランジスタのソース領域、10は
トランジスタのドレイン領域、11はトランジスタのチャ
ネル部、13は配線、60はシリコン酸化膜である。
のであり、図において、１はシリコン基板、２は酸化
膜、５はゲート、９はトランジスタのソース領域、10は
トランジスタのドレイン領域、11はトランジスタのチャ
ネル部、13は配線、60はシリコン酸化膜である。
次に、第４図を用いて第３図に示したような従来のSOI
型半導体装置の製造方法を説明する。
型半導体装置の製造方法を説明する。
まず、第４図（ａ）に示すように、SOI基板に通常のLOC
OS分離法を用いてフィールド酸化を行い、素子領域３を
形成する。次に、同図（ｂ）のように、ゲート酸化膜4,
ゲート電極材5,シリコン酸化膜６を堆積した後パターニ
ングを行い、ゲートを形成する。ここで、酸化膜６を堆
積せずにパターニングを行うことも可能である。次に、
同図（ｃ）に示すように、全面に上記ゲートをマスクと
する低濃度のイオン注入を行って、ソース・ドレインと
なるべき低濃度のイオン注入領域を形成する。次に、同
図（ｄ）に示すように、ゲートの側壁に酸化膜のスペー
サ８を形成し、ゲート及びスペーサ８をマスクとしてイ
オン注入を行い、ソース・ドレイン領域に高濃度のイオ
ン注入領域9b,10bを形成する（同図（ｅ））。このよう
に（ｃ）〜（ｅ）は、LDD（Lightly Doped Drain/Sourc
e）と呼ばれる低濃度領域9a,10a及び高濃度領域9b,10b
からなるソース9,ドレイン10を形成する工程である。次
に、ウエハ全面にシリコン酸化膜などの層間絶縁膜20を
堆積する（同図（ｆ））。
OS分離法を用いてフィールド酸化を行い、素子領域３を
形成する。次に、同図（ｂ）のように、ゲート酸化膜4,
ゲート電極材5,シリコン酸化膜６を堆積した後パターニ
ングを行い、ゲートを形成する。ここで、酸化膜６を堆
積せずにパターニングを行うことも可能である。次に、
同図（ｃ）に示すように、全面に上記ゲートをマスクと
する低濃度のイオン注入を行って、ソース・ドレインと
なるべき低濃度のイオン注入領域を形成する。次に、同
図（ｄ）に示すように、ゲートの側壁に酸化膜のスペー
サ８を形成し、ゲート及びスペーサ８をマスクとしてイ
オン注入を行い、ソース・ドレイン領域に高濃度のイオ
ン注入領域9b,10bを形成する（同図（ｅ））。このよう
に（ｃ）〜（ｅ）は、LDD（Lightly Doped Drain/Sourc
e）と呼ばれる低濃度領域9a,10a及び高濃度領域9b,10b
からなるソース9,ドレイン10を形成する工程である。次
に、ウエハ全面にシリコン酸化膜などの層間絶縁膜20を
堆積する（同図（ｆ））。
次に、ソース９とドレイン10の部分へコンタクトを形成
し（同図（ｇ））、ウエハ全面に配線材料13を堆積する
（同図（ｈ））。最後に、前記配線材料13をパターニン
グすることによりトランジスタとして動作可能となる。
し（同図（ｇ））、ウエハ全面に配線材料13を堆積する
（同図（ｈ））。最後に、前記配線材料13をパターニン
グすることによりトランジスタとして動作可能となる。
従来のSOI型半導体装置の製造方法は以上のように構成
されているので、配線をトランジスタのソース及びドレ
イン領域に接続するに際して配線がゲートと電気的に短
絡しないように、コンタクトホールとゲートとの間に十
分に広い領域を確保する必要があった。このため、ゲー
ト長が短くなって微細化が進んでいるにもかかわらず、
トランジスタ全体としての微細化が十分ではないという
問題点があった。
されているので、配線をトランジスタのソース及びドレ
イン領域に接続するに際して配線がゲートと電気的に短
絡しないように、コンタクトホールとゲートとの間に十
分に広い領域を確保する必要があった。このため、ゲー
ト長が短くなって微細化が進んでいるにもかかわらず、
トランジスタ全体としての微細化が十分ではないという
問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、コンタクトホールを形成する工程を省略でき
るとともに、トランジスタ全体の微細化を実現できるSO
I型半導体装置の製造方法を得ることを目的としてい
る。
たもので、コンタクトホールを形成する工程を省略でき
るとともに、トランジスタ全体の微細化を実現できるSO
I型半導体装置の製造方法を得ることを目的としてい
る。
この発明に係る半導体装置の製造方法は、LDD技術に用
いるスペーサをマスクとしてソース及びドレイン領域の
SOI層をパターニングし、その端面をシードとしてドー
ピングSiの選択エピタキシャル成長を行い、このエピタ
キシャルSi層に接続する配線層を形成するようにしたも
のである。
いるスペーサをマスクとしてソース及びドレイン領域の
SOI層をパターニングし、その端面をシードとしてドー
ピングSiの選択エピタキシャル成長を行い、このエピタ
キシャルSi層に接続する配線層を形成するようにしたも
のである。
この発明においては、ゲート電極側壁のスペーサをマス
クとしてSOI層をパターニングし、その端面をシードと
してドーピングSiを選択エピタキシャル成長させること
により、コンタクトホール形成のプロセスを省略し、コ
ンタクトの面積を縮小することが可能となる。
クとしてSOI層をパターニングし、その端面をシードと
してドーピングSiを選択エピタキシャル成長させること
により、コンタクトホール形成のプロセスを省略し、コ
ンタクトの面積を縮小することが可能となる。
〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるSOI型MOSFETのプリ
セスフローを示す断面図であり、第２図はその工程
（ａ），（ｂ）の段階に対応する上面図である。これら
の図において、１はシリコン基板、２はSiO2などの絶縁
物、３はSOI（Silicon on Insulator）、４はゲート酸
化膜、５はゲート、６はSiO2、７はイオン注入、８はSi
O2のスペーサ、９はトランジスタのソース領域、10はド
レイン領域、11はチャネル、12はフィールド酸化膜、13
は配線である。
セスフローを示す断面図であり、第２図はその工程
（ａ），（ｂ）の段階に対応する上面図である。これら
の図において、１はシリコン基板、２はSiO2などの絶縁
物、３はSOI（Silicon on Insulator）、４はゲート酸
化膜、５はゲート、６はSiO2、７はイオン注入、８はSi
O2のスペーサ、９はトランジスタのソース領域、10はド
レイン領域、11はチャネル、12はフィールド酸化膜、13
は配線である。
まず、第１図（ａ）に示すようなSOI構造の基板に対し
て、MOSFETのチャネルの両サイドを分離するため、第２
図（ａ）に示すようにサイドだけを決めたマスクを用い
てフィールド酸化を行う。この時、隣り合うトランジス
タのソースとドレイン方向はSOI領域３でつながってい
る。次に、第１図（ｂ），第２図（ｂ）のようにゲート
酸化膜４形成後、ゲート５を形成し、さらにその上に酸
化膜６を形成し、これらをゲートのマスクを用いてパタ
ーニングする。次に、第１図（ｃ）のようにウエハ全面
に例えばｎチャネルトランジスタの場合n-となるように
イオン注入７を行う。次に、同図（ｄ）のように酸化膜
を全面に堆積し、酸化膜異方性エッチングによりゲート
の周囲にSiO2スペーサ８を形成する。次に、同図（ｅ）
のように前記SiO2スペーサ８をマスクにしてシリコンの
異方性エッチングを行い、SOI層を分離する。次に、SiO
2スペーサ８の下の単結晶シリコン9a,10aをシードとし
て、同図（ｆ）のようにシリコンの選択エピタキシャル
成長を行ってシリコン層9b,10bを形成する。このとき、
このエピタキシャル成長シリコン層9b,10bにn+のドーピ
ングを行い、前記SiO2スペーサ８下の単結晶シリコン9
a,10aとで、LDD（Lightly doped Drain/Source）9,10を
形成する。最後に、全面に配線材料を堆積し、パターニ
ングすることにより配線13を形成する（同図（ｇ））。
またこのとき、全面に酸化膜を堆積した後、前記エピタ
キシャルシリコン領域9b,10bへのコンタクトを形成する
ことも可能である。
て、MOSFETのチャネルの両サイドを分離するため、第２
図（ａ）に示すようにサイドだけを決めたマスクを用い
てフィールド酸化を行う。この時、隣り合うトランジス
タのソースとドレイン方向はSOI領域３でつながってい
る。次に、第１図（ｂ），第２図（ｂ）のようにゲート
酸化膜４形成後、ゲート５を形成し、さらにその上に酸
化膜６を形成し、これらをゲートのマスクを用いてパタ
ーニングする。次に、第１図（ｃ）のようにウエハ全面
に例えばｎチャネルトランジスタの場合n-となるように
イオン注入７を行う。次に、同図（ｄ）のように酸化膜
を全面に堆積し、酸化膜異方性エッチングによりゲート
の周囲にSiO2スペーサ８を形成する。次に、同図（ｅ）
のように前記SiO2スペーサ８をマスクにしてシリコンの
異方性エッチングを行い、SOI層を分離する。次に、SiO
2スペーサ８の下の単結晶シリコン9a,10aをシードとし
て、同図（ｆ）のようにシリコンの選択エピタキシャル
成長を行ってシリコン層9b,10bを形成する。このとき、
このエピタキシャル成長シリコン層9b,10bにn+のドーピ
ングを行い、前記SiO2スペーサ８下の単結晶シリコン9
a,10aとで、LDD（Lightly doped Drain/Source）9,10を
形成する。最後に、全面に配線材料を堆積し、パターニ
ングすることにより配線13を形成する（同図（ｇ））。
またこのとき、全面に酸化膜を堆積した後、前記エピタ
キシャルシリコン領域9b,10bへのコンタクトを形成する
ことも可能である。
このように、本実施例では、n+ソース／ドレインをシリ
コンの選択エピタキシャル成長により形成したため、従
来のようにリソグラフィーで形成したフィールド酸化膜
と、スペーサとの間に形成されるものよりも、十分に小
さく形成できる。また、n+ソース／ドレインと配線との
コンタクトをセルフアライン的に形成できるので、コン
タクトホール形成のプロセスを省略でき、コンタクトの
面積を縮小できる。
コンの選択エピタキシャル成長により形成したため、従
来のようにリソグラフィーで形成したフィールド酸化膜
と、スペーサとの間に形成されるものよりも、十分に小
さく形成できる。また、n+ソース／ドレインと配線との
コンタクトをセルフアライン的に形成できるので、コン
タクトホール形成のプロセスを省略でき、コンタクトの
面積を縮小できる。
以上のように、この発明に係る半導体装置の製造方法に
よれば、ゲート電極側壁に形成した酸化膜スペーサをマ
スクとしてSOI層をパターニングし、このスペーサ下のS
iをシードとしてコンタクトとなる領域のSiの選択エピ
タキシャル成長を行い、このエピタキシャルSi層に接続
する配線層を形成するようにしたので、コンタクト領域
を十分に小さく形成でき、かつ配線とのコンタクトをセ
ルフアライン的に形成でき、トランジスタを小さくして
高集積化を図ることができる効果がある。
よれば、ゲート電極側壁に形成した酸化膜スペーサをマ
スクとしてSOI層をパターニングし、このスペーサ下のS
iをシードとしてコンタクトとなる領域のSiの選択エピ
タキシャル成長を行い、このエピタキシャルSi層に接続
する配線層を形成するようにしたので、コンタクト領域
を十分に小さく形成でき、かつ配線とのコンタクトをセ
ルフアライン的に形成でき、トランジスタを小さくして
高集積化を図ることができる効果がある。
第１図はこの発明の一実施例によるSOI型MOSFETのプロ
セスフローを示す断面図、第２図はその一部の工程に対
応する上面図、第３図は従来のSOI型MOSFETを示す断面
図、第４図はそのプロセスフローを示す図である。 図中、１はシリコン基板、２はSiO2、３はSOI、４はゲ
ート酸化膜、５はゲート、６はSiO2、７はイオン注入、
８はSiO2スペーサ、9,10はソース／ドレイン領域、11は
チャネル、12はフィールド酸化膜、13は配線である。 なお、図中、同一符号は同一、または相当部分を示す。
セスフローを示す断面図、第２図はその一部の工程に対
応する上面図、第３図は従来のSOI型MOSFETを示す断面
図、第４図はそのプロセスフローを示す図である。 図中、１はシリコン基板、２はSiO2、３はSOI、４はゲ
ート酸化膜、５はゲート、６はSiO2、７はイオン注入、
８はSiO2スペーサ、9,10はソース／ドレイン領域、11は
チャネル、12はフィールド酸化膜、13は配線である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】SOI構造の電界効果型トランジスタを製造
する半導体装置の製造方法において、 SOI層上に順次ゲート絶縁膜，ゲート電極，及び酸化膜
を形成し、これらをパターニングする工程と、 上記ゲート電極をマスクとして、上記SOI層に低濃度不
純物イオン注入を行う工程と、 上記ゲート電極の側壁に酸化膜スペーサを形成する工程
と、 上記酸化膜スペーサをマスクとして、上記SOI層をパタ
ーニングする工程と、 上記パターニングされたSOI層の側面をシードとして高
濃度不純物ドーピングを伴う選択シリコンエピタキシャ
ル成長を行う工程と、 上記エピタキシャル成長されたシリコン層に接続する配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046475A JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046475A JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228041A JPH02228041A (ja) | 1990-09-11 |
| JPH077773B2 true JPH077773B2 (ja) | 1995-01-30 |
Family
ID=12748219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046475A Expired - Lifetime JPH077773B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077773B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW232751B (en) | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| TW299897U (en) | 1993-11-05 | 1997-03-01 | Semiconductor Energy Lab | A semiconductor integrated circuit |
| KR100329755B1 (ko) * | 1995-11-02 | 2002-11-07 | 주식회사 하이닉스반도체 | 선택적에피택셜실리콘층형성방법 |
| US6339005B1 (en) | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
| US6964911B2 (en) * | 2003-09-23 | 2005-11-15 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having isolation regions |
| JP4682649B2 (ja) * | 2005-03-09 | 2011-05-11 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| WO2014009990A1 (ja) * | 2012-07-09 | 2014-01-16 | 国立大学法人東北大学 | ３次元構造のｍｏｓｆｅｔ及びその製造方法 |
-
1989
- 1989-03-01 JP JP1046475A patent/JPH077773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02228041A (ja) | 1990-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |