JP3575596B2 - ダブルゲート集積回路を作製する方法及びダブルゲート金属酸化物半導体トランジスタを作製する方法 - Google Patents

ダブルゲート集積回路を作製する方法及びダブルゲート金属酸化物半導体トランジスタを作製する方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般的には金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、特に従来のシングルゲートＭＯＳＦＥＴにはない利点を持つダブルゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
ダブルゲートＭＯＳＦＥＴには、シングルゲートＭＯＳＦＥＴ構造にはない利点のあることは知られている（デュアル・ゲートは横並びで、ダブルゲートは上下のゲート構造）。例えば、ダブルゲートＭＯＳＦＥＴ構造は、シングルゲートＭＯＳＦＥＴ構造に比べて、相互コンダクタンスが高く、寄生容量が低く、短チャネル特性に優れている。様々なシミュレーションの結果を見ると、３０ｎｍのチャネルのダブルゲートＭＯＳＦＥＴは、相互コンダクタンスがかなり高く（２３００ｍＳ／ｍｍ）、スイッチング速度も極めて高速である。更にチャネル長２０ｎｍまで、良好な短チャネル特性が得られ、ドーピングは不要である。従って、ダブルゲートＭＯＳＦＥＴは、トンネル破壊を回避し、シングルチャネルＭＯＳＦＥＴ構造に必要な従来のドーピングに伴うドーパント量子化、及び不純物の散乱を避けることができる。
【０００３】
しかし、上下両方のゲートがチャネル領域に対して自己整合するダブルゲートＭＯＳＦＥＴ構造を作る方法はこれまでなかった。ダブルゲートＭＯＳＦＥＴ構造を形成するこれまでの努力は、一般には以下の３つのカテゴリに分けられる。
【０００４】
第１の方法は、シリコンをエッチングして柱構造を得、柱構造のまわりにゲートを被着する。しかし、この方法では、反応性イオン・エッチング（ＲＩＥ）による損傷がなく、厚みを適宜に制御できる薄い垂直な柱（１０ｎｍ等）を形成することは困難である。
【０００５】
第２の方法は、従来のシングルゲートＭＯＳＦＥＴを形成し、選択的エピタキシまたは接合−エッチバック法により、第２のゲートを形成することである。しかし、この方法では、上下のゲート酸化物を同じ厚みに保ち、ゲート相互の位置を合わせるのは困難である。
【０００６】
第３の方法は、薄いＳＯＩ膜から始め、ＳＯＩ膜下のトンネルをパターン化した後、ＳＯＩ膜周囲のトンネルにゲート電極を被着することである。この方法ではしかし、シリコン厚の制御とゲートの位置合わせが問題になる。
【０００７】
【発明が解決しようとする課題】
従って、酸化物の厚みを適宜に制御でき、上下のゲート位置を合わせることのできるダブルゲートＭＯＳＦＥＴ構造を形成する方法及び構造が求められる。本発明の目的は、従来技術に見られる前記の問題をダブルゲートＭＯＳＦＥＴにより解決する構造及び方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の方法は、既存の単結晶シリコンＭＯＳＦＥＴチャネルからのシリコンの選択的側方エピタキシャル成長により、ソース／ドレイン領域を形成する。ソース／ドレイン領域の境界は、予め定義された誘電境界であり、従って、大きさは局所的ソース／ドレイン領域に限定される。選択的エピタキシャル成長を限定する誘電体は、高ドープのソース／ドレイン領域を選択的に形成するための自己整合注入マスクとして使用する。ソース／ドレイン領域の形成後に誘電体を除去し、懸吊したシリコン・チャネルを得る。その後、ゲート絶縁体とゲート電極を形成してＭＯＳＦＥＴが完成する。
【０００９】
本発明は、具体的には、単結晶シリコン・チャネル層及び単結晶シリコン・チャネルの各側に絶縁酸化物と窒化物の層を持つ積層構造を形成するステップと、積層構造に開口を形成するステップと、開口にソースとドレインの領域を形成するステップと、ソースとドレインの領域をドープするステップと、積層構造上にメサ・マスクを形成するステップと、メサ・マスク及び絶縁酸化物と窒化物の層を除去して、ソースとドレインの領域から懸吊した単結晶シリコン・チャネル層を残すステップと、ソースとドレインの領域及びゲート・チャネル層を覆う酸化物を形成するステップと、単結晶シリコン・チャネル層の第１側に第１の導体を、単結晶シリコン・チャネル層の第２側に第２導体を含むように酸化層上にダブルゲート導体を形成するステップとを含む、ダブルゲートＭＯＳＦＥＴを作製する方法を含む。ダブルゲート導体の形成中、ソースとドレインの領域及び酸化層によりダブルゲート導体が自己整合する。
【００１０】
ソースとドレインの領域の形成は、単結晶シリコン・チャネル層から開口にシリコンをエピタキシャル成長させるステップを含む。シリコンのエピタキシャル成長は、ドーパントまたは合金としてのＳｉ、Ｇｅ、Ｃ、Ｎの導入を含む。
【００１１】
本発明のこの面にとって重要な課題が２つある。まず、不純物の導入は拡散の制限を目的としている。例えば炭素を導入するとボロンの拡散が減少する。第２に、ＳｉｘＧ１−ｘ等の合金をソースとドレインの領域に形成するのは、バンドギャップ技術である。例えば、ＳｉｘＧ１−ｘソースでは、チャネルに生成される”空孔”の吸込み効率が良くなり、従って”キンク（ｋｉｎｋ）効果”が少なくなる。
【００１２】
ソースとドレインの領域の形成は、単結晶シリコン・チャネル層から開口の一部にシリコンをエピタキシャル成長させ、開口の残りの部分をアモルファス・シリコンで埋めてソースとドレインの領域を完成させることによっても行える。
【００１３】
積層構造の形成は、積層構造へのシリコン基板の接合を含む。その場合、開口の形成時にシリコン基板を露出させることができ、ソースとドレインの領域の形成時に、単結晶シリコン・チャネル層とシリコン基板から開口にシリコンをエピタキシャル成長させる。
【００１４】
本発明の方法ではまた、ソースとドレインの領域を形成する前に、寄生容量を減らすために開口にスペーサを形成する。スペーサは、ソースとドレインへの注入のために、チャネルに対して、セットバック領域を形成するためにも使用する。
【００１５】
本発明のプロセスにより、ｎチャネル・デバイスとｐチャネル・デバイスの両方を作製することができる。デバイスのタイプは、ソースとドレインの注入に使用するドーパントのタイプによる（図４１等）。相補型ＭＯＳ（ＣＭＯＳ）回路は、本発明により容易に実現できる。
【００１６】
本発明のダブルゲート集積回路は、チャネル層、チャネル層に接続されるドープしたソースとドレインの領域、ゲート・チャネル層及びドープしたソースとドレインの層を覆う絶縁体、絶縁体上のダブルゲート導体（ダブルゲート導体はチャネル層の第１の側に第１の導体、チャネル層の第２側に第２導体を含む）、ダブルゲート導体の第１側に隣接した上パシベーション酸化層と、ダブルゲート導体の上パシベーション酸化層とは反対側の下パシベーション酸化層を含み、絶縁体の厚みは、上パシベーション酸化層と下パシベーション酸化層の厚みに依存しない。
【００１７】
第１導体と第２導体は、ソースとドレインの領域及び絶縁体により自己整合する。ソースとドレインの領域は、チャネル層からエピタキシャル成長させるシリコンを含む。エピタキシャル成長させるシリコンには、Ｓｉ、Ｇｅ、Ｃ、Ｎを使用できる。これに代えて、アモルファス・シリコンとチャネル層からエピタキシャル成長させるシリコンをソースとドレインの領域に含めることもできる。
【００１８】
積層構造は、第１酸化層を含み、ソースとドレインの領域には、チャネル層及び基板からエピタキシャル成長させるシリコンを含めることができる。またチャネル層は単結晶シリコン層を含む。
【００１９】
本発明では、側壁の被着とエッチング方により、ダブルゲート電極とソース／ドレイン間に、下ゲート酸化物及び上ゲート酸化物に依存せずに側壁誘電体を形成する。従って、本発明では、側壁誘電体の厚みを個別に制御でき、ソース／ドレインとゲート電極間のオーバラップ容量を少なくすることができる。
【００２０】
また、本発明では、ソース／ドレインとチャネルの接合部でのバンドギャップ技術によって性能を高めることができる。本発明では、エピタキシャル成長時に炭素、窒素等の不純物を導入し、ソース／ドレイン接合部の形成プロセスに続く熱サイクル時のドーパントの拡散を最小にすることができる。
【００２１】
本発明は更に、上下のゲートの自己整合を、側壁の繰り返しエッチング・プロセスとその後の下ゲートの側面リセスに頼ることなく達成している。本発明では、下ゲートの上ゲートに対する位置合わせの精度は、従来のように側方エッチング制御により制限されることがない。
【００２２】
【発明の実施の形態】
本発明の構造を示した図１乃至図４を参照する。本発明の構造は、シリコン・ウエハ等の基板４、絶縁体３、ソースとドレインの領域９、ソース、ドレイン、ゲートの接触１５、接触開口１４、ダブルゲート１２、パシベーション誘電体１３、チャネル領域５、絶縁体及び薄いゲート酸化物１１を含む。図２は本発明の構造の平面図である。図１は、図２の線Ａ−Ａに沿った断面図を、図３は図２の線Ｂ−Ｂに沿った断面図を示す。図４は、図４４乃至図４５に関して詳述する誘電体スペーサ２１を含む他の実施例を示す。
【００２３】
前記の構造を形成する好適な方法について、図５乃至図３２を参照して説明する。図５で、基板５と絶縁体１は、従来の作製方法、被着方法により形成する。例えば、基板は、単結晶シリコン・ウエハ等の一般的基板でよい。同様に、絶縁体１は、窒化シリコン、二酸化シリコン、酸化アルミニウム等、任意のタイプの絶縁体でよい。絶縁体１は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタリング等、一般的な被着方法（または熱成長方法）によりシリコン・ウエハ上に形成（または成長）することができる。絶縁体１は、好適にはホット・ウォール拡散炉により熱成長させた二酸化シリコン（ＳｉＯ２）である。また、誘電層は、窒化シリコン、酸化物／窒化物／酸化物（ＯＮＯ）膜、五酸化タンタル（Ｔａ２Ｏ５）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）等の誘電体から形成できる。絶縁体１は、作製するデバイスによるが、この例では０．１ｎｍ乃至１００ｎｍの範囲、好適には２ｎｍである。
【００２４】
図６に示す通り、第１絶縁体１の上部に、二酸化シリコン、酸化アルミニウム、好適には窒化シリコン等の第２絶縁体２を形成する。第１絶縁体１と同様、残りの物質の層の厚みは、設計要件に依存し、第２絶縁体の厚みは、１０ｎｍ乃至５００ｎｍの範囲、好適には１００ｎｍである。
【００２５】
図７で、第２絶縁体２の上部に、前記のような周知の方法により、一般には埋め込み酸化層（ＢＯＸ）と呼ばれる厚みのある（１０ｎｍ乃至１０００ｎｍの範囲、好適には３００ｎｍ）前記のような絶縁体３を形成する。
【００２６】
次に、図７に示す通り、構造１、２、３、５をウエハ４上に図７の矢印で示すように移動させ、Ａ． Ｊ． Ａｕｂｅｒｔｏｎ−ＨｅｒｖｅによりＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ｐ． ３及び同文献内の参考文献に説明されているＳｍａｒｔＣｕｔ等の標準的なシリコン接合方法またはホウ素エッチング・ステップにより、別の単結晶シリコン・ウエハ等、別の基板４を厚みのある絶縁体３に接合する。
【００２７】
単結晶シリコン（ＳＯＩ）ウエハ５は、例えば、機械化学的研磨（ＣＭＰ）、酸化とエッチング等の一般的な平坦化方法により、所要厚みまで薄くする。図８の例では、ウエハ５を金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネル領域として使用し、厚みは１ｎｍ乃至５００ｎｍの範囲、好適には約５ｎｍである。所望厚みはデバイス・ゲート長による。
【００２８】
図９で、ＳＯＩ層５上に、前記のような、好適には二酸化シリコン６（０．１ｎｍ乃至１００ｎｍの範囲、例では好適には約２ｎｍ）等の薄い絶縁体を形成し、二酸化シリコン層６の上部に、図１０に示すように、前記のような、好適には窒化シリコン（１０ｎｍ乃至５００ｎｍ、例では好適には約２５０ｎｍ）の厚い絶縁体７を形成する。
【００２９】
図１１で、開口８をエッチングして堆積膜を形成し、エッチングは、埋め込み酸化層３内にまで一定距離進んだ後停止する。開口８は、リソグラフィ・マスキング、エッチング等、従来の周知の方法により形成できる。例えば、堆積膜は、Ｃｌ２、Ｏ２、Ｎ２、ＮＦ３、ＳＦ６、ＣＦ４等のエッチング剤を使用できる混合ガスにより、従来のドライ・エッチング等の手段によりエッチングできる。マスク層は、厚み約１０ｎｍ乃至１００ｎｍの範囲、好適には約３０ｎｍの、ドープしていないシリコン・ガラス・フォトレジストから形成する。構造の平面図であり、図１１の断面の線Ａ−Ａを示す図１２に示す通り、開口間距離は、この例で作製されるＭＯＳＦＥＴのゲートの長さ（Ｌｇ）になる。
【００３０】
図１３で、単結晶ＳＯＩチャネル５からエピタキシャル・シリコン９を成長させて開口８を埋める。具体的には、構造全体を４００℃乃至１２００℃の範囲まで加熱し、加熱と前記の方法でチャネルからシリコンをエピタキシャル成長させる。図１４は、構造の平面図で、図１３を示す断面Ａ−Ａを示す。
【００３１】
図１５で、前記のような周知の方法により構造を平坦化する。前記の図と同様、図１６は、構造の平面図で、図１５の構造を示す断面Ａ−Ａを示す。
【００３２】
図１７に示すように、反応性イオン・エッチング等の一般的エッチング法により、開口８のシリコン９にリセスを形成する。前記の被着方法により誘電体１０（酸化物、窒化物等）をコンフォーマルに被着し、後に、前記のような周知の方法によりエッチングしてスペーサ１０を形成する。例えば、低圧反応性イオン・エッチング剤で異方性エッチングが行える。このようなエッチングでは、水平面が、垂直面よりもかなり高いレート（５０倍等）でエッチングされるので、エッチング・プロセスの後に側壁スペーサ１０を残すことができる。前記の図と同様、図１８は図１７の構造の平面図である。
【００３３】
図１９で、イオン注入３２により、開口８のシリコン９を高ドープし、例としてのＭＯＳＦＥＴトランジスタのソースとドレインの領域を形成する。本発明の主な特徴は、パターン化した絶縁体７が、ＳＯＩチャネル領域５をイオン注入３２に対して保護し、自己整合する注入マスクを含むことである。従って、スペーサ１０は、チャネル領域５に対してソース／ドレインの注入３２の位置をずらす役割を担う。
【００３４】
図２０の構造の平面図に示すように、メサ・マスクを形成し、図２１及び図２２に示すように、メサ・マスクで保護されない領域は、前記のようなエッチング法により除去し、この例で述べているＭＯＳＦＥＴデバイスの個々のデバイスを分離する。図２３及び図２４で、湿式化学エッチング（高温リン酸等）等の一般的エッチング法により、上部の窒化物７と下部の窒化物２を除去し、ドープしたシリコン（ソース／ドレイン等）領域９のブリッジをなす懸吊したシリコン・チャネル５を形成する。図２５及び図２６に示すように、絶縁体１、６（犠牲パッド酸化物等）を、湿式化学エッチング（フッ化水素酸を使用する等）等の一般的エッチング・プロセスで除去する。
【００３５】
図２７及び図２８の断面図と平面図に示す通り、ＳＯＩチャネル５の上面と下面の両方に、前記のような周知の方法により、コンフォーマル・ゲート型絶縁部１１（酸化物等）を成長または被着（好適には熱成長）する。
【００３６】
図２９で、ゲート酸化物１１まわりに、導体物質１２（金属、合金、ドープしたポリシリコン、タングステン、銅等）をコンフォーマルに被着し、この例で説明しているＭＯＳＦＥＴ構造のダブルゲート導体を形成する。図３０に示すように、導体物質１２上にはゲート・マスクを形成する。次に、ゲート・マスクで保護されない導体物質１２を選択的エッチングにより除去し、図３１及び図３２に示す構造を得る。
【００３７】
図１乃至図３に示した最終構造を得るため、前記のような従来の被着法によりパシベーション誘電体１３を被着する。図１及び図２に示すように、前記のような従来のフォトリソグラフィ・パターン形成とエッチングのプロセスにより、パシベーション誘電体１３及び酸化誘電体１１を通して接触開口１４を形成し、ソースとドレインの領域９を露出させる。また、図２及び図３に示すように、パシベーション誘電体１３を通して同様な接触開口１４を形成し、導体物質１２を露出させる。次に、導体物質１５を被着し、後にパターン化し（ここでも当業者には周知の、前記のようなマスキングとエッチングの方法による）、ソースとドレインの領域９及びダブルゲート導体１２との電気接触１５を形成する。
【００３８】
図３３乃至図３６は、前の実施例のエピタキシャル成長シリコンではなくアモルファス・シリコンの被着によりソース／ドレイン領域９を形成する他の実施例を示す。
【００３９】
具体的には、図３３に示すように、エピタキシャル・シリコン１６をＳＯＩチャネルから少しの距離（例えば約２０ｎｍ）成長させる。この成長プロセスは、エピタキシャル成長シリコン９について述べた成長プロセスと同様であるが、前記のプロセスは比較的長い時間継続する一方、この実施例では、シリコンのエピタキシャル成長を１ｎｍ乃至１００ｎｍの範囲に制限するために成長プロセスの時間を制限する。
【００４０】
次に、図３５で、前記のような従来の被着プロセスによりアモルファス・シリコン１７を被着し、ソース／ドレイン領域１７を形成する。他の場合、作製プロセスの他の部分は図５乃至図３２と同様である。
【００４１】
図３７乃至図４１は、シリコンからのエピタキシャル成長及びＳＯＩチャネル５からのエピタキシャル成長によりソース／ドレイン領域を形成する他の実施例を示す。
【００４２】
具体的には、図３７に示すように、ここでも上部誘電体７を自己整合型マスクとして、埋め込み酸化層（ＢＯＸ）３を通ってシリコン・ハンドル・ウエハ４までのエッチングによりシード開口１８を開ける。開口１８を形成するため、図１１に関して説明した開口８を形成するエッチング・プロセスの時間を延長して、開口１８を完全に基板４まで延長することができる。また、前の開口８の形成後に、上部誘電体７を自己整合型マスクとして、構造に対して別のエッチング・プロセスも採用できる。上部誘電体７により充分なエッチング選択性が得られない場合は、別のマスクをパターン化してから、追加マスクを使用して酸化層（ＢＯＸ）３をシリコン・ハンドル・ウエハまでエッチングできる。
【００４３】
図３９及び図４０で、シード開口１８（シリコン・ウエハ等）とＳＯＩチャネル５の露出したエッジの両方からエピタキシャル・シリコンを、ソース／ドレイン領域８がシリコン９で埋められるまで成長させる。
【００４４】
この実施例の他の変形例として、シリコン・ウエハ４を露出する前にチャネル・シリコン５からエピタキシャル・シリコンを少量成長させることができる。この操作では、別のエッチング・プロセスで開口８、１８を形成する。この操作で重要な点は、チャネル・シリコン５から成長させるエピタキシャル・シリコンの量である。ＳＯＩチャネル５から成長させるエピタキシャル・シリコンと、後に形成するシード開口１８を使ってシリコン・ウエハ４から成長させるエピタキシャル・シリコンとが、重要なチャネル領域から適正距離（５０ｎｍ等）離れたところで接合するように、充分な量のシリコンをチャネル・シリコン５から成長させる必要がある。例えば、ＳＯＩチャネル５から、積層構造の側壁に対して約１ｎｍ乃至１００ｎｍ、好適には５０ｎｍ延びたエピタキシャル・シリコンを部分的に成長させるため、エピタキシャル成長プロセスを一定時間継続できる。このようにして高ドープ領域に”接触ポイント”を形成する。
【００４５】
残りの作製プロセスは、図５乃至図３２に関して説明したプロセスと同様であるが、ソースとドレインの領域９のシリコン物質は、ハンドル・ウエハ４のシリコンと接触するので、図４１に示すように、シリコン・ウエハ４に接合分離領域３４を形成する必要がある。例えば、ＮＭＯＳＦＥＴの場合、シード開口（分離領域３４等）を形成するハンドル・ウエハ４の領域はｐ型にする必要がある。一方ＰＭＯＳＦＥＴの場合は、シード開口（分離領域３４等）を形成するハンドル・ウエハの領域はｎ型にする必要がある。また、例えば、ＰＭＯＳＦＥＴの場合、ドーピングは、ヒ素、リン等のＮ型原子種を注入して行える。代表的な注入は、注入量約１×１０１２原子／ｃｍ２乃至３×１０１５原子／ｃｍ２、エネルギ約０．１ＫｅＶ乃至１００ＫｅＶのリン（Ｐ）、ヒ素（Ａｓ）等である。また、シード開口１８を開ける場合と同じマスク７を使って注入を行える。
【００４６】
また、デバイス間間隔が接合分離領域３４によって制限されないように、接合分離領域３４の大きさを制限することが望ましい。注入領域３４は、接合分離のためソース／ドレイン領域９よりも常にわずかに大きくする必要がある。注入領域がソース／ドレイン領域より小さい場合、ソース／ドレイン領域は、接合部が延びていない部分で基板と電気的に短絡する可能性がある。接合分離注入の前にスペーサを使用すると（後述する図４５を参照）、接合分離注入位置がソース／ドレイン領域のエッジに対してずれるので、接合部によるデバイス間間隔の開きが防止される。
【００４７】
図４２乃至図４３は、本発明にバンド・ギャップ技術或いは不純物技術を利用できる他の実施例を示す。
【００４８】
具体的には、図４２に示すように、ＳＯＩチャネル５からエピタキシャル・シリコン１９を成長させる。ただしこの実施例は、先の制限付き成長シリコン１６とは異なり、Ｓｉ、Ｇｅ、Ｃ、Ｎ等別の物質１９を物質の制限付き成長に使用できる。残りの作製プロセスは、図５乃至図３２に関して説明したプロセスと同様である。炭素、窒素等の不純物をエピタキシャル成長時に導入することで、ソースとドレインの領域９からのドーパント拡散（後の熱作製サイクル時等）が最小になる。
【００４９】
炭素、ゲルマニウム、窒素等の不純物を導入することができ、これらは前記の実施例に使用できる。不純物は、注入、その場のドーピング（エピタキシャル成長時）等により物質に導入できる。
【００５０】
図４４乃至図４７は、デバイス構造に任意の厚みのスペーサを導入する他の実施例を示す。具体的には、図４４に示すように、前記のプロセスにより、エピタキシャル・シリコン１６をＳＯＩチャネルから少しの距離（例えば２０ｎｍ）成長させる。また、エピタキシャル成長シリコン１６の大きさをより正確に制御するには、前記のような従来のエッチング・プロセス、好適には反応性イオン・エッチング・プロセスにより小さいエピタキシャル成長シリコン１６をエッチングして、ＳＯＩチャネル上に延びた領域にリセスを形成することができる。
【００５１】
別に、エピタキシャル成長シリコン１６に対してイオン注入を行えば、ＳＯＩチャネルへのアクセス領域のコンダクタンスが改良される。例えば、このような注入は、注入量約１×１０１２原子／ｃｍ２乃至３×１０１５原子／ｃｍ２、エネルギ・レベル０．１ＫｅＶ乃至１００ＫｅＶで行える。
【００５２】
図４４に示すように、構造全体に誘電体２０をコンフォーマルに被着する。この誘電体の厚みにより、得られるスペーサの厚みが決まる。誘電体２０は、酸化物−窒化物−酸化物（ＯＮＯ）等、先に述べたようなエッチング選択性が得られる誘電体である。
【００５３】
前記のように、反応性イオン・エッチングにより、図４５に示すようにスペーサ２１を形成する。図４６は、ＳＯＩチャネル５の露出したシリコン側壁から誘電体スペーサ２１の残留物２２を除去するため行う（反応性イオンエッチング、湿式化学エッチング等の）等方性エッチング・プロセスの結果を示す。次に、図４７のように、アモルファス・シリコン３１を被着してソース／ドレイン領域を形成する。これに代えて、露出したＳＯＩチャネルの延長部１６からエピタキシャル・シリコンを再成長させ、ソースとドレインの領域を埋めることもできる。残りの作製プロセスは、先に図５乃至図３２に関して説明したプロセスと同様である。
【００５４】
代表的なＳｉｘＧｅ１−ｘＭＯＳＦＥＴは、デバイスのチャネルとして２つのシリコン層の間に挟まれたＳｉＧｅ膜を使用する。シリコンとシリコン・ゲルマニウムのバンド・ギャップ・エネルギが異なるため、ＳｉＧｅ膜は、キャリアをＳｉＧｅ膜に閉じ込める量子井戸を形成する。ＳｉＧｅ ＦＥＴの利点として、Ｓｉ ＦＥＴと比べてチャネル移動度が大きい。
【００５５】
本発明に説明した手順により、ＳｉＧｅダブルゲート構造を実現できる。このような構造を形成するには、先に説明したデバイス作製プロセスを、図２５に示すように懸吊したＳＯＩブリッジ５が形成されるまで行う。本発明は、オーバラップ容量を減らすため、エピタキシャル延長部１６の成長ステップに続いて誘電体スペーサ２１を前記のように導入する。図４８及び図４９に示すように、ＣＶＤ（化学気相成長）等の方法により、ＳｉＧｅ層３５を、ＳＯＩブリッジ５の全周にわたり選択的に成長させる。次に、ＳＯＩブリッジ５の全周にわたりシリコン・キャップ層３６を被着して、ＳｉＧｅ膜３５を覆う。図４８及び図４９は、ＳｉＧｅ層とシリコン・キャップ層の被着の後のデバイスの２つの断面を示す。ここから先のプロセス・ステップは前記のプロセス・ステップと同じである。具体的には、シリコン・キャップ層３６の成長に続いて、図２７に示すように熱ゲート酸化物１１を成長させ、続いて図２９に示すようにゲート導体を被着する。次に、図３１に示すようにゲート導体物質をパターン化し、分離誘電体１３を被着する。最後に、接触開口１４とメタライゼーション１５によりデバイスの作製が完了する。
【００５６】
図５０は、本発明の好適実施例のフロー図である。項目８０で、図１０に示した積層構造を形成する。項目８１で、図１３に示すように、積層構造に開口８を形成し、単結晶シリコン・チャネル層５からソースとドレインの領域９をエピタキシャル成長させる。
【００５７】
図１９に示すように、項目８２で、自己整合マスクとして窒化層７を使用して拡散領域９をドープする。項目８３で、図２５に示すように、メサ・マスクを形成し、積層構造の大半を除去して、ソースとドレインの領域９の間に懸吊したチャネル領域５を形成する。次に、項目８４で、ゲート酸化物１１とダブルゲート導体１２を形成し、項目８５で上酸化物１３を形成する。
【００５８】
前記の本発明のプロセスと構造は、様々な面で従来のプロセス、構造よりも優れている。例えば、ソース／ドレインとゲート電極の間の絶縁体は、従来は、上下のゲート酸化物の成長時に形成する。その場合、従来の絶縁体の厚みはゲート酸化物の厚みに依存し、個別に制御してゲート電極とソース／ドレイン領域のオーバラップ容量を減らすことはできない。
【００５９】
しかし、本発明では、側壁被着とエッチングの方法により、ダブルゲート電極１２とソース／ドレイン領域９の間に、下酸化物３と上酸化物１３に依存せずに側壁誘電体１１を提供する。従って、本発明では、側壁誘電体１１の厚みを、図２７に示すように個別に制御できるので、本発明により、ソース／ドレイン領域９とゲート電極１２の間のオーバラップ容量を減らすことができる。
【００６０】
前記の通り、ＭＯＳＦＥＴのソース／ドレインのバンドギャップ技術（ＳｉＧｅ等）により性能が改良される。本発明では、ソース／ドレインとチャネルの接合部でバンドギャップ技術を利用できる。
【００６１】
本発明では、エピタキシャル成長時に炭素、窒素等の不純物を導入でき、ソース／ドレイン接合形成プロセスに続く熱サイクル時のドーパントの拡散が最小になる。
【００６２】
また、チャネルは、選択的エピタキシャル成長によってではなくウエハ５の接合により形成されるので、本発明でのシリコン・チャネル５の質は、良質な単結晶バルク・シリコンと同じである。本発明では、ソース／ドレイン領域９だけをエピタキシャル成長させる。ソース／ドレイン領域９は、縮退を促すようにドープされるので、ソース／ドレイン領域での物質の欠陥が問題になることはない。
【００６３】
更に、本発明は、上下のゲートの自己整合を、従来のような側壁の繰り返しエッチング・プロセスとその後の下ゲートの側方リセスに頼らずに達成する。本発明では、下ゲートの上ゲートに対する整合の精度が、従来のように側方エッチング制御によって制限されることがない。
【００６４】
本発明は、好適実施例に関して説明したが、当業者には明らかなように、本発明に変更を加えて実施することは、特許請求の範囲の主旨と範囲から逸脱することなく可能である。例えば、本発明はＭＯＳＦＥＴ構造に関して説明しているが、当業者には開示の内容からわかる通り、本発明は、半導体デバイス、トランジスタ、他の電界効果型デバイス等、同様な全ての集積回路デバイスに適用できる。
【００６５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００６６】
（１）ダブルゲート集積回路を作製する方法であって、
チャネル層及び該チャネル層の各面に第１絶縁体を持つ積層構造を形成するステップと、
前記積層構造に開口を形成するステップと、
前記開口にソースとドレインの領域を形成するステップと、
前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
前記積層構造の部分部分を除去して、前記ソースとドレインの領域から懸吊した前記チャネル層を残すステップと、
第２絶縁体を形成して、前記ソースとドレインの領域及び前記チャネル層を覆うステップと、
前記チャネル層の第１側に第１導体が、前記チャネル層の第２側に第２導体が含まれるように前記第２絶縁体上にダブルゲート導体を形成するステップと、
を含む、方法。
（２）前記ダブルゲート導体の形成時、前記ソースとドレインの領域及び前記第２絶縁体によって前記ダブルゲート導体が自己整合する、前記（１）記載の方法。
（３）前記積層構造の形成は、前記第１絶縁体の１つに隣接した下絶縁体の形成を含み、更に、前記ダブルゲート導体の形成後、前記下絶縁体に対して前記ダブルゲート導体の反対側に上絶縁体を形成するステップを含み、前記第２絶縁体の厚みを、前記下絶縁体と前記上絶縁体の厚みに依存しないようにする、前記（１）記載の方法。
（４）前記ソースとドレインの領域の形成ステップは、前記チャネル層から前記開口にソースとドレインの領域をエピタキシャル成長させるステップを含む、前記（１）記載の方法。
（５）前記ソースとドレインの領域のエピタキシャル成長ステップは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上を導入するステップを含む、前記（４）記載の方法。
（６）前記ソースとドレインの領域の形成ステップは、前記チャネル層から前記開口に前記ソースとドレインの領域の一部をエピタキシャル成長させ、前記開口の残りの部分をアモルファス・シリコンで埋めて前記ソースとドレインの領域を完成させるステップを含む、前記（１）記載の方法。
（７）前記積層構造の形成ステップは、基板を前記積層構造に接続するステップを含み、
前記開口の形成ステップは、前記基板を露出させるステップを含み、
前記ソースとドレインの領域の形成ステップは、前記チャネル層及び前記基板から前記開口に前記ソースとドレインの領域をエピタキシャル成長させるステップを含む、
前記（１）記載の方法。
（８）前記チャネル層は、単結晶シリコン層を含み、前記積層構造の形成ステップは、該単結晶シリコン・ウエハの各面に前記第１絶縁体を被着するステップを含む、前記（１）記載の方法。
（９）ダブルゲート金属酸化物半導体トランジスタを作製する方法であって、
単結晶シリコン・チャネル層及び該単結晶シリコン・チャネルの各面に絶縁酸化物と窒化物の層を持つ積層構造を形成するステップと、
前記積層構造に開口を形成するステップと、
前記開口にソースとドレインの領域を形成するステップと、
前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
前記積層構造の部分部分を除去して、前記ソースとドレインの領域から懸吊した前記単結晶シリコン・チャネル層を残すステップと、
酸化層を形成して、前記ソースとドレインの領域及び前記単結晶シリコン・チャネル層を覆うステップと、
前記単結晶シリコン・チャネル層の第１側に第１導体が、前記単結晶シリコン・チャネル層の第２側に第２導体が含まれるように前記酸化層上にダブルゲート導体を形成するステップと、
を含む、方法。
（１０）前記ダブルゲート導体の形成時、前記ソースとドレインの領域及び前記酸化層により前記ダブルゲート導体が自己整合する、前記（９）記載の方法。
（１１）前記積層構造の形成は、前記第１絶縁体の１つに隣接した下酸化層の形成を含み、更に、前記ダブルゲート導体の形成後、前記下酸化層に対して前記ダブルゲート導体の反対側に上酸化層を形成するステップを含み、前記ゲート酸化層の厚みを、前記上酸化層と前記下酸化層の厚みに依存しないようにする、前記（９）記載の方法。
（１２）前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層から前記開口にシリコンをエピタキシャル成長させるステップを含む、前記（９）記載の方法。
（１３）前記シリコンのエピタキシャル成長ステップは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上を導入するステップを含む、前記（１２）記載の方法。
（１４）前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層から前記開口の一部にシリコンをエピタキシャル成長させ、前記開口の残りの部分をアモルファス・シリコンで埋めて前記ソースとドレインの領域を完成させるステップを含む、前記（９）記載の方法。
（１５）前記積層構造の形成ステップは、シリコン基板を前記積層構造に接続するステップを含み、
前記開口の形成ステップは、前記シリコン基板を露出させるステップを含み、
前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層及び前記シリコン基板から前記開口にシリコンをエピタキシャル成長させるステップを含む、
前記（９）記載の方法。
（１６）前記ソースとドレインの領域の形成前に、前記開口にスペーサを形成するステップを含む、前記（９）記載の方法。
（１７）ダブルゲート集積回路であって、
チャネル層と、
ドープし、前記チャネル層に接続したソースとドレインの領域と、
前記チャネル層と前記ドープしたソースとドレインの領域を覆うゲート絶縁体と、
前記絶縁体上に、前記チャネル層の第１側に第１導体と、前記チャネル層の第２側に第２導体とを含むダブルゲート導体と、
前記ダブルゲート導体の第１側に隣接する上絶縁体と、
前記上絶縁体に対して前記ダブルゲート導体の反対側の下絶縁体とを含み、前記ゲート絶縁体の厚みは、前記上絶縁体と前記下絶縁体の厚みに依存しない、
集積回路。
（１８）前記第１導体と前記第２導体は前記ドープしたソースとドレインの領域により自己整合する、前記（１７）記載のダブルゲート集積回路。
（１９）前記ドープしたソースとドレインの領域は、前記チャネル層からエピタキシャル成長させたシリコンを含む、前記（１７）記載のダブルゲート集積回路。
（２０）前記エピタキシャル成長シリコンは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上を含む、前記（１９）記載のダブルゲート集積回路。
（２１）前記ソースとドレインの領域はアモルファス・シリコン及び前記チャネル層からエピタキシャル成長させたシリコンを含む、前記（１７）記載のダブルゲート集積回路。
（２２）前記下絶縁体に接続された基板を含み、前記ソースとドレインの領域は、前記チャネル層と前記基板とからエピタキシャル成長させたシリコンを含む、前記（１７）記載のダブルゲート集積回路。
（２３）前記チャネル層は単結晶シリコン層を含む、前記（１７）記載のダブルゲート集積回路。
【図面の簡単な説明】
【図１】本発明の完成したデバイスを示す図である。
【図２】本発明の完成したデバイスを示す図である。
【図３】本発明の完成したデバイスを示す図である。
【図４】本発明の完成したデバイスを示す図である。
【図５】最終デバイスを得るための好適な作製手順を示す図である。
【図６】最終デバイスを得るための好適な作製手順を示す図である。
【図７】最終デバイスを得るための好適な作製手順を示す図である。
【図８】最終デバイスを得るための好適な作製手順を示す図である。
【図９】最終デバイスを得るための好適な作製手順を示す図である。
【図１０】最終デバイスを得るための好適な作製手順を示す図である。
【図１１】最終デバイスを得るための好適な作製手順を示す図である。
【図１２】最終デバイスを得るための好適な作製手順を示す図である。
【図１３】最終デバイスを得るための好適な作製手順を示す図である。
【図１４】最終デバイスを得るための好適な作製手順を示す図である。
【図１５】最終デバイスを得るための好適な作製手順を示す図である。
【図１６】最終デバイスを得るための好適な作製手順を示す図である。
【図１７】最終デバイスを得るための好適な作製手順を示す図である。
【図１８】最終デバイスを得るための好適な作製手順を示す図である。
【図１９】最終デバイスを得るための好適な作製手順を示す図である。
【図２０】最終デバイスを得るための好適な作製手順を示す図である。
【図２１】最終デバイスを得るための好適な作製手順を示す図である。
【図２２】最終デバイスを得るための好適な作製手順を示す図である。
【図２３】最終デバイスを得るための好適な作製手順を示す図である。
【図２４】最終デバイスを得るための好適な作製手順を示す図である。
【図２５】最終デバイスを得るための好適な作製手順を示す図である。
【図２６】最終デバイスを得るための好適な作製手順を示す図である。
【図２７】最終デバイスを得るための好適な作製手順を示す図である。
【図２８】最終デバイスを得るための好適な作製手順を示す図である。
【図２９】最終デバイスを得るための好適な作製手順を示す図である。
【図３０】最終デバイスを得るための好適な作製手順を示す図である。
【図３１】最終デバイスを得るための好適な作製手順を示す図である。
【図３２】最終デバイスを得るための好適な作製手順を示す図である。
【図３３】本発明の他の実施例を示す図である。
【図３４】本発明の他の実施例を示す図である。
【図３５】本発明の他の実施例を示す図である。
【図３６】本発明の他の実施例を示す図である。
【図３７】本発明の他の実施例を示す図である。
【図３８】本発明の他の実施例を示す図である。
【図３９】本発明の他の実施例を示す図である。
【図４０】本発明の他の実施例を示す図である。
【図４１】本発明の他の実施例を示す図である。
【図４２】バンドギャップ技術を示す本発明の他の実施例の図である。
【図４３】バンドギャップ技術を示す本発明の他の実施例の図である。
【図４４】側壁スペーサを形成する本発明の他の実施例を示す図である。
【図４５】側壁スペーサを形成する本発明の他の実施例を示す図である。
【図４６】側壁スペーサを形成する本発明の他の実施例を示す図である。
【図４７】側壁スペーサを形成する本発明の他の実施例を示す図である。
【図４８】ＳｉＧｅとシリコン・キャップ層の被着後の断面を示す図である。
【図４９】ＳｉＧｅとシリコン・キャップ層の被着後の断面を示す図である。
【図５０】好適実施例のフロー図である。
【符号の説明】
１、２、３、６、７ 絶縁体
４、５ シリコン・ウエハ
９、１６、１９ エピタキシャル・シリコン
１０、２０ 誘電体
１１ ゲート酸化物
１２ 導体物質
１３ パシベーション誘電体（上酸化物）
１５ メタライゼーション
１７、３１ アモルファス・シリコン
１９ 物質
２１ 誘電体スペーサ
２２ スペーサ
３２ イオン注入
３４ 接合分離領域
３６ シリコン・キャップ

Claims (15)

  1. ダブルゲート集積回路を作製する方法であって、
    チャネル層及び該チャネル層の各面に第１絶縁体を持つ積層構造を形成するステップと、
    前記積層構造に開口を形成するステップと、
    少なくとも前記開口に第２絶縁体を被着するステップと、
    前記第２絶縁体を覆うように前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記チャネル層が残るように、前記積層構造の一部を除去するステップと、
    前記チャネル層の第１側に第１導体が、前記チャネル層の第２側に第２導体が含まれるように前記第２絶縁体上にダブルゲート導体を形成するステップと、
    を含む、方法。
  2. 前記ダブルゲート導体の形成時、前記ソースとドレインの領域及び前記第２絶縁体によって前記ダブルゲート導体が自己整合する、請求項１記載の方法。
  3. 前記積層構造を形成するステップは、前記第１絶縁体の１つに隣接した下絶縁体の形成を含み、
    更に、前記ダブルゲート導体を形成するステップの後、前記下絶縁体に対して前記ダブルゲート導体の反対側に上絶縁体を形成するステップを含み、
    前記第２絶縁体の厚みが、前記下絶縁体と前記上絶縁体の厚みに依存しないことを特徴とする、請求項１記載の方法。
  4. 前記チャネル層は、単結晶シリコン層を含み、
    前記積層構造の形成ステップは、該単結晶シリコン層の各面に前記第１絶縁体を被着するステップを含む、請求項１記載の方法。
  5. 前記開口に第２絶縁体を被着するステップは、前記ソースとドレインの領域の形成前に、前記開口にスペーサを形成するステップを含む、請求項１記載の方法。
  6. ダブルゲート集積回路を作製する方法であって、
    チャネル層及び該チャネル層の各面に第１絶縁体を持つ積層構造を形成するステップと、
    前記積層構造の上にマスクを配置し、該マスクを通して異方性エッチングを行うことにより、前記積層構造に側壁面が平坦面を有する開口を形成するステップと、
    前記開口を形成した後に、前記開口を等方性エッチングにより拡大する工程を経ることなく、前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記チャネル層が残るように、前記積層構造の一部を除去するステップと、
    第２絶縁体を形成して、前記ソースとドレインの領域及び前記チャネル層を覆うステップと、
    前記チャネル層の第１側に第１導体が、前記チャネル層の第２側に第２導体が含まれるように前記第２絶縁体上にダブルゲート導体を形成するステップと、
    を含み、
    前記ソースとドレインの領域の形成ステップは、前記チャネル層から前記開口にソースとドレインの領域をエピタキシャル成長させるステップを含む、方法。
  7. ダブルゲート集積回路を作製する方法であって、
    チャネル層及び該チャネル層の各面に第１絶縁体を持つ積層構造を形成するステップと、
    前記積層構造に開口を形成するステップと、
    前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記チャネル層が残るように、前記積層構造の一部を除去するステップと、
    第２絶縁体を形成して、前記ソースとドレインの領域及び前記チャネル層を覆うステップと、
    前記チャネル層の第１側に第１導体が、前記チャネル層の第２側に第２導体が含まれるように前記第２絶縁体上にダブルゲート導体を形成するステップと、
    を含み、
    前記ソースとドレインの領域の形成ステップは、前記チャネル層から前記開口に前記ソースとドレインの領域の一部をエピタキシャル成長させ、前記開口の残りの部分をアモルファス・シリコンで埋めて前記ソースとドレインの領域を完成させるステップを含む、方法。
  8. ダブルゲート集積回路を作製する方法であって、
    チャネル層及び該チャネル層の各面に第１絶縁体を持つ積層構造を形成するステップと、
    前記積層構造の上にマスクを配置し、該マスクを通して異方性エッチングを行うことにより、前記積層構造に側壁面が平坦面を有する開口を形成するステップと、
    前記開口を形成した後に、前記開口を等方性エッチングにより拡大する工程を経ることなく、前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記チャネル層が残るように、前記積層構造の一部を除去するステップと、
    第２絶縁体を形成して、前記ソースとドレインの領域及び前記チャネル層を覆うステップと、
    前記チャネル層の第１側に第１導体が、前記チャネル層の第２側に第２導体が含まれるように前記第２絶縁体上にダブルゲート導体を形成するステップと、
    を含み、
    前記積層構造の形成ステップは、基板を前記積層構造に接続するステップを含み、
    前記開口の形成ステップは、前記基板を露出させるステップを含み、
    前記ソースとドレインの領域の形成ステップは、前記チャネル層及び前記基板から前記開口に前記ソースとドレインの領域をエピタキシャル成長させるステップを含む、方法。
  9. ダブルゲート金属酸化物半導体トランジスタを作製する方法であって、
    単結晶シリコン・チャネル層及び該単結晶シリコン・チャネル層の各面に絶縁酸化物と窒化物の層を持つ積層構造を形成するステップと、
    前記積層構造に開口を形成するステップと、
    前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記単結晶シリコン・チャネル層が残るように、前記積層構造の一部を除去するステップと、
    ゲート酸化層を形成して、前記ソースとドレインの領域及び前記単結晶シリコン・チャネル層を覆うステップと、
    前記単結晶シリコン・チャネル層の第１側に第１導体が、前記単結晶シリコン・チャネル層の第２側に第２導体が含まれるように前記ゲート酸化層上にダブルゲート導体を形成するステップと、
    を含む、方法。
  10. 前記ダブルゲート導体の形成時、前記ソースとドレインの領域及び前記ゲート酸化層により前記ダブルゲート導体が自己整合する、請求項９記載の方法。
  11. 前記積層構造を形成するステップは、前記窒化物の層の１つに隣接した下酸化層の形成を含み、
    更に、前記ダブルゲート導体を形成するステップの後、前記下酸化層に対して前記ダブルゲート導体の反対側に上酸化層を形成するステップを含み、
    前記ゲート酸化層の厚みが、前記上酸化層と前記下酸化層の厚みに依存しないことを特徴とする、請求項９記載の方法。
  12. 前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層から前記開口にシリコンをエピタキシャル成長させるステップを含む、請求項９記載の方法。
  13. ダブルゲート金属酸化物半導体トランジスタを作製する方法であって、
    単結晶シリコン・チャネル層及び該単結晶シリコン・チャネル層の各面に絶縁酸化物と窒化物の層を持つ積層構造を形成するステップと、
    前記積層構造に開口を形成するステップと、
    前記開口にソースとドレインの領域を形成するステップと、
    前記ソースとドレインの領域をドープし、前記積層構造の前記開口により該ドーピングのアライメントをとるステップと、
    前記ソースとドレインの領域から懸吊した前記単結晶シリコン・チャネル層が残るように、前記積層構造の一部を除去するステップと、
    ゲート酸化層を形成して、前記ソースとドレインの領域及び前記単結晶シリコン・チャネル層を覆うステップと、
    前記単結晶シリコン・チャネル層の第１側に第１導体が、前記単結晶シリコン・チャネル層の第２側に第２導体が含まれるように前記ゲート酸化層上にダブルゲート導体を形成するステップと、
    を含み、
    前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層から前記開口の一部にシリコンをエピタキシャル成長させ、前記開口の残りの部分をアモルファス・シリコンで埋めて前記ソースとドレインの領域を完成させるステップを含む、方法。
  14. 前記積層構造の形成ステップは、シリコン基板を前記積層構造に接続するステップを含み、
    前記開口の形成ステップは、前記シリコン基板を露出させるステップを含み、 前記ソースとドレインの領域の形成ステップは、前記単結晶シリコン・チャネル層及び前記シリコン基板から前記開口にシリコンをエピタキシャル成長させるステップを含む、
    請求項９記載の方法。
  15. 前記ソースとドレインの領域の形成前に、前記開口にスペーサを形成するステップを含む、請求項９記載の方法。
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