JPH0685177A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0685177A JPH0685177A JP4230787A JP23078792A JPH0685177A JP H0685177 A JPH0685177 A JP H0685177A JP 4230787 A JP4230787 A JP 4230787A JP 23078792 A JP23078792 A JP 23078792A JP H0685177 A JPH0685177 A JP H0685177A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造を採用した混在型半導体集積回路
装置において、放熱効率を向上しかつ寄生容量を減少
し、回路の動作速度の高速化を図る。 【構成】 半導体基板１の表面上に絶縁層２を介在して
半導体層３が構成され、この半導体層３にバイポーラト
ランジスタＴｒが構成されるとともにＭＩＳＦＥＴＱｎ
（又はＱｐ）が構成される混在型半導体集積回路装置に
おいて、前記半導体層３のバイポーラトランジスタＴｒ
の下地の絶縁層２Ａの膜厚が薄く構成され、前記半導体
層３のＭＩＳＦＥＴＱｎの下地の絶縁層２Ｂが厚く構成
される。
装置において、放熱効率を向上しかつ寄生容量を減少
し、回路の動作速度の高速化を図る。 【構成】 半導体基板１の表面上に絶縁層２を介在して
半導体層３が構成され、この半導体層３にバイポーラト
ランジスタＴｒが構成されるとともにＭＩＳＦＥＴＱｎ
（又はＱｐ）が構成される混在型半導体集積回路装置に
おいて、前記半導体層３のバイポーラトランジスタＴｒ
の下地の絶縁層２Ａの膜厚が薄く構成され、前記半導体
層３のＭＩＳＦＥＴＱｎの下地の絶縁層２Ｂが厚く構成
される。
Description
【０００１】
【産業上の利用分野】本発明は同一基板上にバイポーラ
トランジスタ及びＭＩＳＦＥＴを搭載した混在型半導体
集積回路装置に関する。本発明は、特に、基板上に絶縁
層を介在して形成された半導体層にバイポーラトランジ
スタ及びＭＩＳＦＥＴが構成されたＳＯＩ(Ｓilicon Ｏ
n Ｉnsulator）構造を採用する混在型半導体集積回路装
置に関する。
トランジスタ及びＭＩＳＦＥＴを搭載した混在型半導体
集積回路装置に関する。本発明は、特に、基板上に絶縁
層を介在して形成された半導体層にバイポーラトランジ
スタ及びＭＩＳＦＥＴが構成されたＳＯＩ(Ｓilicon Ｏ
n Ｉnsulator）構造を採用する混在型半導体集積回路装
置に関する。
【０００２】
【従来の技術】先に本願出願人によって出願された特開
平４−６９９６６号（出願日、平成２年７月１０日）に
ＳＯＩ構造を採用する混在型半導体集積回路装置の開示
がある。この混在型半導体集積回路装置は、半導体基板
の表面上に絶縁層を介在して珪素層が構成され、この珪
素層にバイポーラトランジスタ及びＭＩＳＦＥＴが構成
される。
平４−６９９６６号（出願日、平成２年７月１０日）に
ＳＯＩ構造を採用する混在型半導体集積回路装置の開示
がある。この混在型半導体集積回路装置は、半導体基板
の表面上に絶縁層を介在して珪素層が構成され、この珪
素層にバイポーラトランジスタ及びＭＩＳＦＥＴが構成
される。
【０００３】前記ＭＩＳＦＥＴは、前記珪素層にソース
領域、チャネル形成領域、ドレイン領域の夫々が順次配
列され、前記チャネル形成領域の表面上にゲート絶縁膜
を介在してゲート電極が構成される。ＳＯＩ構造が採用
される混在型半導体集積回路装置においては、ＭＩＳＦ
ＥＴのソース領域、ドレイン領域の大半が絶縁体で被覆
され、ソース領域、ドレイン領域の夫々に付加される寄
生容量が減少できる。例えば、相補型（Ｃomplementar
y）ＭＩＳＦＥＴで構成される回路は、次段回路の駆動
に際し、充電速度、放電速度のいずれも高速化できるの
で、混在型半導体集積回路装置の動作速度の高速化が図
れる。
領域、チャネル形成領域、ドレイン領域の夫々が順次配
列され、前記チャネル形成領域の表面上にゲート絶縁膜
を介在してゲート電極が構成される。ＳＯＩ構造が採用
される混在型半導体集積回路装置においては、ＭＩＳＦ
ＥＴのソース領域、ドレイン領域の大半が絶縁体で被覆
され、ソース領域、ドレイン領域の夫々に付加される寄
生容量が減少できる。例えば、相補型（Ｃomplementar
y）ＭＩＳＦＥＴで構成される回路は、次段回路の駆動
に際し、充電速度、放電速度のいずれも高速化できるの
で、混在型半導体集積回路装置の動作速度の高速化が図
れる。
【０００４】また、前記ＭＩＳＦＥＴのチャネル形成領
域が構成された珪素層はバイポーラトランジスタが構成
された珪素層の膜厚に比べて選択的に薄い膜厚例えば１
００〔ｎｍ〕以下の膜厚で形成される。この結果、ＭＩ
ＳＦＥＴは、動作状態において、チャネル形成領域が完
全に空乏化され、キンク（Ｋink ）特性を防止できる。
域が構成された珪素層はバイポーラトランジスタが構成
された珪素層の膜厚に比べて選択的に薄い膜厚例えば１
００〔ｎｍ〕以下の膜厚で形成される。この結果、ＭＩ
ＳＦＥＴは、動作状態において、チャネル形成領域が完
全に空乏化され、キンク（Ｋink ）特性を防止できる。
【０００５】一方、前記バイポーラトランジスタは、動
作速度の高速化が要求される場合、縦型構造で構成され
かつｎｐｎ型で構成される。このバイポーラトランジス
タは、珪素層の膜厚方向に沿って表面から深さ方向に向
い、珪素膜にｎ型エミッタ領域、ｐ型ベース領域、ｎ型
コレクタ領域の夫々の動作領域が順次配列される。バイ
ポーラトランジスタが構成される珪素層はＭＩＳＦＥＴ
が構成される珪素層の膜厚に比べて選択的に厚い膜厚で
形成される。この結果、バイポーラトランジスタは、珪
素膜中に形成され埋込型として形成されるｎ型コレクタ
領域の抵抗を減少でき、遮断周波数ｆT を向上できるの
で、混在型半導体集積回路装置の動作速度の高速化が図
れる。
作速度の高速化が要求される場合、縦型構造で構成され
かつｎｐｎ型で構成される。このバイポーラトランジス
タは、珪素層の膜厚方向に沿って表面から深さ方向に向
い、珪素膜にｎ型エミッタ領域、ｐ型ベース領域、ｎ型
コレクタ領域の夫々の動作領域が順次配列される。バイ
ポーラトランジスタが構成される珪素層はＭＩＳＦＥＴ
が構成される珪素層の膜厚に比べて選択的に厚い膜厚で
形成される。この結果、バイポーラトランジスタは、珪
素膜中に形成され埋込型として形成されるｎ型コレクタ
領域の抵抗を減少でき、遮断周波数ｆT を向上できるの
で、混在型半導体集積回路装置の動作速度の高速化が図
れる。
【０００６】また、前記バイポーラトランジスタにＭＩ
ＳＦＥＴと同様にＳＯＩ構造が適用されることにより、
混在型半導体集積回路装置の素子構造、配線構造、製造
プロセスのいずれも共用でき簡略化できる。
ＳＦＥＴと同様にＳＯＩ構造が適用されることにより、
混在型半導体集積回路装置の素子構造、配線構造、製造
プロセスのいずれも共用でき簡略化できる。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
ＳＯＩ構造が採用された混在型半導体集積回路装置にお
いては、以下の点が配慮されていない。
ＳＯＩ構造が採用された混在型半導体集積回路装置にお
いては、以下の点が配慮されていない。
【０００８】（１）前記混在型半導体集積回路装置は半
導体基板と珪素層との間の絶縁層が均一な膜厚で形成さ
れる。ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々
と半導体基板との間に形成される寄生容量を減少するこ
とを目的とした場合、前記絶縁層の膜厚は全体的に厚く
なる。絶縁層は一般的に酸化珪素膜が使用され、この酸
化珪素膜の熱伝導率は珪素の熱伝導率に比べて２桁程度
小さい。珪素の熱伝導率は１６８〔Ｗ／ｍ・Ｋ〕、酸化
珪素膜の熱伝導率は０.５〜１.４〔Ｗ／ｍ・Ｋ〕であ
る。バイポーラトランジスタで組み立てられた例えばＥ
ＣＬ（Ｅmitter Ｃoupled Ｌogic）回路においては、動
作電源−基準電源間に定常電流が流れるので、発熱量が
大きい。このため、ＥＣＬ回路で発生した熱が絶縁層を
通して半導体基板において放散することが期待できない
ので、ＥＣＬ回路での消費電力を削減しなければなら
ず、ＥＣＬ回路の動作速度が遅くなる。
導体基板と珪素層との間の絶縁層が均一な膜厚で形成さ
れる。ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々
と半導体基板との間に形成される寄生容量を減少するこ
とを目的とした場合、前記絶縁層の膜厚は全体的に厚く
なる。絶縁層は一般的に酸化珪素膜が使用され、この酸
化珪素膜の熱伝導率は珪素の熱伝導率に比べて２桁程度
小さい。珪素の熱伝導率は１６８〔Ｗ／ｍ・Ｋ〕、酸化
珪素膜の熱伝導率は０.５〜１.４〔Ｗ／ｍ・Ｋ〕であ
る。バイポーラトランジスタで組み立てられた例えばＥ
ＣＬ（Ｅmitter Ｃoupled Ｌogic）回路においては、動
作電源−基準電源間に定常電流が流れるので、発熱量が
大きい。このため、ＥＣＬ回路で発生した熱が絶縁層を
通して半導体基板において放散することが期待できない
ので、ＥＣＬ回路での消費電力を削減しなければなら
ず、ＥＣＬ回路の動作速度が遅くなる。
【０００９】（２）また、前記課題（１）を解決するこ
とを目的とした場合、前記絶縁層の膜厚は全体的に薄く
なる。この絶縁層の膜厚が薄くなると、ＭＩＳＦＥＴの
ソース領域、ドレイン領域の夫々と半導体基板との間に
形成される寄生容量が増大する。特に、最終出力段回路
を除き、内部論理回路例えばインバータ回路を組み立て
る駆動能力が小さいＭＩＳＦＥＴにおいては、ソース領
域、ドレイン領域の夫々に付加される寄生容量の割合が
大きくなるので、次段回路を駆動する際、充電速度、放
電速度のいずれも遅くなる。このため、内部論理回路の
動作速度が遅くなる。
とを目的とした場合、前記絶縁層の膜厚は全体的に薄く
なる。この絶縁層の膜厚が薄くなると、ＭＩＳＦＥＴの
ソース領域、ドレイン領域の夫々と半導体基板との間に
形成される寄生容量が増大する。特に、最終出力段回路
を除き、内部論理回路例えばインバータ回路を組み立て
る駆動能力が小さいＭＩＳＦＥＴにおいては、ソース領
域、ドレイン領域の夫々に付加される寄生容量の割合が
大きくなるので、次段回路を駆動する際、充電速度、放
電速度のいずれも遅くなる。このため、内部論理回路の
動作速度が遅くなる。
【００１０】本発明の目的は、下記の通りである。 （１）ＳＯＩ構造を採用した混在型半導体集積回路装置
において、放熱効率を向上しかつ寄生容量を減少し、回
路の動作速度の高速化を図る。 （２）前記目的（１）を達成するとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、ＭＩＳ
ＦＥＴのキンク特性の発生を防止するとともに、バイポ
ーラトランジスタの遮断周波数を向上する。 （３）前記目的（２）を達成するとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、素子表
面の平坦化を図る。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
において、放熱効率を向上しかつ寄生容量を減少し、回
路の動作速度の高速化を図る。 （２）前記目的（１）を達成するとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、ＭＩＳ
ＦＥＴのキンク特性の発生を防止するとともに、バイポ
ーラトランジスタの遮断周波数を向上する。 （３）前記目的（２）を達成するとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、素子表
面の平坦化を図る。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１２】（１）基板の表面上に絶縁層を介在して半
導体層が構成され、この半導体層の第１領域にバイポー
ラトランジスタが構成されるとともに、前記半導体層の
前記第１領域と異なる第２領域にＭＩＳＦＥＴが構成さ
れる半導体集積回路装置において、前記半導体層の第１
領域に構成されたバイポーラトランジスタの下地の絶縁
層の膜厚が薄く構成されるとともに、前記半導体層の第
２領域に構成されたＭＩＳＦＥＴの下地の絶縁層が前記
第１領域の下地の絶縁層の膜厚に比べて厚く構成され
る。
導体層が構成され、この半導体層の第１領域にバイポー
ラトランジスタが構成されるとともに、前記半導体層の
前記第１領域と異なる第２領域にＭＩＳＦＥＴが構成さ
れる半導体集積回路装置において、前記半導体層の第１
領域に構成されたバイポーラトランジスタの下地の絶縁
層の膜厚が薄く構成されるとともに、前記半導体層の第
２領域に構成されたＭＩＳＦＥＴの下地の絶縁層が前記
第１領域の下地の絶縁層の膜厚に比べて厚く構成され
る。
【００１３】（２）前記手段（１）に記載される半導体
層の第１領域の膜厚は厚く構成されるとともに、前記半
導体層の第２領域の膜厚は前記半導体層の第１領域の膜
厚に比べて薄く構成され、前記半導体層の第１領域に前
記半導体層の膜厚方向に沿ってコレクタ領域、ベース領
域、エミッタ領域の夫々の動作領域が順次配列される縦
型構造のバイポーラトランジスタが構成され、前記半導
体層の第２領域にゲート電極に電圧が印加されたときに
完全空乏化されるチャネル形成領域が配置されるＭＩＳ
ＦＥＴが構成される。
層の第１領域の膜厚は厚く構成されるとともに、前記半
導体層の第２領域の膜厚は前記半導体層の第１領域の膜
厚に比べて薄く構成され、前記半導体層の第１領域に前
記半導体層の膜厚方向に沿ってコレクタ領域、ベース領
域、エミッタ領域の夫々の動作領域が順次配列される縦
型構造のバイポーラトランジスタが構成され、前記半導
体層の第２領域にゲート電極に電圧が印加されたときに
完全空乏化されるチャネル形成領域が配置されるＭＩＳ
ＦＥＴが構成される。
【００１４】（３）前記手段（２）に記載される半導体
層のバイポーラトランジスタが構成された第１領域の膜
厚とこの第１領域の絶縁層の膜厚との合計の膜厚は前記
半導体層のＭＩＳＦＥＴが構成された第２領域の膜厚と
この第２領域の絶縁層の膜厚との合計の膜厚と同一寸法
で構成される。
層のバイポーラトランジスタが構成された第１領域の膜
厚とこの第１領域の絶縁層の膜厚との合計の膜厚は前記
半導体層のＭＩＳＦＥＴが構成された第２領域の膜厚と
この第２領域の絶縁層の膜厚との合計の膜厚と同一寸法
で構成される。
【００１５】
【作用】上述した手段（１）によれば、下記の作用効果
が得られる。 （Ａ）前記バイポーラトランジスタから基板までの間の
放熱経路の熱抵抗を減少できるので、バイポーラトラン
ジスタの動作で発生する熱が膜厚が薄い絶縁層を通して
基板の全域において放散できる。この結果、バイポーラ
トランジスタの温度上昇を減少し、バイポーラトランジ
スタの消費電力を増加できるので、バイポートランジス
タで組み立てられる回路の動作速度の高速化が図れる。 （Ｂ）前記ＭＩＳＦＥＴと基板との間の離隔距離が増加
できるので、ＭＩＳＦＥＴ特にソース領域及びドレイン
領域に付加される寄生容量を減少できる。この結果、Ｍ
ＩＳＦＥＴの充電速度、放電速度のいずれかの動作速度
を速くできるので、ＭＩＳＦＥＴで組み立てられる回路
の動作速度の高速化が図れる。 （Ｃ）前記バイポーラトランジスタ、ＭＩＳＦＥＴのい
ずれも、前記基板から絶縁層を介在して分離され、前記
基板中にα線が入射し発生する少数キャリアのバイポー
ラトランジスタ、ＭＩＳＦＥＴの夫々への侵入を防止で
きるので、α線ソフトエラー耐性を向上できる。 （Ｄ）前記バイポーラトランジスタが基板から絶縁層を
介在して分離されるので、ｐｎ接合分離に比べて、バイ
ポーラトランジスタと基板との間の耐圧を向上できる。
が得られる。 （Ａ）前記バイポーラトランジスタから基板までの間の
放熱経路の熱抵抗を減少できるので、バイポーラトラン
ジスタの動作で発生する熱が膜厚が薄い絶縁層を通して
基板の全域において放散できる。この結果、バイポーラ
トランジスタの温度上昇を減少し、バイポーラトランジ
スタの消費電力を増加できるので、バイポートランジス
タで組み立てられる回路の動作速度の高速化が図れる。 （Ｂ）前記ＭＩＳＦＥＴと基板との間の離隔距離が増加
できるので、ＭＩＳＦＥＴ特にソース領域及びドレイン
領域に付加される寄生容量を減少できる。この結果、Ｍ
ＩＳＦＥＴの充電速度、放電速度のいずれかの動作速度
を速くできるので、ＭＩＳＦＥＴで組み立てられる回路
の動作速度の高速化が図れる。 （Ｃ）前記バイポーラトランジスタ、ＭＩＳＦＥＴのい
ずれも、前記基板から絶縁層を介在して分離され、前記
基板中にα線が入射し発生する少数キャリアのバイポー
ラトランジスタ、ＭＩＳＦＥＴの夫々への侵入を防止で
きるので、α線ソフトエラー耐性を向上できる。 （Ｄ）前記バイポーラトランジスタが基板から絶縁層を
介在して分離されるので、ｐｎ接合分離に比べて、バイ
ポーラトランジスタと基板との間の耐圧を向上できる。
【００１６】上述した手段（２）によれば、前記手段
（１）の作用効果の他に、下記の作用効果が得られる。 （Ａ）前記縦型構造のバイポーラトランジスタの半導体
層中に配列される埋込型となるコレクタ領域（又はエミ
ッタ領域）の半導体層の膜厚方向と一致する方向の寸法
を増加できるので、コレクタ領域の抵抗を減少し、バイ
ポーラトランジスタの遮断周波数ｆT を向上できる。 （Ｂ）前記ＭＩＳＦＥＴのソース領域−ドレイン領域間
に発生するパンチスルーを排除し、チャネル形成領域の
長さ（チャネル長又はゲート長）を縮小できるので、Ｍ
ＩＳＦＥＴのスイッチング動作速度を速くできる。ま
た、前記ＭＩＳＦＥＴのチャネル形成領域において、キ
ャリアの散乱を低減し、キャリアの移動度を向上できる
ので、ＭＩＳＦＥＴのスイッチング動作速度を速くでき
る。また、ＭＩＳＦＥＴのチャネル形成領域が完全空乏
化できるので、キンク特性の発生を防止できる。
（１）の作用効果の他に、下記の作用効果が得られる。 （Ａ）前記縦型構造のバイポーラトランジスタの半導体
層中に配列される埋込型となるコレクタ領域（又はエミ
ッタ領域）の半導体層の膜厚方向と一致する方向の寸法
を増加できるので、コレクタ領域の抵抗を減少し、バイ
ポーラトランジスタの遮断周波数ｆT を向上できる。 （Ｂ）前記ＭＩＳＦＥＴのソース領域−ドレイン領域間
に発生するパンチスルーを排除し、チャネル形成領域の
長さ（チャネル長又はゲート長）を縮小できるので、Ｍ
ＩＳＦＥＴのスイッチング動作速度を速くできる。ま
た、前記ＭＩＳＦＥＴのチャネル形成領域において、キ
ャリアの散乱を低減し、キャリアの移動度を向上できる
ので、ＭＩＳＦＥＴのスイッチング動作速度を速くでき
る。また、ＭＩＳＦＥＴのチャネル形成領域が完全空乏
化できるので、キンク特性の発生を防止できる。
【００１７】上述した手段（３）によれば、前記手段
（１）の作用効果の他に、前記バイポーラトランジスタ
の表面の高さ、ＭＩＳＦＥＴの表面の高さの夫々を一致
できるので、素子表面の平坦化が図れる。
（１）の作用効果の他に、前記バイポーラトランジスタ
の表面の高さ、ＭＩＳＦＥＴの表面の高さの夫々を一致
できるので、素子表面の平坦化が図れる。
【００１８】以下、本発明の構成について、単結晶珪素
基板を基板とするＳＯＩ構造を採用した混在型半導体集
積回路装置に本発明を適用した一実施例とともに説明す
る。
基板を基板とするＳＯＩ構造を採用した混在型半導体集
積回路装置に本発明を適用した一実施例とともに説明す
る。
【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２０】
【実施例】（実 施 例 １）本発明の実施例１である混
在型半導体集積回路装置の要部の構成について、図１
（断面図）を使用し説明する。
在型半導体集積回路装置の要部の構成について、図１
（断面図）を使用し説明する。
【００２１】図１に示すように、混在型半導体集積回路
装置はＳＯＩ構造が採用される。この混在型半導体集積
回路装置は、母体としての半導体基板１の一表面上に絶
縁層２を介在し半導体層３が構成され、この半導体層３
にバイポーラトランジスタＴｒ及び相補型ＭＩＳＦＥＴ
が構成される。
装置はＳＯＩ構造が採用される。この混在型半導体集積
回路装置は、母体としての半導体基板１の一表面上に絶
縁層２を介在し半導体層３が構成され、この半導体層３
にバイポーラトランジスタＴｒ及び相補型ＭＩＳＦＥＴ
が構成される。
【００２２】前記半導体基板１は単結晶珪素基板で形成
され、前記絶縁層２は酸化珪素で形成される。この単結
晶珪素基板は、酸化珪素（熱伝導率は０.５〜１.４〔Ｗ
／ｍ・Ｋ〕）に比べて熱伝導率（１６８〔Ｗ／ｍ・
Ｋ〕）が高く、しかも絶縁層２との接着力が高い。
され、前記絶縁層２は酸化珪素で形成される。この単結
晶珪素基板は、酸化珪素（熱伝導率は０.５〜１.４〔Ｗ
／ｍ・Ｋ〕）に比べて熱伝導率（１６８〔Ｗ／ｍ・
Ｋ〕）が高く、しかも絶縁層２との接着力が高い。
【００２３】前記絶縁層２は基本的には半導体基板１、
半導体層３に形成された素子の夫々の間を電気的に分離
することを目的として構成される。この絶縁層２は、バ
イポーラトランジスタＴｒが形成される領域において薄
い膜厚を有する絶縁層２Ａとして構成され、相補型ＭＩ
ＳＦＥＴが形成される領域において厚い膜厚を有する絶
縁層２Ｂとして構成される。
半導体層３に形成された素子の夫々の間を電気的に分離
することを目的として構成される。この絶縁層２は、バ
イポーラトランジスタＴｒが形成される領域において薄
い膜厚を有する絶縁層２Ａとして構成され、相補型ＭＩ
ＳＦＥＴが形成される領域において厚い膜厚を有する絶
縁層２Ｂとして構成される。
【００２４】前記絶縁層２Ａは、バイポーラトランジス
タＴｒと半導体基板１との間の放熱経路において熱抵抗
を減少し、バイポーラトランジスタＴｒの動作で発生す
る熱を半導体基板１に効率良く伝達できる。絶縁層２Ａ
は、半導体基板１の表面が本実施例において平坦に構成
されるので、この半導体基板１の表面からの膜厚が例え
ば４００〔ｎｍ〕で構成される。また、詳細な数値は後
述するが、本実施例のバイポーラトランジスタＴｒのｎ
型グラフトコレクタ領域に付加される寄生容量の値は、
３００〜３５０〔ｎｍ〕の膜厚の絶縁層２Ａで分離する
と、半導体基板１との間をｐｎ接合部で分離したときと
同等になり、寄生容量を減少できない。したがって、絶
縁層２Ａは、前述の通り４００〔ｎｍ〕の膜厚で若しく
は絶縁層２Ｂの膜厚に比べて薄い膜厚の範囲内において
４００〔ｎｍ〕よりも厚い膜厚で形成する。
タＴｒと半導体基板１との間の放熱経路において熱抵抗
を減少し、バイポーラトランジスタＴｒの動作で発生す
る熱を半導体基板１に効率良く伝達できる。絶縁層２Ａ
は、半導体基板１の表面が本実施例において平坦に構成
されるので、この半導体基板１の表面からの膜厚が例え
ば４００〔ｎｍ〕で構成される。また、詳細な数値は後
述するが、本実施例のバイポーラトランジスタＴｒのｎ
型グラフトコレクタ領域に付加される寄生容量の値は、
３００〜３５０〔ｎｍ〕の膜厚の絶縁層２Ａで分離する
と、半導体基板１との間をｐｎ接合部で分離したときと
同等になり、寄生容量を減少できない。したがって、絶
縁層２Ａは、前述の通り４００〔ｎｍ〕の膜厚で若しく
は絶縁層２Ｂの膜厚に比べて薄い膜厚の範囲内において
４００〔ｎｍ〕よりも厚い膜厚で形成する。
【００２５】前記絶縁層２Ｂは、相補型ＭＩＳＦＥＴ特
にソース領域及びドレイン領域と半導体基板１との間に
付加される寄生容量を減少できる。絶縁膜２Ｂは半導体
基板１の表面からの膜厚が例えば ２.０〔μｍ〕で構成
される。
にソース領域及びドレイン領域と半導体基板１との間に
付加される寄生容量を減少できる。絶縁膜２Ｂは半導体
基板１の表面からの膜厚が例えば ２.０〔μｍ〕で構成
される。
【００２６】前記バイポーラトランジスタＴｒは、図１
中、中央部分に示すように、半導体層３のうち厚い膜厚
で形成された半導体層３Ａに構成される。この厚い膜厚
で形成された半導体層３Ａは下地の絶縁層２の薄い膜厚
で形成された絶縁層２Ａ上において配置される。前記相
補型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴＱｎ及びｐ
チャネルＭＩＳＦＥＴＱｐで構成される。前記ｎチャネ
ルＭＩＳＦＥＴＱｎは、図１中、左側部分に示すよう
に、半導体層３のうち薄い膜厚で形成された半導体層３
Ｂに構成される。同様に、ｐチャネルＭＩＳＦＥＴＱｐ
は、図１中、右側部分に示すように、半導体層３のうち
薄い膜厚で形成された半導体層３Ｂに構成される。前記
薄い膜厚で形成された半導体層３Ｂは下地の絶縁層２の
厚い膜厚で形成された絶縁層２Ｂ上において配置され
る。
中、中央部分に示すように、半導体層３のうち厚い膜厚
で形成された半導体層３Ａに構成される。この厚い膜厚
で形成された半導体層３Ａは下地の絶縁層２の薄い膜厚
で形成された絶縁層２Ａ上において配置される。前記相
補型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴＱｎ及びｐ
チャネルＭＩＳＦＥＴＱｐで構成される。前記ｎチャネ
ルＭＩＳＦＥＴＱｎは、図１中、左側部分に示すよう
に、半導体層３のうち薄い膜厚で形成された半導体層３
Ｂに構成される。同様に、ｐチャネルＭＩＳＦＥＴＱｐ
は、図１中、右側部分に示すように、半導体層３のうち
薄い膜厚で形成された半導体層３Ｂに構成される。前記
薄い膜厚で形成された半導体層３Ｂは下地の絶縁層２の
厚い膜厚で形成された絶縁層２Ｂ上において配置され
る。
【００２７】前記半導体層３は基本的には単結晶珪素で
形成される。半導体層３のうち、半導体層３Ａは、バイ
ポーラトランジスタＴｒのｎ型グラフトコレクタ領域に
おいて、半導体層３の膜厚方向と一致する方向の厚さを
増加し、コレクタ抵抗の低減を主目的として、厚い膜厚
で形成される。半導体層３Ａは例えば １.７〔μｍ〕の
膜厚で構成される。
形成される。半導体層３のうち、半導体層３Ａは、バイ
ポーラトランジスタＴｒのｎ型グラフトコレクタ領域に
おいて、半導体層３の膜厚方向と一致する方向の厚さを
増加し、コレクタ抵抗の低減を主目的として、厚い膜厚
で形成される。半導体層３Ａは例えば １.７〔μｍ〕の
膜厚で構成される。
【００２８】前記半導体層３のうち、半導体層３Ｂは、
相補型ＭＩＳＦＥＴの夫々のチャネル形成領域５、６に
おいて、半導体層３の膜厚方向と一致する方向の厚さを
減少し、動作状態で完全空乏化の実現を主目的として、
薄い膜厚で形成される。半導体層３Ｂは例えば１００
〔ｎｍ〕若しくはそれ以下の膜厚で構成される。
相補型ＭＩＳＦＥＴの夫々のチャネル形成領域５、６に
おいて、半導体層３の膜厚方向と一致する方向の厚さを
減少し、動作状態で完全空乏化の実現を主目的として、
薄い膜厚で形成される。半導体層３Ｂは例えば１００
〔ｎｍ〕若しくはそれ以下の膜厚で構成される。
【００２９】また、前記半導体層３の半導体層３Ａの表
面の位置と半導体層３Ｂの表面の位置とは実質的に一致
され、半導体層３の表面の全体は平坦に構成される。つ
まり、半導体層３の厚い膜厚で形成された半導体層３Ａ
の膜厚とその下地となる絶縁層２の薄い膜厚で形成され
た絶縁層２Ａの膜厚との合計の膜厚は、薄い膜厚で形成
された半導体層３Ｂの膜厚とその下地となる厚い膜厚で
形成された絶縁層２Ｂの膜厚との合計の膜厚と同一寸法
に構成される。
面の位置と半導体層３Ｂの表面の位置とは実質的に一致
され、半導体層３の表面の全体は平坦に構成される。つ
まり、半導体層３の厚い膜厚で形成された半導体層３Ａ
の膜厚とその下地となる絶縁層２の薄い膜厚で形成され
た絶縁層２Ａの膜厚との合計の膜厚は、薄い膜厚で形成
された半導体層３Ｂの膜厚とその下地となる厚い膜厚で
形成された絶縁層２Ｂの膜厚との合計の膜厚と同一寸法
に構成される。
【００３０】前記バイポーラトランジスタＴｒは、底面
が絶縁層２Ａで囲まれ、かつ側面が絶縁層２Ｂ及び素子
間分離絶縁膜（ＬＯＣＯＳ:Ｌocal Ｏxidizition of Ｓ
ilicon）４で囲まれた領域内において、前述のように半
導体層３Ａに構成される。つまり、バイポーラトランジ
スタＴｒは半導体層３Ａの膜厚方向と一致する方向にｎ
型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域の
夫々の動作領域を順次配列した縦型構造で構成されかつ
ｎｐｎ型で構成される。
が絶縁層２Ａで囲まれ、かつ側面が絶縁層２Ｂ及び素子
間分離絶縁膜（ＬＯＣＯＳ:Ｌocal Ｏxidizition of Ｓ
ilicon）４で囲まれた領域内において、前述のように半
導体層３Ａに構成される。つまり、バイポーラトランジ
スタＴｒは半導体層３Ａの膜厚方向と一致する方向にｎ
型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域の
夫々の動作領域を順次配列した縦型構造で構成されかつ
ｎｐｎ型で構成される。
【００３１】前記ｎ型コレクタ領域はｎ型真性コレクタ
領域、ｎ+ 型グラフトコレクタ領域及びｎ+ 型コレクタ
電位引上げ用領域で構成される。ｎ型真性コレクタ領域
は例えば１０16〔atoms／cm3〕程度の低い不純物濃度の
ｎ型半導体領域５で構成される。このｎ型半導体領域５
は、半導体層３Ａ中、この半導体層３Ａの表面から深さ
方向に２００〜７００〔ｎｍ〕の範囲内において構成さ
れる。ｎ+ 型グラフトコレクタ領域は例えば１０19〜１
０20〔atoms／cm3〕程度の高い不純物濃度のｎ+ 型半導
体領域７で構成される。このｎ+ 型半導体領域７は、半
導体層３Ａ中、この半導体層３Ａの表面から深さ方向に
７００〔ｎｍ〕〜 １.７〔μｍ〕の範囲内において、つ
まり半導体層３Ａの膜厚方向と一致する方向に約 １.０
〔μｍ〕の厚い寸法で構成される。したがって、ｎ+ 型
グラフトコレクタ領域は、飽和領域に近い高い不純物濃
度で構成され、かつ厚い膜厚で形成される半導体層３Ａ
の膜厚の約３分の２を占める膜厚で構成されるので、コ
レクタ抵抗を充分に減少できる。ｎ+ 型コレクタ電位引
上げ用領域は高い不純物濃度のｎ+ 型半導体領域８で構
成される。
領域、ｎ+ 型グラフトコレクタ領域及びｎ+ 型コレクタ
電位引上げ用領域で構成される。ｎ型真性コレクタ領域
は例えば１０16〔atoms／cm3〕程度の低い不純物濃度の
ｎ型半導体領域５で構成される。このｎ型半導体領域５
は、半導体層３Ａ中、この半導体層３Ａの表面から深さ
方向に２００〜７００〔ｎｍ〕の範囲内において構成さ
れる。ｎ+ 型グラフトコレクタ領域は例えば１０19〜１
０20〔atoms／cm3〕程度の高い不純物濃度のｎ+ 型半導
体領域７で構成される。このｎ+ 型半導体領域７は、半
導体層３Ａ中、この半導体層３Ａの表面から深さ方向に
７００〔ｎｍ〕〜 １.７〔μｍ〕の範囲内において、つ
まり半導体層３Ａの膜厚方向と一致する方向に約 １.０
〔μｍ〕の厚い寸法で構成される。したがって、ｎ+ 型
グラフトコレクタ領域は、飽和領域に近い高い不純物濃
度で構成され、かつ厚い膜厚で形成される半導体層３Ａ
の膜厚の約３分の２を占める膜厚で構成されるので、コ
レクタ抵抗を充分に減少できる。ｎ+ 型コレクタ電位引
上げ用領域は高い不純物濃度のｎ+ 型半導体領域８で構
成される。
【００３２】前記ｐ型ベース領域は、ｎ型コレクタ領域
のｎ型真性コレクタ領域の主面部に構成され、例えば１
０18〜１０19〔atoms／cm3〕程度の中程度の不純物濃度
のｐ型半導体領域１２で構成される。
のｎ型真性コレクタ領域の主面部に構成され、例えば１
０18〜１０19〔atoms／cm3〕程度の中程度の不純物濃度
のｐ型半導体領域１２で構成される。
【００３３】前記ｎ型エミッタ領域は、ｐ型ベース領域
の主面部に構成され、例えば１０20〜１０21〔atoms／c
m3〕程度の高い不純物濃度のｎ+ 型半導体領域１３で構
成される。このｎ+ 型半導体領域１３の表面はエミッタ
引出し電極１４に電気的に接続される。エミッタ引出し
電極１４は例えばｎ型不純物としてＡｓ（又はＰ）が導
入された多結晶珪素膜で形成され、このエミッタ引出し
電極１４はｎ型エミッタ領域を形成する不純物拡散源と
しても構成される。
の主面部に構成され、例えば１０20〜１０21〔atoms／c
m3〕程度の高い不純物濃度のｎ+ 型半導体領域１３で構
成される。このｎ+ 型半導体領域１３の表面はエミッタ
引出し電極１４に電気的に接続される。エミッタ引出し
電極１４は例えばｎ型不純物としてＡｓ（又はＰ）が導
入された多結晶珪素膜で形成され、このエミッタ引出し
電極１４はｎ型エミッタ領域を形成する不純物拡散源と
しても構成される。
【００３４】前記バイポーラトランジスタＴｒのｎ型コ
レクタ領域のｎ+ 型コレクタ電位引上げ用領域、ｐ型ベ
ース領域の夫々は個々に配線１７が電気的に接続され
る。また、ｎ型エミッタ領域はエミッタ引出し電極１４
を介在し配線１７に電気的に接続される。配線１７は、
層間絶縁膜１６の表面上に形成され、この層間絶縁膜１
５に形成された接続孔１６を通して各々の領域に接続さ
れる。配線１７は例えばアルミニウム合金で構成され
る。アルミニウム合金は例えばアロイスパイク耐性を向
上するＳｉ、マイグレーション耐性を向上するＣｕの少
なくともいずれか一方が添加されたアルミニウムであ
る。
レクタ領域のｎ+ 型コレクタ電位引上げ用領域、ｐ型ベ
ース領域の夫々は個々に配線１７が電気的に接続され
る。また、ｎ型エミッタ領域はエミッタ引出し電極１４
を介在し配線１７に電気的に接続される。配線１７は、
層間絶縁膜１６の表面上に形成され、この層間絶縁膜１
５に形成された接続孔１６を通して各々の領域に接続さ
れる。配線１７は例えばアルミニウム合金で構成され
る。アルミニウム合金は例えばアロイスパイク耐性を向
上するＳｉ、マイグレーション耐性を向上するＣｕの少
なくともいずれか一方が添加されたアルミニウムであ
る。
【００３５】前記相補型ＭＩＳＦＥＴのｎチャネルＭＩ
ＳＦＥＴＱｎは、底面が絶縁層２Ｂで囲まれ、かつ側面
が素子間分離絶縁膜４で囲まれた領域内において、半導
体層３Ｂに構成される。つまり、ｎチャネルＭＩＳＦＥ
ＴＱｎは、半導体層３Ｂの表面方向と一致する方向にｎ
型ソース領域、ｐ型（若しくはｉ型）チャネル形成領
域、ｎ型ドレイン領域の夫々が順次配列されるととも
に、ｐ型チャネル形成領域の表面上にゲート絶縁膜９を
介在してゲート電極１０が構成される。
ＳＦＥＴＱｎは、底面が絶縁層２Ｂで囲まれ、かつ側面
が素子間分離絶縁膜４で囲まれた領域内において、半導
体層３Ｂに構成される。つまり、ｎチャネルＭＩＳＦＥ
ＴＱｎは、半導体層３Ｂの表面方向と一致する方向にｎ
型ソース領域、ｐ型（若しくはｉ型）チャネル形成領
域、ｎ型ドレイン領域の夫々が順次配列されるととも
に、ｐ型チャネル形成領域の表面上にゲート絶縁膜９を
介在してゲート電極１０が構成される。
【００３６】相補型ＭＩＳＦＥＴの動作電圧Ｖｃｃが
３.３〔Ｖ〕場合、ｎ型ソース領域、ｎ型ドレイン領域
の夫々は例えば１０19〜１０20〔atoms／cm3〕程度の高
い不純物濃度のｎ+ 型半導体領域１１で構成される。ｐ
型チャネル形成領域は例えば１０15〔atoms／cm3〕程度
の低い不純物濃度のｐ型半導体領域６で構成される。ゲ
ート絶縁膜９は例えば酸化珪素膜で構成され、この酸化
珪素膜は例えば８〜１０〔ｎｍ〕程度の膜厚で構成され
る。ゲート電極１０は例えば多結晶珪素膜で構成され、
この多結晶珪素膜は抵抗値を低減する不純物例えばＰが
導入される。また、ゲート電極１０は、多結晶珪素膜に
変えて、多結晶珪素膜及びその上部に積層されたＷＳｉ
ｘ，ＭｏＳｉｘ（ｘは例えば２）等の高融点金属珪化膜
で形成される複合膜（polycide）を使用してもよい。
３.３〔Ｖ〕場合、ｎ型ソース領域、ｎ型ドレイン領域
の夫々は例えば１０19〜１０20〔atoms／cm3〕程度の高
い不純物濃度のｎ+ 型半導体領域１１で構成される。ｐ
型チャネル形成領域は例えば１０15〔atoms／cm3〕程度
の低い不純物濃度のｐ型半導体領域６で構成される。ゲ
ート絶縁膜９は例えば酸化珪素膜で構成され、この酸化
珪素膜は例えば８〜１０〔ｎｍ〕程度の膜厚で構成され
る。ゲート電極１０は例えば多結晶珪素膜で構成され、
この多結晶珪素膜は抵抗値を低減する不純物例えばＰが
導入される。また、ゲート電極１０は、多結晶珪素膜に
変えて、多結晶珪素膜及びその上部に積層されたＷＳｉ
ｘ，ＭｏＳｉｘ（ｘは例えば２）等の高融点金属珪化膜
で形成される複合膜（polycide）を使用してもよい。
【００３７】ｐチャネルＭＩＳＦＥＴＱｐは、ｎチャネ
ルＭＩＳＦＥＴＱｎと同様に、底面が絶縁層２Ｂで囲ま
れ、かつ側面が素子間分離絶縁膜４で囲まれた領域内に
おいて、半導体層３Ｂに構成される。つまり、ｐチャネ
ルＭＩＳＦＥＴＱｐは、半導体層３Ｂにｐ型ソース領
域、ｎ型（若しくはｉ（イントリンシック）型）チャネ
ル形成領域、ｐ型ドレイン領域の夫々が順次配列される
とともに、ｎ型チャネル形成領域の表面上にゲート絶縁
膜９を介在してゲート電極１０が構成される。
ルＭＩＳＦＥＴＱｎと同様に、底面が絶縁層２Ｂで囲ま
れ、かつ側面が素子間分離絶縁膜４で囲まれた領域内に
おいて、半導体層３Ｂに構成される。つまり、ｐチャネ
ルＭＩＳＦＥＴＱｐは、半導体層３Ｂにｐ型ソース領
域、ｎ型（若しくはｉ（イントリンシック）型）チャネ
ル形成領域、ｐ型ドレイン領域の夫々が順次配列される
とともに、ｎ型チャネル形成領域の表面上にゲート絶縁
膜９を介在してゲート電極１０が構成される。
【００３８】前記ｐ型ソース領域、ｐ型ドレイン領域の
夫々は例えば１０19〜１０20〔atoms／cm3〕程度の高い
不純物濃度のｐ+ 型半導体領域１２で構成される。ｎ型
チャネル形成領域は例えば１０15〔atoms／cm3〕程度の
低い不純物濃度のｎ型半導体領域５で構成される。
夫々は例えば１０19〜１０20〔atoms／cm3〕程度の高い
不純物濃度のｐ+ 型半導体領域１２で構成される。ｎ型
チャネル形成領域は例えば１０15〔atoms／cm3〕程度の
低い不純物濃度のｎ型半導体領域５で構成される。
【００３９】前記ｎチャネルＭＩＳＦＥＴＱｎのｎ型ソ
ース領域、ｎ型ドレイン領域、ｐチャネルＭＩＳＦＥＴ
Ｑｐのｐ型ソース領域、ｐ型ドレイン領域の夫々には配
線１７が電気的に接続される。
ース領域、ｎ型ドレイン領域、ｐチャネルＭＩＳＦＥＴ
Ｑｐのｐ型ソース領域、ｐ型ドレイン領域の夫々には配
線１７が電気的に接続される。
【００４０】図２（Ａ）に前記相補型ＭＩＳＦＥＴで形
成された一例のインバータ回路の回路図を示し、図２
（Ｂ）に前記バイポーラトランジスタＴｒで形成された
一例のＥＣＬ回路の回路図を示す。また、図２（Ｃ）に
前記インバータ回路の入出力電圧波形図、図２（Ｅ）に
電源電流波形図の各々を示し、図２（Ｄ）に前記ＥＣＬ
回路の入出力電圧波形図、図２（Ｆ）に電源電流波形図
の各々を示す。
成された一例のインバータ回路の回路図を示し、図２
（Ｂ）に前記バイポーラトランジスタＴｒで形成された
一例のＥＣＬ回路の回路図を示す。また、図２（Ｃ）に
前記インバータ回路の入出力電圧波形図、図２（Ｅ）に
電源電流波形図の各々を示し、図２（Ｄ）に前記ＥＣＬ
回路の入出力電圧波形図、図２（Ｆ）に電源電流波形図
の各々を示す。
【００４１】図２（Ａ）に示すように、インバータ回路
はｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネルＭＩＳＦ
ＥＴＱｐで構成される。ｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極は入力
端子ＶINに接続され、夫々のドレイン領域は出力端子Ｖ
OUT に接続される。ｎチャネルＭＩＳＦＥＴＱｎのソー
ス領域は基準電源電圧ＶEEに接続される。基準電源電圧
ＶEEは例えば回路の接地電圧０〔Ｖ〕が使用される。ｐ
チャネルＭＩＳＦＥＴＱｐのソース領域は動作電源電圧
ＶCCが接続される。動作電源電圧ＶCCは本実施例におい
ては前述のように ３.３〔Ｖ〕が使用される。
はｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネルＭＩＳＦ
ＥＴＱｐで構成される。ｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極は入力
端子ＶINに接続され、夫々のドレイン領域は出力端子Ｖ
OUT に接続される。ｎチャネルＭＩＳＦＥＴＱｎのソー
ス領域は基準電源電圧ＶEEに接続される。基準電源電圧
ＶEEは例えば回路の接地電圧０〔Ｖ〕が使用される。ｐ
チャネルＭＩＳＦＥＴＱｐのソース領域は動作電源電圧
ＶCCが接続される。動作電源電圧ＶCCは本実施例におい
ては前述のように ３.３〔Ｖ〕が使用される。
【００４２】図２（Ｂ）に示すように、ＥＣＬ回路は４
個のバイポーラトランジスタＴｒ１〜Ｔｒ４及び４個の
抵抗素子Ｒ１〜Ｒ４で構成される。バイポーラトランジ
スタＴｒ１のベース電極は入力端子ＶINに接続され、バ
イポーラトランジスタＴｒ２のベース電極は基準判定電
圧Ｖref に接続される。また、バイポーラトランジスタ
Ｔｒ３のベース電極は端子ＶB に接続され、バイポーラ
トランジスタＴｒ４のエミッタ電極は出力端子ＶOUT に
接続される。
個のバイポーラトランジスタＴｒ１〜Ｔｒ４及び４個の
抵抗素子Ｒ１〜Ｒ４で構成される。バイポーラトランジ
スタＴｒ１のベース電極は入力端子ＶINに接続され、バ
イポーラトランジスタＴｒ２のベース電極は基準判定電
圧Ｖref に接続される。また、バイポーラトランジスタ
Ｔｒ３のベース電極は端子ＶB に接続され、バイポーラ
トランジスタＴｒ４のエミッタ電極は出力端子ＶOUT に
接続される。
【００４３】図２（Ｃ）及び図２（Ｅ）に示すように、
インバータ回路は、入力電圧の切替え並びに出力電圧の
切替えの際の振幅（電圧差）は大きいが、この切替えの
際に瞬時に電流が流れるだけなので、電力の消費は少な
く、発熱量も極めて小さい。これに対して、図２（Ｄ）
及び図２（Ｆ）に示すように、ＥＣＬ回路は、入力電圧
の切替え並びに出力電圧の切替えの際の振幅は小さい
が、定常電流Ｉ0 として常時電流が流れるので、電力の
消費は多く、発熱量も大きい。
インバータ回路は、入力電圧の切替え並びに出力電圧の
切替えの際の振幅（電圧差）は大きいが、この切替えの
際に瞬時に電流が流れるだけなので、電力の消費は少な
く、発熱量も極めて小さい。これに対して、図２（Ｄ）
及び図２（Ｆ）に示すように、ＥＣＬ回路は、入力電圧
の切替え並びに出力電圧の切替えの際の振幅は小さい
が、定常電流Ｉ0 として常時電流が流れるので、電力の
消費は多く、発熱量も大きい。
【００４４】次に、前記混在型半導体集積回路装置の形
成方法について、図３乃至図２０（各工程毎に示す断面
図）を使用し、簡単に説明する。
成方法について、図３乃至図２０（各工程毎に示す断面
図）を使用し、簡単に説明する。
【００４５】まず、半導体層３として使用される単結晶
珪素基板３を準備し、図３に示すように、この単結晶珪
素基板３の主面部の全域にｎ+ 型半導体領域７を形成す
る。このｎ+ 型半導体領域７はバイポーラトランジスタ
Ｔｒのｎ型グラフトコレクタ領域として使用される。ｎ
+ 型半導体領域７は例えばｎ型不純物をイオン打ち込み
法で導入することにより形成される。
珪素基板３を準備し、図３に示すように、この単結晶珪
素基板３の主面部の全域にｎ+ 型半導体領域７を形成す
る。このｎ+ 型半導体領域７はバイポーラトランジスタ
Ｔｒのｎ型グラフトコレクタ領域として使用される。ｎ
+ 型半導体領域７は例えばｎ型不純物をイオン打ち込み
法で導入することにより形成される。
【００４６】次に、図４に示すように、前記ｎ+ 型半導
体領域７の主面上の全域に酸化珪素膜２０を形成する。
この酸化珪素膜２０は、エッチングマスクとして使用さ
れ、例えば熱酸化法で形成する。
体領域７の主面上の全域に酸化珪素膜２０を形成する。
この酸化珪素膜２０は、エッチングマスクとして使用さ
れ、例えば熱酸化法で形成する。
【００４７】次に、図５に示すように、前記酸化珪素膜
２０にパターンニングを施し、バイポーラトランジスタ
Ｔｒの形成領域に酸化珪素膜２０を残存し、この残存し
た酸化珪素膜２０でエッチングマスク２０を形成する。
前記パターンニングは、同図５に示すように、フォトリ
ソグラフィ技術で形成されたフォトレジストマスクを使
用し行われる。
２０にパターンニングを施し、バイポーラトランジスタ
Ｔｒの形成領域に酸化珪素膜２０を残存し、この残存し
た酸化珪素膜２０でエッチングマスク２０を形成する。
前記パターンニングは、同図５に示すように、フォトリ
ソグラフィ技術で形成されたフォトレジストマスクを使
用し行われる。
【００４８】次に、図６に示すように、前記エッチング
マスク２０を使用し、相補型ＭＩＳＦＥＴの形成領域に
おいて、単結晶珪素基板３の主面の一部分をエッチング
で除去し、膜厚が厚く形成される半導体層３Ａ、膜厚が
薄く形成される半導体層３Ｂの夫々に相当する領域を形
成する。
マスク２０を使用し、相補型ＭＩＳＦＥＴの形成領域に
おいて、単結晶珪素基板３の主面の一部分をエッチング
で除去し、膜厚が厚く形成される半導体層３Ａ、膜厚が
薄く形成される半導体層３Ｂの夫々に相当する領域を形
成する。
【００４９】次に、図７に示すように、単結晶珪素基板
３のエッチングされた領域つまり相補型ＭＩＳＦＥＴの
形成領域において、ストッパー層２２を形成する。この
ストッパー層２２は、後工程において、単結晶珪素基板
３の裏面を化学的研磨するときに、化学的研磨の終点判
定としての機能を備え、半導体層３の半導体層３Ａの膜
厚、半導体層３Ｂの膜厚の夫々の膜厚を高い精度で設定
できる。ストッパー層２２は、単結晶珪素基板３との間
に化学的研磨に対する選択比が確保できる、例えば選択
熱酸化法、酸素のイオン打ち込み法のいずれかの方法で
形成された酸化珪素膜で形成される。
３のエッチングされた領域つまり相補型ＭＩＳＦＥＴの
形成領域において、ストッパー層２２を形成する。この
ストッパー層２２は、後工程において、単結晶珪素基板
３の裏面を化学的研磨するときに、化学的研磨の終点判
定としての機能を備え、半導体層３の半導体層３Ａの膜
厚、半導体層３Ｂの膜厚の夫々の膜厚を高い精度で設定
できる。ストッパー層２２は、単結晶珪素基板３との間
に化学的研磨に対する選択比が確保できる、例えば選択
熱酸化法、酸素のイオン打ち込み法のいずれかの方法で
形成された酸化珪素膜で形成される。
【００５０】次に、前記エッチングマスク２０を除去し
た後、図８に示すように、前記単結晶珪素基板３の主面
上の全域に半導体基板１と半導体層３との間を分離する
絶縁層２を形成する。絶縁層２は、単結晶珪素基板３の
主面において、バイポーラトランジスタＴｒの形成領域
の膜厚が薄い絶縁層２Ａとして形成され、相補型ＭＩＳ
ＦＥＴの形成領域の膜厚が厚い絶縁層２Ｂとして形成さ
れる。結果的に、絶縁層２の表面の全域は平坦化され
る。絶縁層２は、例えば石英バイアススパッタ法で堆積
された酸化珪素膜、塗布法（Ｓpin Ｏn Ｇlass）で塗布
及び硬化させた酸化珪素膜のいずれかの単層、若しくは
それを主体とした積層で形成される。また、絶縁層２は
フォトレジスト膜を併用したエッチングバック法で形成
してもよい。つまり、まず、全域にＣＶＤ法で酸化珪素
膜を堆積し、この酸化珪素膜の表面上にそれとエッチン
グ選択比を持たないフォトレジスト膜を塗布することで
このフォトレジスト膜の表面を平坦化し、この後、前記
フォトレジスト膜の表面から異方性エッチングを行い、
前記酸化珪素膜の表面を平坦化することで絶縁層２を形
成してもよい。
た後、図８に示すように、前記単結晶珪素基板３の主面
上の全域に半導体基板１と半導体層３との間を分離する
絶縁層２を形成する。絶縁層２は、単結晶珪素基板３の
主面において、バイポーラトランジスタＴｒの形成領域
の膜厚が薄い絶縁層２Ａとして形成され、相補型ＭＩＳ
ＦＥＴの形成領域の膜厚が厚い絶縁層２Ｂとして形成さ
れる。結果的に、絶縁層２の表面の全域は平坦化され
る。絶縁層２は、例えば石英バイアススパッタ法で堆積
された酸化珪素膜、塗布法（Ｓpin Ｏn Ｇlass）で塗布
及び硬化させた酸化珪素膜のいずれかの単層、若しくは
それを主体とした積層で形成される。また、絶縁層２は
フォトレジスト膜を併用したエッチングバック法で形成
してもよい。つまり、まず、全域にＣＶＤ法で酸化珪素
膜を堆積し、この酸化珪素膜の表面上にそれとエッチン
グ選択比を持たないフォトレジスト膜を塗布することで
このフォトレジスト膜の表面を平坦化し、この後、前記
フォトレジスト膜の表面から異方性エッチングを行い、
前記酸化珪素膜の表面を平坦化することで絶縁層２を形
成してもよい。
【００５１】次に、図９に示すように、前記絶縁層２の
表面上に単結晶珪素で形成された半導体基板１を貼り合
わせる。
表面上に単結晶珪素で形成された半導体基板１を貼り合
わせる。
【００５２】次に、図１０に示すように、単結晶珪素基
板３にポリッシング技術を施す。このポリッシング技術
は単結晶珪素基板３の裏面を化学的に研磨する技術であ
り、この研磨された単結晶珪素基板３から膜厚が異なる
半導体層３Ａ及び３Ｂを有する半導体層３が形成され
る。同図１０に示すように、半導体層３特に膜厚が薄く
形成された半導体層３Ｂは予め形成されたストッパー層
２２でその膜厚が制御される。この半導体層３を形成す
る工程により、半導体基板１、絶縁層２、半導体層３の
夫々を重ね合わせた所謂ＳＯＩ基板が完成する。
板３にポリッシング技術を施す。このポリッシング技術
は単結晶珪素基板３の裏面を化学的に研磨する技術であ
り、この研磨された単結晶珪素基板３から膜厚が異なる
半導体層３Ａ及び３Ｂを有する半導体層３が形成され
る。同図１０に示すように、半導体層３特に膜厚が薄く
形成された半導体層３Ｂは予め形成されたストッパー層
２２でその膜厚が制御される。この半導体層３を形成す
る工程により、半導体基板１、絶縁層２、半導体層３の
夫々を重ね合わせた所謂ＳＯＩ基板が完成する。
【００５３】次に、図１１に示すように、前記ＳＯＩ基
板を反転し、素子形成プロセスを開始する。
板を反転し、素子形成プロセスを開始する。
【００５４】まず、図１２に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎの形成領域を不純物導入マスク２３で被
覆し、バイポーラトランジスタＴｒの形成領域である半
導体層３Ａ及びｐチャネルＭＩＳＦＥＴＱｐの形成領域
である半導体層３Ｂにｎ型半導体領域５を形成する。こ
の後、前記不純物導入マスク２３は除去される。前記ｎ
型半導体領域５は、バイポーラトランジスタＴｒのｎ型
真性コレクタ領域、ｐチャネルＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域の夫々を形成する。ｎ型半導体領域５
は例えばイオン打ち込み法を使用し形成される。前記不
純物導入マスク２３はフォトリソグラフィ技術で形成さ
れるフォトレジスト膜が使用される。
ＩＳＦＥＴＱｎの形成領域を不純物導入マスク２３で被
覆し、バイポーラトランジスタＴｒの形成領域である半
導体層３Ａ及びｐチャネルＭＩＳＦＥＴＱｐの形成領域
である半導体層３Ｂにｎ型半導体領域５を形成する。こ
の後、前記不純物導入マスク２３は除去される。前記ｎ
型半導体領域５は、バイポーラトランジスタＴｒのｎ型
真性コレクタ領域、ｐチャネルＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域の夫々を形成する。ｎ型半導体領域５
は例えばイオン打ち込み法を使用し形成される。前記不
純物導入マスク２３はフォトリソグラフィ技術で形成さ
れるフォトレジスト膜が使用される。
【００５５】なお、この素子形成プロセスにおいて使用
されるＳＯＩ基板は、前述のように予めバイポーラトラ
ンジスタＴｒのｎ型グラフトコレクタ領域が形成されて
いるので、エピタキシャル成長技術を使用した複雑な埋
込層としてのグラフトコレクタ領域の形成プロセスを廃
止できる。
されるＳＯＩ基板は、前述のように予めバイポーラトラ
ンジスタＴｒのｎ型グラフトコレクタ領域が形成されて
いるので、エピタキシャル成長技術を使用した複雑な埋
込層としてのグラフトコレクタ領域の形成プロセスを廃
止できる。
【００５６】次に、図１３に示すように、バイポーラト
ランジスタＴｒの形成領域及びｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域を不純物導入マスク２４で被覆し、ｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域である半導体層３Ｂ
にｐ型半導体領域６を形成する。この後、前記不純物導
入マスク２４は除去される。前記ｐ型半導体領域６は前
記ｎ型半導体領域５と同様な方法で形成される。ｐ型半
導体領域６はｎチャネルＭＩＳＦＥＴＱｎのｐ型チャネ
ル形成領域として使用される。
ランジスタＴｒの形成領域及びｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域を不純物導入マスク２４で被覆し、ｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域である半導体層３Ｂ
にｐ型半導体領域６を形成する。この後、前記不純物導
入マスク２４は除去される。前記ｐ型半導体領域６は前
記ｎ型半導体領域５と同様な方法で形成される。ｐ型半
導体領域６はｎチャネルＭＩＳＦＥＴＱｎのｐ型チャネ
ル形成領域として使用される。
【００５７】次に、図１４に示すように、前記半導体層
３の表面上の全域に薄い膜厚で酸化珪素膜（符号は付け
ない）を形成した後、バイポーラトランジスタＴｒの形
成領域等、活性領域において、前記酸化珪素膜上に耐酸
化マスク２５を形成する。この耐酸化マスク２５は例え
ば窒化珪素膜が使用される。
３の表面上の全域に薄い膜厚で酸化珪素膜（符号は付け
ない）を形成した後、バイポーラトランジスタＴｒの形
成領域等、活性領域において、前記酸化珪素膜上に耐酸
化マスク２５を形成する。この耐酸化マスク２５は例え
ば窒化珪素膜が使用される。
【００５８】次に、図１５に示すように、前記耐酸化マ
スク２５を使用し、半導体層３の非活性領域を酸化し、
酸化珪素膜からなる素子間分離絶縁膜４を形成する。こ
の後、前記耐酸化マスク２５は除去される。
スク２５を使用し、半導体層３の非活性領域を酸化し、
酸化珪素膜からなる素子間分離絶縁膜４を形成する。こ
の後、前記耐酸化マスク２５は除去される。
【００５９】次に、図１６に示すように、少なくとも、
相補型ＭＩＳＦＥＴの形成領域において、前記半導体層
３Ｂの表面（半導体領域５、６の夫々の表面）にゲート
絶縁膜９を形成する。ゲート絶縁膜９は熱酸化法で形成
する。
相補型ＭＩＳＦＥＴの形成領域において、前記半導体層
３Ｂの表面（半導体領域５、６の夫々の表面）にゲート
絶縁膜９を形成する。ゲート絶縁膜９は熱酸化法で形成
する。
【００６０】次に、図１７に示すように、前記相補型Ｍ
ＩＳＦＥＴの形成領域において、ゲート絶縁膜９の表面
上にゲート電極１０を形成する。ゲート電極１０は、例
えばＣＶＤ法で多結晶珪素膜を堆積し、この多結晶珪素
膜をフォトリソグラフィ技術及びエッチング技術でパタ
ーンニングすることにより形成する。前記多結晶珪素膜
はその堆積中又は堆積後にｎ型不純物が導入される。
ＩＳＦＥＴの形成領域において、ゲート絶縁膜９の表面
上にゲート電極１０を形成する。ゲート電極１０は、例
えばＣＶＤ法で多結晶珪素膜を堆積し、この多結晶珪素
膜をフォトリソグラフィ技術及びエッチング技術でパタ
ーンニングすることにより形成する。前記多結晶珪素膜
はその堆積中又は堆積後にｎ型不純物が導入される。
【００６１】次に、ｐチャネルＭＩＳＦＥＴＱｐの形成
領域及びバイポーラトランジスタＴｒのｐ型ベース領域
の形成領域を不純物導入マスク２６で被覆する。そし
て、図１８に示すように、ｎチャネルＭＩＳＦＥＴＱｎ
の形成領域において、半導体層３Ｂのｐ型半導体領域６
の主面部にｎ+ 型半導体領域１１を形成するとともに、
バイポーラトランジスタＴｒの形成領域において、半導
体層３Ａのｎ型半導体領域５の主面部の一部分にｎ+ 型
半導体領域８を形成する。前記ｎ+ 型半導体領域１１は
ｎチャネルＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の夫々として形成される。ｎ+ 型半導体領域８はバイ
ポーラトランジスタＴｒのｎ型コレクタ領域のｎ+ 型コ
レクタ電位引上げ用領域として使用される。ｎ+ 型半導
体領域１１、８の夫々はイオン打ち込み法を使用し形成
される。このｎ+ 型半導体領域１１を形成する工程によ
り、ｎチャネルＭＩＳＦＥＴＱｎが完成する。そして、
不純物導入マスク２６は除去される。
領域及びバイポーラトランジスタＴｒのｐ型ベース領域
の形成領域を不純物導入マスク２６で被覆する。そし
て、図１８に示すように、ｎチャネルＭＩＳＦＥＴＱｎ
の形成領域において、半導体層３Ｂのｐ型半導体領域６
の主面部にｎ+ 型半導体領域１１を形成するとともに、
バイポーラトランジスタＴｒの形成領域において、半導
体層３Ａのｎ型半導体領域５の主面部の一部分にｎ+ 型
半導体領域８を形成する。前記ｎ+ 型半導体領域１１は
ｎチャネルＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の夫々として形成される。ｎ+ 型半導体領域８はバイ
ポーラトランジスタＴｒのｎ型コレクタ領域のｎ+ 型コ
レクタ電位引上げ用領域として使用される。ｎ+ 型半導
体領域１１、８の夫々はイオン打ち込み法を使用し形成
される。このｎ+ 型半導体領域１１を形成する工程によ
り、ｎチャネルＭＩＳＦＥＴＱｎが完成する。そして、
不純物導入マスク２６は除去される。
【００６２】次に、ｎチャネルＭＩＳＦＥＴＱｎの形成
領域及びバイポーラトランジスタＴｒのｎ+ 型コレクタ
電位引上げ用領域を不純物導入マスク２７で被覆する。
そして、図１９に示すように、ｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、半導体層３Ｂのｎ型半導体領
域５の主面部にｐ+ 型半導体領域１２を形成するととも
に、バイポーラトランジスタＴｒの形成領域において、
半導体層３Ａのｎ型半導体領域５の主面部の一部分にｐ
+ 型半導体領域１２を形成する。前記ｐ+ 型半導体領域
１２はｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレ
イン領域の夫々として形成される。ｐ+ 型半導体領域１
２はバイポーラトランジスタＴｒのｐ型ベース領域とし
て使用される。ｐ+ 型半導体領域１２はイオン打ち込み
法を使用し形成される。このｐ+ 型半導体領域１２を形
成する工程により、ｐチャネルＭＩＳＦＥＴＱｐが完成
する。そして、不純物導入マスク２７は除去される。
領域及びバイポーラトランジスタＴｒのｎ+ 型コレクタ
電位引上げ用領域を不純物導入マスク２７で被覆する。
そして、図１９に示すように、ｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、半導体層３Ｂのｎ型半導体領
域５の主面部にｐ+ 型半導体領域１２を形成するととも
に、バイポーラトランジスタＴｒの形成領域において、
半導体層３Ａのｎ型半導体領域５の主面部の一部分にｐ
+ 型半導体領域１２を形成する。前記ｐ+ 型半導体領域
１２はｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレ
イン領域の夫々として形成される。ｐ+ 型半導体領域１
２はバイポーラトランジスタＴｒのｐ型ベース領域とし
て使用される。ｐ+ 型半導体領域１２はイオン打ち込み
法を使用し形成される。このｐ+ 型半導体領域１２を形
成する工程により、ｐチャネルＭＩＳＦＥＴＱｐが完成
する。そして、不純物導入マスク２７は除去される。
【００６３】次に、前記相補型ＭＩＳＦＥＴの夫々のゲ
ート電極１０の表面上を含む全域に層間絶縁膜１５Ｕを
形成し、バイポーラトランジスタＴｒのｎ型エミッタ領
域の形成領域において、前記層間絶縁膜１５Ｕにエミッ
タ開口を形成する。そして、図２０に示すように、前記
層間絶縁膜１５Ｕ上に前記エミッタ開口を通してｐ型ベ
ース領域の表面に接触するエミッタ引出し電極１４を形
成するとともに、このエミッタ引出し電極１４を不純物
の拡散源としてｐ型ベース領域の主面部にｎ型エミッタ
領域を形成する。ｎ型エミッタ領域はｎ+ 型半導体領域
１３で形成される。このｎ型エミッタ領域を形成する工
程により、バイポーラトランジスタＴｒが完成する。
ート電極１０の表面上を含む全域に層間絶縁膜１５Ｕを
形成し、バイポーラトランジスタＴｒのｎ型エミッタ領
域の形成領域において、前記層間絶縁膜１５Ｕにエミッ
タ開口を形成する。そして、図２０に示すように、前記
層間絶縁膜１５Ｕ上に前記エミッタ開口を通してｐ型ベ
ース領域の表面に接触するエミッタ引出し電極１４を形
成するとともに、このエミッタ引出し電極１４を不純物
の拡散源としてｐ型ベース領域の主面部にｎ型エミッタ
領域を形成する。ｎ型エミッタ領域はｎ+ 型半導体領域
１３で形成される。このｎ型エミッタ領域を形成する工
程により、バイポーラトランジスタＴｒが完成する。
【００６４】次に、前記図１に示すように、層間絶縁膜
１５、接続孔１６、配線１７の夫々を順次形成すること
により、本実施例の混在型半導体集積回路装置は完成す
る。
１５、接続孔１６、配線１７の夫々を順次形成すること
により、本実施例の混在型半導体集積回路装置は完成す
る。
【００６５】このように、本実施例の混在型半導体集積
回路装置によれば、下記の構成及びこの構成に基づく作
用効果が得られる。
回路装置によれば、下記の構成及びこの構成に基づく作
用効果が得られる。
【００６６】（１）半導体基板１の表面上に絶縁層２を
介在して半導体層３が構成され、この半導体層３の第１
領域にバイポーラトランジスタＴｒが構成されるととも
に、前記半導体層３の前記第１領域と異なる第２領域に
ＭＩＳＦＥＴＱｎ（又はＱｐ）が構成される混在型半導
体集積回路装置において、前記半導体層３の第１領域に
構成されたバイポーラトランジスタＴｒの下地の絶縁層
２Ａの膜厚が薄く構成されるとともに、前記半導体層３
の第２領域に構成されたＭＩＳＦＥＴＱｎの下地の絶縁
層２Ｂが前記第１領域の下地の絶縁層２Ａの膜厚に比べ
て厚く構成される。
介在して半導体層３が構成され、この半導体層３の第１
領域にバイポーラトランジスタＴｒが構成されるととも
に、前記半導体層３の前記第１領域と異なる第２領域に
ＭＩＳＦＥＴＱｎ（又はＱｐ）が構成される混在型半導
体集積回路装置において、前記半導体層３の第１領域に
構成されたバイポーラトランジスタＴｒの下地の絶縁層
２Ａの膜厚が薄く構成されるとともに、前記半導体層３
の第２領域に構成されたＭＩＳＦＥＴＱｎの下地の絶縁
層２Ｂが前記第１領域の下地の絶縁層２Ａの膜厚に比べ
て厚く構成される。
【００６７】この構成（１）によれば、下記の作用効果
が得られる。（Ａ）前記バイポーラトランジスタＴｒか
ら半導体基板１までの間の放熱経路の熱抵抗を減少でき
るので、バイポーラトランジスタＴｒの動作で発生する
熱が膜厚が薄い絶縁層２Ａを通して半導体基板１の全域
において放散できる。この結果、バイポーラトランジス
タＴｒの温度上昇を減少し、バイポーラトランジスタＴ
ｒの消費電力を増加できるので、バイポートランジスタ
Ｔｒで組み立てられる回路例えばＥＣＬ回路の動作速度
の高速化が図れる。（Ｂ）前記ＭＩＳＦＥＴＱｎと半導
体基板１との間の離隔距離が増加できるので、ＭＩＳＦ
ＥＴＱｎ特にソース領域及びドレイン領域（１１又は１
２）に付加される寄生容量を減少できる。この結果、Ｍ
ＩＳＦＥＴＱｎの放電速度（又はＱｐの充電速度）の動
作速度を速くできるので、ＭＩＳＦＥＴＱｎで組み立て
られる回路例えばインバータ回路の動作速度の高速化が
図れる。（Ｃ）前記バイポーラトランジスタＴｒ、ＭＩ
ＳＦＥＴＱｎのいずれも、前記半導体基板１から絶縁層
５を介在して分離され、前記半導体基板１中にα線が入
射し発生する少数キャリアのバイポーラトランジスタＴ
ｒ、ＭＩＳＦＥＴＱｎの夫々への侵入を防止できるの
で、α線ソフトエラー耐性を向上できる。特に、メモリ
回路を構成する場合に最適である。（Ｄ）前記バイポー
ラトランジスタＴｒが半導体基板１から絶縁層２を介在
して分離されるので、ｐｎ接合分離に比べて、バイポー
ラトランジスタＴｒと半導体基板１との間の耐圧を向上
できる。
が得られる。（Ａ）前記バイポーラトランジスタＴｒか
ら半導体基板１までの間の放熱経路の熱抵抗を減少でき
るので、バイポーラトランジスタＴｒの動作で発生する
熱が膜厚が薄い絶縁層２Ａを通して半導体基板１の全域
において放散できる。この結果、バイポーラトランジス
タＴｒの温度上昇を減少し、バイポーラトランジスタＴ
ｒの消費電力を増加できるので、バイポートランジスタ
Ｔｒで組み立てられる回路例えばＥＣＬ回路の動作速度
の高速化が図れる。（Ｂ）前記ＭＩＳＦＥＴＱｎと半導
体基板１との間の離隔距離が増加できるので、ＭＩＳＦ
ＥＴＱｎ特にソース領域及びドレイン領域（１１又は１
２）に付加される寄生容量を減少できる。この結果、Ｍ
ＩＳＦＥＴＱｎの放電速度（又はＱｐの充電速度）の動
作速度を速くできるので、ＭＩＳＦＥＴＱｎで組み立て
られる回路例えばインバータ回路の動作速度の高速化が
図れる。（Ｃ）前記バイポーラトランジスタＴｒ、ＭＩ
ＳＦＥＴＱｎのいずれも、前記半導体基板１から絶縁層
５を介在して分離され、前記半導体基板１中にα線が入
射し発生する少数キャリアのバイポーラトランジスタＴ
ｒ、ＭＩＳＦＥＴＱｎの夫々への侵入を防止できるの
で、α線ソフトエラー耐性を向上できる。特に、メモリ
回路を構成する場合に最適である。（Ｄ）前記バイポー
ラトランジスタＴｒが半導体基板１から絶縁層２を介在
して分離されるので、ｐｎ接合分離に比べて、バイポー
ラトランジスタＴｒと半導体基板１との間の耐圧を向上
できる。
【００６８】（２）前記構成（１）に記載される半導体
層３の第１領域の半導体層３Ａの膜厚は厚く構成される
とともに、前記半導体層３の第２領域の半導体層３Ｂの
膜厚は前記半導体層３Ａの膜厚に比べて薄く構成され、
前記半導体層３Ａにその膜厚方向に沿ってｎ型コレクタ
領域、ｐ型ベース領域、ｎ型エミッタ領域の夫々の動作
領域が順次配列される縦型構造のバイポーラトランジス
タＴｒが構成され、前記半導体層３の半導体層３Ｂにゲ
ート電極１０に電圧が印加されたときに完全空乏化され
るチャネル形成領域６（又は５）が配置されるＭＩＳＦ
ＥＴＱｎ（又はＱｐ）が構成される。
層３の第１領域の半導体層３Ａの膜厚は厚く構成される
とともに、前記半導体層３の第２領域の半導体層３Ｂの
膜厚は前記半導体層３Ａの膜厚に比べて薄く構成され、
前記半導体層３Ａにその膜厚方向に沿ってｎ型コレクタ
領域、ｐ型ベース領域、ｎ型エミッタ領域の夫々の動作
領域が順次配列される縦型構造のバイポーラトランジス
タＴｒが構成され、前記半導体層３の半導体層３Ｂにゲ
ート電極１０に電圧が印加されたときに完全空乏化され
るチャネル形成領域６（又は５）が配置されるＭＩＳＦ
ＥＴＱｎ（又はＱｐ）が構成される。
【００６９】この構成（２）によれば、前記構成（１）
の作用効果の他に、下記の作用効果が得られる。（Ａ）
前記縦型構造のバイポーラトランジスタＴｒの半導体層
３Ａ中に配列される埋込型となるｎ型コレクタ領域（特
に、ｎ+ 型グラフトコレクタ領域、ｎ+ 型半導体領域
７）の半導体層３Ａの膜厚方向と一致する方向の寸法を
増加できるので、ｎ型コレクタ領域の抵抗を減少し、バ
イポーラトランジスタＴｒの遮断周波数ｆT を向上でき
る。（Ｂ）前記ＭＩＳＦＥＴＱｎのソース領域−ドレイ
ン領域間に発生するパンチスルーを排除し、チャネル形
成領域の長さ（チャネル長又はゲート長）を縮小できる
ので、ＭＩＳＦＥＴＱｎのスイッチング動作速度を速く
できる。また、前記ＭＩＳＦＥＴＱｎのチャネル形成領
域において、キャリアの散乱を低減し、キャリアの移動
度を向上できるので、ＭＩＳＦＥＴＱｎのスイッチング
動作速度を速くできる。また、ＭＩＳＦＥＴＱｎのチャ
ネル形成領域が完全空乏化できるので、キンク特性の発
生を防止できる。
の作用効果の他に、下記の作用効果が得られる。（Ａ）
前記縦型構造のバイポーラトランジスタＴｒの半導体層
３Ａ中に配列される埋込型となるｎ型コレクタ領域（特
に、ｎ+ 型グラフトコレクタ領域、ｎ+ 型半導体領域
７）の半導体層３Ａの膜厚方向と一致する方向の寸法を
増加できるので、ｎ型コレクタ領域の抵抗を減少し、バ
イポーラトランジスタＴｒの遮断周波数ｆT を向上でき
る。（Ｂ）前記ＭＩＳＦＥＴＱｎのソース領域−ドレイ
ン領域間に発生するパンチスルーを排除し、チャネル形
成領域の長さ（チャネル長又はゲート長）を縮小できる
ので、ＭＩＳＦＥＴＱｎのスイッチング動作速度を速く
できる。また、前記ＭＩＳＦＥＴＱｎのチャネル形成領
域において、キャリアの散乱を低減し、キャリアの移動
度を向上できるので、ＭＩＳＦＥＴＱｎのスイッチング
動作速度を速くできる。また、ＭＩＳＦＥＴＱｎのチャ
ネル形成領域が完全空乏化できるので、キンク特性の発
生を防止できる。
【００７０】（３）前記構成（２）に記載される半導体
層３のバイポーラトランジスタＴｒが構成された第１領
域の半導体層３Ａの膜厚とこの第１領域の絶縁層２Ａの
膜厚との合計の膜厚は前記半導体層３のＭＩＳＦＥＴＱ
ｎが構成された第２領域の半導体層３Ｂの膜厚とこの第
２領域の絶縁層２Ｂの膜厚との合計の膜厚と同一寸法で
構成される。
層３のバイポーラトランジスタＴｒが構成された第１領
域の半導体層３Ａの膜厚とこの第１領域の絶縁層２Ａの
膜厚との合計の膜厚は前記半導体層３のＭＩＳＦＥＴＱ
ｎが構成された第２領域の半導体層３Ｂの膜厚とこの第
２領域の絶縁層２Ｂの膜厚との合計の膜厚と同一寸法で
構成される。
【００７１】この構成（３）によれば、前記構成（１）
の作用効果の他に、前記バイポーラトランジスタＴｒの
表面の高さ、ＭＩＳＦＥＴＱｎの表面の高さの夫々を一
致できるので、素子表面の平坦化が図れる。この結果、
混在型半導体集積回路装置において、層間絶縁膜１５の
表面の平坦化が図れるので、配線１７の断線不良の防止
等、信頼性を向上できる。
の作用効果の他に、前記バイポーラトランジスタＴｒの
表面の高さ、ＭＩＳＦＥＴＱｎの表面の高さの夫々を一
致できるので、素子表面の平坦化が図れる。この結果、
混在型半導体集積回路装置において、層間絶縁膜１５の
表面の平坦化が図れるので、配線１７の断線不良の防止
等、信頼性を向上できる。
【００７２】（実 施 例 ２）本実施例２は、混在型半
導体集積回路装置で使用されるＳＯＩ基板の他の形成方
法について説明する、本発明の第２実施例である。
導体集積回路装置で使用されるＳＯＩ基板の他の形成方
法について説明する、本発明の第２実施例である。
【００７３】本発明の実施例２であるＳＯＩ基板の形成
方法について、図２１乃至図２７（各工程毎に示す断面
図）を使用し、簡単に説明する。
方法について、図２１乃至図２７（各工程毎に示す断面
図）を使用し、簡単に説明する。
【００７４】まず、前述の実施例１の形成プロセスと同
様に単結晶珪素基板３を準備し、図２１に示すように、
この単結晶珪素基板３の主面上の全域に窒化珪素膜２８
を形成する。
様に単結晶珪素基板３を準備し、図２１に示すように、
この単結晶珪素基板３の主面上の全域に窒化珪素膜２８
を形成する。
【００７５】次に、前記窒化珪素膜２８にパターンニン
グを施し、図２２に示すように、前記バイポーラトラン
ジスタＴｒの形成領域において、前記窒化珪素膜２８を
残存し、この窒化珪素膜２８で耐酸化マスク２８を形成
する。前記パターンニングは、フォトリソグラフィ技術
で形成されたエッチングマスク２９を使用し、エッチン
グを施すことにより行われる。パターンニング後はエッ
チングマスク２９は除去される。
グを施し、図２２に示すように、前記バイポーラトラン
ジスタＴｒの形成領域において、前記窒化珪素膜２８を
残存し、この窒化珪素膜２８で耐酸化マスク２８を形成
する。前記パターンニングは、フォトリソグラフィ技術
で形成されたエッチングマスク２９を使用し、エッチン
グを施すことにより行われる。パターンニング後はエッ
チングマスク２９は除去される。
【００７６】次に、図２３に示すように、前記耐酸化マ
スク２８を使用し、相補型ＭＩＳＦＥＴの形成領域にお
いて、単結晶珪素基板３の主面上の一部の領域に酸化珪
素膜２Ｌを形成する。この酸化珪素膜２Ｌは、熱酸化法
で形成され、絶縁層２の一部分を構成する。この酸化珪
素膜２Ｌを形成した後、前記耐酸化マスク２８は除去さ
れる。
スク２８を使用し、相補型ＭＩＳＦＥＴの形成領域にお
いて、単結晶珪素基板３の主面上の一部の領域に酸化珪
素膜２Ｌを形成する。この酸化珪素膜２Ｌは、熱酸化法
で形成され、絶縁層２の一部分を構成する。この酸化珪
素膜２Ｌを形成した後、前記耐酸化マスク２８は除去さ
れる。
【００７７】次に、図２４に示すように、前記酸化珪素
膜２Ｌを不純物導入マスクとして使用し、バイポーラト
ランジスタＴｒの形成領域において、単結晶珪素基板３
の主面部の一部分にｎ+ 型半導体領域７を形成する。こ
のｎ+ 型半導体領域７は、イオン打ち込み法でｎ型不純
物を導入することにより形成され、前記酸化珪素膜２Ｌ
に対して自己整合で形成される。なお、ｎ+ 型半導体領
域７はバイポーラトランジスタＴｒのｎ型コレクタ領域
のｎ+ 型グラフトコレクタ領域として使用される。
膜２Ｌを不純物導入マスクとして使用し、バイポーラト
ランジスタＴｒの形成領域において、単結晶珪素基板３
の主面部の一部分にｎ+ 型半導体領域７を形成する。こ
のｎ+ 型半導体領域７は、イオン打ち込み法でｎ型不純
物を導入することにより形成され、前記酸化珪素膜２Ｌ
に対して自己整合で形成される。なお、ｎ+ 型半導体領
域７はバイポーラトランジスタＴｒのｎ型コレクタ領域
のｎ+ 型グラフトコレクタ領域として使用される。
【００７８】次に、図２５に示すように、前記ｎ+ 型半
導体領域７の表面上及び酸化珪素膜２Ｌの表面上を含む
全域に絶縁膜を堆積し、この堆積された絶縁膜で絶縁層
２を形成する。この絶縁層２は、バイポーラトランジス
タＴｒの形成領域において、堆積された絶縁膜で薄い膜
厚の絶縁層２Ａを形成し、相補型ＭＩＳＦＥＴの形成領
域において、堆積された絶縁膜及び酸化珪素膜２Ｌで厚
い膜厚の絶縁層２Ｂを形成する。
導体領域７の表面上及び酸化珪素膜２Ｌの表面上を含む
全域に絶縁膜を堆積し、この堆積された絶縁膜で絶縁層
２を形成する。この絶縁層２は、バイポーラトランジス
タＴｒの形成領域において、堆積された絶縁膜で薄い膜
厚の絶縁層２Ａを形成し、相補型ＭＩＳＦＥＴの形成領
域において、堆積された絶縁膜及び酸化珪素膜２Ｌで厚
い膜厚の絶縁層２Ｂを形成する。
【００７９】次に、前記実施例１の形成プロセスと同様
に、図２６に示すように、前記単結晶珪素基板３の主面
上に絶縁層２を介在して半導体基板１を貼付ける。そし
て、図２７に示すように、ポリッシング技術を使用し、
単結晶珪素基板３の裏面を化学的に研磨し、研磨された
単結晶珪素基板３で半導体層３が形成される。この半導
体層３が形成されると、ＳＯＩ基板が完成する。
に、図２６に示すように、前記単結晶珪素基板３の主面
上に絶縁層２を介在して半導体基板１を貼付ける。そし
て、図２７に示すように、ポリッシング技術を使用し、
単結晶珪素基板３の裏面を化学的に研磨し、研磨された
単結晶珪素基板３で半導体層３が形成される。この半導
体層３が形成されると、ＳＯＩ基板が完成する。
【００８０】この後、前記実施例１の形成プロセスと同
様に、素子形成プロセスを施すことにより、本実施例の
混在型半導体集積回路装置は完成する。
様に、素子形成プロセスを施すことにより、本実施例の
混在型半導体集積回路装置は完成する。
【００８１】このように、本実施例の混在型半導体集積
回路装置によれば、前記実施例１と同様の構成及びこの
構成に基づく作用効果が得られる。
回路装置によれば、前記実施例１と同様の構成及びこの
構成に基づく作用効果が得られる。
【００８２】（実 施 例 ３）本実施例３は、混在型半
導体集積回路装置で使用されるＳＯＩ基板の他の形成方
法について説明する、本発明の第３実施例である。
導体集積回路装置で使用されるＳＯＩ基板の他の形成方
法について説明する、本発明の第３実施例である。
【００８３】本発明の実施例３であるＳＯＩ基板の形成
方法について、図２８乃至図３０（各工程毎に示す断面
図）を使用し、簡単に説明する。
方法について、図２８乃至図３０（各工程毎に示す断面
図）を使用し、簡単に説明する。
【００８４】まず、図２８に示すように、半導体基板１
の主面上に絶縁層２Ａを介在して半導体層３を備えたＳ
ＯＩ基板を準備する。絶縁層２Ａは予め薄い膜厚で形成
され、半導体層３は予め厚い膜厚で形成される。
の主面上に絶縁層２Ａを介在して半導体層３を備えたＳ
ＯＩ基板を準備する。絶縁層２Ａは予め薄い膜厚で形成
され、半導体層３は予め厚い膜厚で形成される。
【００８５】次に、バイポーラトランジスタＴｒの形成
領域において、前記半導体層３の表面上に不純物導入マ
スク３０を形成する。そして、この不純物導入マスク３
０を使用し、イオン打ち込み法で半導体層３の深い領域
に酸素を導入し、図２９に示すように、相補型ＭＩＳＦ
ＥＴの形成領域において厚い膜厚の絶縁層２Ｂを形成
し、絶縁層２を完成させる。この絶縁層２の厚い膜厚の
絶縁層２Ｂが形成されると、半導体層３に厚い膜厚で形
成される半導体層３Ａ及び薄い膜厚で形成される半導体
層３Ｂが形成される。前記半導体層３が形成された後に
不純物導入マスク３０は除去される。
領域において、前記半導体層３の表面上に不純物導入マ
スク３０を形成する。そして、この不純物導入マスク３
０を使用し、イオン打ち込み法で半導体層３の深い領域
に酸素を導入し、図２９に示すように、相補型ＭＩＳＦ
ＥＴの形成領域において厚い膜厚の絶縁層２Ｂを形成
し、絶縁層２を完成させる。この絶縁層２の厚い膜厚の
絶縁層２Ｂが形成されると、半導体層３に厚い膜厚で形
成される半導体層３Ａ及び薄い膜厚で形成される半導体
層３Ｂが形成される。前記半導体層３が形成された後に
不純物導入マスク３０は除去される。
【００８６】次に、前記半導体層３の半導体層３Ｂの領
域上に不純物導入マスク３１を形成する。そして、この
不純物導入マスク３１を使用し、半導体層３の半導体層
３Ａの深い領域にイオン打ち込み法でｎ型不純物を導入
し、ｎ+ 型半導体領域７を形成する。このｎ+ 型半導体
領域７はバイポーラトランジスタＴｒのｎ型コレクタ領
域のｎ+ 型グラフトコレクタ領域として使用される。前
記ｎ+ 型半導体領域７が形成されると、前記実施例１、
２の夫々のＳＯＩ基板と同様のＳＯＩ基板が形成され
る。この後、前記不純物導入マスク３１は除去される。
域上に不純物導入マスク３１を形成する。そして、この
不純物導入マスク３１を使用し、半導体層３の半導体層
３Ａの深い領域にイオン打ち込み法でｎ型不純物を導入
し、ｎ+ 型半導体領域７を形成する。このｎ+ 型半導体
領域７はバイポーラトランジスタＴｒのｎ型コレクタ領
域のｎ+ 型グラフトコレクタ領域として使用される。前
記ｎ+ 型半導体領域７が形成されると、前記実施例１、
２の夫々のＳＯＩ基板と同様のＳＯＩ基板が形成され
る。この後、前記不純物導入マスク３１は除去される。
【００８７】次に、前記実施例１の形成プロセスと同様
に、素子形成プロセスを施すことにより、本実施例の混
在型半導体集積回路装置は完成する。
に、素子形成プロセスを施すことにより、本実施例の混
在型半導体集積回路装置は完成する。
【００８８】このように、本実施例の混在型半導体集積
回路装置によれば、前記実施例１と同様の構成及びこの
構成に基づく作用効果が得られる。
回路装置によれば、前記実施例１と同様の構成及びこの
構成に基づく作用効果が得られる。
【００８９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００９０】例えば、本発明は、半導体基板１を化合物
半導体基板で構成するとともに、半導体層を化合物半導
体層で形成してもよい。また、本発明は、半導体層３と
しては好ましくは単結晶であるが、多結晶若しくは非晶
質であってもよい。
半導体基板で構成するとともに、半導体層を化合物半導
体層で形成してもよい。また、本発明は、半導体層３と
しては好ましくは単結晶であるが、多結晶若しくは非晶
質であってもよい。
【００９１】また、本発明は、エミッタ領域を埋込型と
して使用する所謂逆方向バイポーラトランジスタに適用
してもよい。
して使用する所謂逆方向バイポーラトランジスタに適用
してもよい。
【００９２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９３】（１）ＳＯＩ構造を採用した混在型半導体
集積回路装置において、放熱効率を向上できかつ寄生容
量を減少でき、回路の動作速度の高速化が図れる。 （２）前記効果（１）が得られるとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、ＭＩＳ
ＦＥＴのキンク特性の発生を防止でき、バイポーラトラ
ンジスタの遮断周波数を向上できる。 （３）前記効果（２）が得られるとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、素子表
面の平坦化が図れる。
集積回路装置において、放熱効率を向上できかつ寄生容
量を減少でき、回路の動作速度の高速化が図れる。 （２）前記効果（１）が得られるとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、ＭＩＳ
ＦＥＴのキンク特性の発生を防止でき、バイポーラトラ
ンジスタの遮断周波数を向上できる。 （３）前記効果（２）が得られるとともに、ＳＯＩ構造
を採用した混在型半導体集積回路装置において、素子表
面の平坦化が図れる。
【図１】 本発明の実施例１である混在型半導体集積回
路装置の断面図。
路装置の断面図。
【図２】 （Ａ）はインバータ回路図、（Ｂ）はＥＣＬ
回路図、（Ｃ）及び（Ｄ）入出力電圧波形図、（Ｅ）及
び（Ｆ）は電源電流波形図。
回路図、（Ｃ）及び（Ｄ）入出力電圧波形図、（Ｅ）及
び（Ｆ）は電源電流波形図。
【図３】 前記混在型半導体集積回路装置の第１形成工
程での断面図。
程での断面図。
【図４】 第２形成工程での断面図。
【図５】 第３形成工程での断面図。
【図６】 第４形成工程での断面図。
【図７】 第５形成工程での断面図。
【図８】 第６形成工程での断面図。
【図９】 第７形成工程での断面図。
【図１０】 第８形成工程での断面図。
【図１１】 第９形成工程での断面図。
【図１２】 第１０形成工程での断面図。
【図１３】 第１１形成工程での断面図。
【図１４】 第１２形成工程での断面図。
【図１５】 第１３形成工程での断面図。
【図１６】 第１４形成工程での断面図。
【図１７】 第１５形成工程での断面図。
【図１８】 第１６形成工程での断面図。
【図１９】 第１７形成工程での断面図。
【図２０】 第１８形成工程での断面図。
【図２１】 本発明の実施例２である混在型半導体集積
回路装置の第１形成工程での断面図。
回路装置の第１形成工程での断面図。
【図２２】 第２形成工程での断面図。
【図２３】 第３形成工程での断面図。
【図２４】 第４形成工程での断面図。
【図２５】 第５形成工程での断面図。
【図２６】 第６形成工程での断面図。
【図２７】 第７形成工程での断面図。
【図２８】 本発明の実施例３である混在型半導体集積
回路装置の第１形成工程での断面図。
回路装置の第１形成工程での断面図。
【図２９】 第２形成工程での断面図。
【図３０】 第３形成工程での断面図。
１…半導体基板、２，２Ａ，２Ｂ…絶縁層、３，３Ａ，
３Ｂ…半導体層、４…素子間分離絶縁膜、５，６，７，
８，１１，１２，１３…半導体領域、９…ゲート絶縁
膜、１０，１４…電極、１７…配線、Ｔｒ…バイポーラ
トランジスタ、Ｑ…ＭＩＳＦＥＴ。
３Ｂ…半導体層、４…素子間分離絶縁膜、５，６，７，
８，１１，１２，１３…半導体領域、９…ゲート絶縁
膜、１０，１４…電極、１７…配線、Ｔｒ…バイポーラ
トランジスタ、Ｑ…ＭＩＳＦＥＴ。
Claims (3)
- 【請求項１】 基板の表面上に絶縁層を介在して半導体
層が構成され、この半導体層の第１領域にバイポーラト
ランジスタが構成されるとともに、前記半導体層の前記
第１領域と異なる第２領域にＭＩＳＦＥＴが構成される
半導体集積回路装置において、前記半導体層の第１領域
に構成されたバイポーラトランジスタの下地の絶縁層の
膜厚が薄く構成されるとともに、前記半導体層の第２領
域に構成されたＭＩＳＦＥＴの下地の絶縁層が前記第１
領域の下地の絶縁層の膜厚に比べて厚く構成されたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 前記請求項１に記載される半導体層の第
１領域の膜厚は厚く構成されるとともに、前記半導体層
の第２領域の膜厚は前記半導体層の第１領域の膜厚に比
べて薄く構成され、前記半導体層の第１領域に前記半導
体層の膜厚方向に沿ってコレクタ領域、ベース領域、エ
ミッタ領域の夫々の動作領域が順次配列される縦型構造
のバイポーラトランジスタが構成され、前記半導体層の
第２領域にゲート電極に電圧が印加されたときに完全空
乏化されるチャネル形成領域が配置されるＭＩＳＦＥＴ
が構成されたことを特徴とする半導体集積回路装置。 - 【請求項３】 前記請求項２に記載される半導体層のバ
イポーラトランジスタが構成された第１領域の膜厚とこ
の第１領域の絶縁層の膜厚との合計の膜厚は前記半導体
層のＭＩＳＦＥＴが構成された第２領域の膜厚とこの第
２領域の絶縁層の膜厚との合計の膜厚と同一寸法で構成
されたことを特徴とする半導体集積回路装置。
Priority Applications (3)
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|---|---|---|---|
| JP4230787A JPH0685177A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路装置 |
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| JP4230787A JPH0685177A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2654607B2 (ja) * | 1994-09-22 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08162472A (ja) * | 1994-12-02 | 1996-06-21 | Mitsubishi Electric Corp | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
| JP2806286B2 (ja) * | 1995-02-07 | 1998-09-30 | 日本電気株式会社 | 半導体装置 |
| JP3600335B2 (ja) * | 1995-03-27 | 2004-12-15 | 株式会社東芝 | 半導体装置 |
| US5708287A (en) * | 1995-11-29 | 1998-01-13 | Kabushiki Kaisha Toshiba | Power semiconductor device having an active layer |
| EP0844660B1 (en) * | 1996-11-26 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5952695A (en) * | 1997-03-05 | 1999-09-14 | International Business Machines Corporation | Silicon-on-insulator and CMOS-on-SOI double film structures |
| US5889293A (en) * | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
| KR100281907B1 (ko) * | 1998-10-29 | 2001-02-15 | 김덕중 | 인텔리전트 전력 집적 회로 및 이를 제조하는 방법 |
| US6365465B1 (en) | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
| JP4202563B2 (ja) * | 1999-11-18 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
| US6642115B1 (en) * | 2000-05-15 | 2003-11-04 | International Business Machines Corporation | Double-gate FET with planarized surfaces and self-aligned silicides |
| US6982460B1 (en) * | 2000-07-07 | 2006-01-03 | International Business Machines Corporation | Self-aligned gate MOSFET with separate gates |
| JP2002063985A (ja) * | 2000-08-22 | 2002-02-28 | Nec Corp | 有機エレクトロルミネッセンス素子 |
| JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
| DE10151203A1 (de) * | 2001-10-17 | 2003-08-07 | Infineon Technologies Ag | Halbleiterstruktur mit verringerter kapazitiver Kopplung zwischen Bauelementen |
| DE10151132A1 (de) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur mit einem von dem Substrat kapazitiv entkoppelten Bauelementen |
| US6936910B2 (en) * | 2003-05-09 | 2005-08-30 | International Business Machines Corporation | BiCMOS technology on SOI substrates |
| US20040222436A1 (en) * | 2003-05-09 | 2004-11-11 | International Business Machines Corporation | Bicmos technology on soi substrates |
| JP2008505488A (ja) * | 2004-06-30 | 2008-02-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特徴の異なる結晶性半導体領域を有する基板の形成技術 |
| DE102004031708B4 (de) * | 2004-06-30 | 2008-02-07 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften |
| DE102004057764B4 (de) * | 2004-11-30 | 2013-05-16 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US8476684B2 (en) * | 2010-09-29 | 2013-07-02 | Analog Devices, Inc. | Field effect transistors having improved breakdown voltages and methods of forming the same |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8816389B2 (en) | 2011-10-21 | 2014-08-26 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US8803193B2 (en) | 2011-05-11 | 2014-08-12 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107321A (en) * | 1990-04-02 | 1992-04-21 | National Semiconductor Corporation | Interconnect method for semiconductor devices |
| JPH0469966A (ja) * | 1990-07-10 | 1992-03-05 | Hitachi Ltd | 半導体集積回路装置 |
-
1992
- 1992-08-31 JP JP4230787A patent/JPH0685177A/ja active Pending
-
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- 1993-08-27 US US08/112,340 patent/US5371401A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004821A (ko) | 1994-03-16 |
| US5371401A (en) | 1994-12-06 |
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