JPH118389A - 半導体装置 - Google Patents
半導体装置Info
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- JPH118389A JPH118389A JP9162184A JP16218497A JPH118389A JP H118389 A JPH118389 A JP H118389A JP 9162184 A JP9162184 A JP 9162184A JP 16218497 A JP16218497 A JP 16218497A JP H118389 A JPH118389 A JP H118389A
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- gate electrode
- semiconductor device
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 β‐ＭＯＳでは、ゲート電極をチャネル領域
に接続するために、ゲート電極をチャネル領域との接続
部分の大きさに加工上の余裕をもたせるために、ゲート
電極の幅を狭くしてゲート長を短くする上で限界があ
り、通常のゲート電極と比較して微細化が難しい。β‐
ＭＯＳのゲート電極を微細化する。 【解決手段】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを有する半導体装置に関して、前記ゲート電極と
半導体基板主面チャネル領域とを接続する導通部を前記
ゲート絶縁膜の一部に設け、前記ゲート電極にはチャネ
ル領域に接続する接続部が設けられ、この接続部から接
続部よりも幅の狭いゲート電極を延在させる。
に接続するために、ゲート電極をチャネル領域との接続
部分の大きさに加工上の余裕をもたせるために、ゲート
電極の幅を狭くしてゲート長を短くする上で限界があ
り、通常のゲート電極と比較して微細化が難しい。β‐
ＭＯＳのゲート電極を微細化する。 【解決手段】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを有する半導体装置に関して、前記ゲート電極と
半導体基板主面チャネル領域とを接続する導通部を前記
ゲート絶縁膜の一部に設け、前記ゲート電極にはチャネ
ル領域に接続する接続部が設けられ、この接続部から接
続部よりも幅の狭いゲート電極を延在させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、デバイス構造の微細化に関するものである。
し、特に、デバイス構造の微細化に関するものである。
【０００２】
【従来の技術】半導体集積回路装置は、微細加工技術の
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
【０００３】このため大幅な特性の改善が必要な場合に
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置も用いられているが、ＢｉＣ
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置も用いられているが、ＢｉＣ
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
【０００４】また、新たなデバイス構造として、Ｓ．Ｖ
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れているが、このＭＯＳＦＥＴ構造によるラテラルバイ
ポーラトランジスタについては、報告されたデバイスで
は、外観上はＭＯＳＦＥＴ構造のようであるが、基本的
にはバイポーラモードで作動している。その結果、デバ
イスはゲート（ベース）電圧がベース‐エミッタダイオ
ードのＶｆ（≒０．７Ｖ）以下でしか作動しないという
問題がある。
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れているが、このＭＯＳＦＥＴ構造によるラテラルバイ
ポーラトランジスタについては、報告されたデバイスで
は、外観上はＭＯＳＦＥＴ構造のようであるが、基本的
にはバイポーラモードで作動している。その結果、デバ
イスはゲート（ベース）電圧がベース‐エミッタダイオ
ードのＶｆ（≒０．７Ｖ）以下でしか作動しないという
問題がある。
【０００５】そこで、本発明者らは、特開平９‐６４１
９６号に開示されているように、ゲート電極と半導体基
板主面チャネル領域とを接続し、ＦＥＴとバイポーラト
ランジスタの動作モードを併せもつＢＥＴＡ（Bipolar
Enhanced Transistor Action）ＭＯＳＦＥＴ（以下、β
‐ＭＯＳともいう）を発明した。
９６号に開示されているように、ゲート電極と半導体基
板主面チャネル領域とを接続し、ＦＥＴとバイポーラト
ランジスタの動作モードを併せもつＢＥＴＡ（Bipolar
Enhanced Transistor Action）ＭＯＳＦＥＴ（以下、β
‐ＭＯＳともいう）を発明した。
【０００６】
【発明が解決しようとする課題】一方半導体装置では、
高速性・低価格・小型軽量等の利点が生じることから、
微細化を行ない集積度を高めることが求められている。
特にゲート電極は、その幅によってチャネル長が支配さ
れるために重要な要素となっており、微細化が重要な課
題となっている。
高速性・低価格・小型軽量等の利点が生じることから、
微細化を行ない集積度を高めることが求められている。
特にゲート電極は、その幅によってチャネル長が支配さ
れるために重要な要素となっており、微細化が重要な課
題となっている。
【０００７】しかしながら、前記β‐ＭＯＳでは、ゲー
ト電極をチャネル領域に接続するために、ゲート電極を
チャネル領域との接続部分の大きさに加工上の余裕をも
たせたものとすることから、ゲート電極の幅を狭くして
ゲート長を短くする上で限界があり、通常のゲート電極
と比較して微細化が難しい。
ト電極をチャネル領域に接続するために、ゲート電極を
チャネル領域との接続部分の大きさに加工上の余裕をも
たせたものとすることから、ゲート電極の幅を狭くして
ゲート長を短くする上で限界があり、通常のゲート電極
と比較して微細化が難しい。
【０００８】本発明の課題は、前述した問題を解決し、
β‐ＭＯＳのゲート電極を微細化することが可能な技術
を提供することにある。
β‐ＭＯＳのゲート電極を微細化することが可能な技術
を提供することにある。
【０００９】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】半導体基板主面に形成したドレイン領域及
びソース領域と、半導体基板主面上にゲート絶縁膜を介
して形成したゲート電極とによって構成されたＭＩＳＦ
ＥＴを有する半導体装置に関して、前記ゲート電極と半
導体基板主面チャネル領域とを接続する導通部を前記ゲ
ート絶縁膜の一部に設け、前記ゲート電極にはチャネル
領域に接続する接続部が設けられ、この接続部から接続
部よりも幅の狭いゲート電極を延在させる。
びソース領域と、半導体基板主面上にゲート絶縁膜を介
して形成したゲート電極とによって構成されたＭＩＳＦ
ＥＴを有する半導体装置に関して、前記ゲート電極と半
導体基板主面チャネル領域とを接続する導通部を前記ゲ
ート絶縁膜の一部に設け、前記ゲート電極にはチャネル
領域に接続する接続部が設けられ、この接続部から接続
部よりも幅の狭いゲート電極を延在させる。
【００１２】以下、本発明の実施の形態を説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１４】
【発明の実施の形態】図１は前述したβ‐ＭＯＳを示す
斜視図であり、図２は図１中のＡ‐Ａ線に沿った縦断面
図、図３は図１中のＢ‐Ｂ線に沿った縦断面図であり、
図４はβ‐ＭＯＳの等価回路図である。
斜視図であり、図２は図１中のＡ‐Ａ線に沿った縦断面
図、図３は図１中のＢ‐Ｂ線に沿った縦断面図であり、
図４はβ‐ＭＯＳの等価回路図である。
【００１５】図中、１はｎ型単結晶シリコンからなる半
導体基板、２は素子形成領域を規定するフィールド絶縁
膜、３は半導体基板主面内に形成されたｐ型のソース領
域及びドレイン領域である。４はソース領域３及びドレ
イン領域３を隔てる半導体基板１主面のチャネル領域上
にゲート絶縁膜５を介して設けられたゲート電極であ
り、ｎ＋型の多結晶シリコン膜４ａとタングステンシリ
サイド膜４ｂとを積層したポリサイド構成となってい
る。なお、図２及び図３中では、ゲート電圧の変化によ
る空乏層の状態を破線にて示してあり、ゲート電圧が高
くなるにつれて空乏層が拡大している。
導体基板、２は素子形成領域を規定するフィールド絶縁
膜、３は半導体基板主面内に形成されたｐ型のソース領
域及びドレイン領域である。４はソース領域３及びドレ
イン領域３を隔てる半導体基板１主面のチャネル領域上
にゲート絶縁膜５を介して設けられたゲート電極であ
り、ｎ＋型の多結晶シリコン膜４ａとタングステンシリ
サイド膜４ｂとを積層したポリサイド構成となってい
る。なお、図２及び図３中では、ゲート電圧の変化によ
る空乏層の状態を破線にて示してあり、ゲート電圧が高
くなるにつれて空乏層が拡大している。
【００１６】この例では、ゲート電極４の中央に位置す
るゲート絶縁膜５に０．４μｍ角の導通部６を設け、こ
の導通部６によって、ゲート電極４と半導体基板１主面
チャネル領域とを接続させてある。
るゲート絶縁膜５に０．４μｍ角の導通部６を設け、こ
の導通部６によって、ゲート電極４と半導体基板１主面
チャネル領域とを接続させてある。
【００１７】導通部としては、ゲート絶縁膜５を部分的
に１５Å乃至３０Åに薄くしたトンネルバリアを形成し
てもよい。トンネルバリアによって接続した場合には、
β‐ＭＯＳとしての特性は弱まるが、ゲート電極４から
のリーク電流の減少と、薄い絶縁膜を残すことによって
半導体基板１主面とゲート電極４とが導電型の異なる場
合への適用が可能となることが利点となる。
に１５Å乃至３０Åに薄くしたトンネルバリアを形成し
てもよい。トンネルバリアによって接続した場合には、
β‐ＭＯＳとしての特性は弱まるが、ゲート電極４から
のリーク電流の減少と、薄い絶縁膜を残すことによって
半導体基板１主面とゲート電極４とが導電型の異なる場
合への適用が可能となることが利点となる。
【００１８】このβ‐ＭＯＳの特性を示す実験データを
図５に示す。（ａ）は比較とする従来のＦＥＴのもので
あり、（ｂ）はβ‐ＭＯＳのものである。複数のゲート
電圧（−２．０Ｖ〜−０．８Ｖ）について、ゲート電圧
を一定とした場合のドレイン電圧ＶDSとドレイン電流Ｉ
Dとの関係を比較したものであり、横軸にドレイン電圧
を縦軸にドレイン電流を示している。β‐ＭＯＳでは、
最大飽和ドレイン電流１００ｍＡ（Ｖｇ＝−１．８Ｖ）
が得られ、全般的に高いドレイン電流が得られている。
図５に示す。（ａ）は比較とする従来のＦＥＴのもので
あり、（ｂ）はβ‐ＭＯＳのものである。複数のゲート
電圧（−２．０Ｖ〜−０．８Ｖ）について、ゲート電圧
を一定とした場合のドレイン電圧ＶDSとドレイン電流Ｉ
Dとの関係を比較したものであり、横軸にドレイン電圧
を縦軸にドレイン電流を示している。β‐ＭＯＳでは、
最大飽和ドレイン電流１００ｍＡ（Ｖｇ＝−１．８Ｖ）
が得られ、全般的に高いドレイン電流が得られている。
【００１９】図６は本発明の一実施の形態である半導体
装置の要部を示す平面図である。
装置の要部を示す平面図である。
【００２０】フィールド絶縁膜２によって規定された活
性領域の略中央にゲート電極４の接続部が設けられてお
り、この接続部から両側に接続部よりも幅の狭いゲート
電極４が延在している。この幅の狭いゲート電極４は、
接続部の両側に延在し、一方は接続部の上端から他方は
接続部の下端から延在するオフセット配置となってい
る。
性領域の略中央にゲート電極４の接続部が設けられてお
り、この接続部から両側に接続部よりも幅の狭いゲート
電極４が延在している。この幅の狭いゲート電極４は、
接続部の両側に延在し、一方は接続部の上端から他方は
接続部の下端から延在するオフセット配置となってい
る。
【００２１】このようなオフセット配置としたために、
ゲート電極４の上下に位置するソース領域・ドレイン領
域３が、接続部に対して一方の領域幅が広く他方の領域
の幅が狭く形成され、幅の広い一方の領域にて夫々の配
線層３０との接続を行なう。このため配線層３０との接
続を行なう領域の幅がセルサイズに対して広くなるた
め、配線層３０との接続が容易に行ない得る、或いは配
線との接続領域を縮小してセルサイズを小さくすること
ができる。
ゲート電極４の上下に位置するソース領域・ドレイン領
域３が、接続部に対して一方の領域幅が広く他方の領域
の幅が狭く形成され、幅の広い一方の領域にて夫々の配
線層３０との接続を行なう。このため配線層３０との接
続を行なう領域の幅がセルサイズに対して広くなるた
め、配線層３０との接続が容易に行ない得る、或いは配
線との接続領域を縮小してセルサイズを小さくすること
ができる。
【００２２】また、このような配置では幅の狭い他方の
領域のソース領域・ドレイン領域３の拡散層と配線層３
０との間の抵抗が高くなることが考えられるが、その場
合には半導体基板１主面のソース領域・ドレイン領域３
の表面を高融点金属化合物化することによって低抵抗化
を行なう。この処理はゲート電極４の高融点金属硅化物
膜４Ｂの形成を同時に行なうサリサイドによって行なっ
てもよい。
領域のソース領域・ドレイン領域３の拡散層と配線層３
０との間の抵抗が高くなることが考えられるが、その場
合には半導体基板１主面のソース領域・ドレイン領域３
の表面を高融点金属化合物化することによって低抵抗化
を行なう。この処理はゲート電極４の高融点金属硅化物
膜４Ｂの形成を同時に行なうサリサイドによって行なっ
てもよい。
【００２３】また、前記拡散層と配線層との間の抵抗を
小さくするために、幅の狭いゲート電極４を、接続部の
中央から夫々両側に延在する配置とし、ゲート電極４の
接続部の両側に位置するソース領域・ドレイン領域３の
夫々と配線層３０とを接続する構成としてもよい。
小さくするために、幅の狭いゲート電極４を、接続部の
中央から夫々両側に延在する配置とし、ゲート電極４の
接続部の両側に位置するソース領域・ドレイン領域３の
夫々と配線層３０とを接続する構成としてもよい。
【００２４】図７は本発明の他の実施の形態である半導
体装置の要部を示す平面図である。
体装置の要部を示す平面図である。
【００２５】本実施の形態では、フィールド絶縁膜２に
よって規定された活性領域の端部にゲート電極４の接続
部が設けられており、この接続部から接続部よりも幅の
狭いゲート電極４が延在している。
よって規定された活性領域の端部にゲート電極４の接続
部が設けられており、この接続部から接続部よりも幅の
狭いゲート電極４が延在している。
【００２６】このような配置とすることにより、この接
続部をゲート電極４と配線層３０との接続に利用するこ
とができる。
続部をゲート電極４と配線層３０との接続に利用するこ
とができる。
【００２７】また、このような配置では、接続部の設け
られていない活性領域端部に近いゲート電極４と配線層
３０との間の抵抗が高くなることも考えられるが、その
場合には活性領域の両端に夫々接続部を設け、配線層３
０を夫々の接続部と接続する構成としてもよい。
られていない活性領域端部に近いゲート電極４と配線層
３０との間の抵抗が高くなることも考えられるが、その
場合には活性領域の両端に夫々接続部を設け、配線層３
０を夫々の接続部と接続する構成としてもよい。
【００２８】本発明によれば、同一の微細加工技術によ
って、たとえば加工技術のレベルが０．４μｍの場合に
は、従来のβ‐ＭＯＳでは０．８μｍとなっていたが、
本発明では０．４μｍとすることが可能となり、ドレイ
ン電流を例とすれば倍増することとなり、ＦＥＴの特性
を向上させることができる。
って、たとえば加工技術のレベルが０．４μｍの場合に
は、従来のβ‐ＭＯＳでは０．８μｍとなっていたが、
本発明では０．４μｍとすることが可能となり、ドレイ
ン電流を例とすれば倍増することとなり、ＦＥＴの特性
を向上させることができる。
【００２９】次に、図８は、しきい値の異なるβ‐ＭＯ
Ｓについて、ゲート電圧Ｖｇとドレイン電流ＩDとの関
係を比較したものであり、横軸ゲート電圧を縦軸にドレ
イン電流を示し、破線にてバイポーラの特性を示してあ
る。β‐ＭＯＳでは、ＭＯＳの特性とバイポーラの特性
を併せもっているが、ゲート電圧が低い状態ではＭＯＳ
として作動し、ゲート電極が高い状態ではバイポーラと
して動作するものと考えられる。
Ｓについて、ゲート電圧Ｖｇとドレイン電流ＩDとの関
係を比較したものであり、横軸ゲート電圧を縦軸にドレ
イン電流を示し、破線にてバイポーラの特性を示してあ
る。β‐ＭＯＳでは、ＭＯＳの特性とバイポーラの特性
を併せもっているが、ゲート電圧が低い状態ではＭＯＳ
として作動し、ゲート電極が高い状態ではバイポーラと
して動作するものと考えられる。
【００３０】従って、ＭＯＳとしてのしきい値を変える
ことによってβ‐ＭＯＳのドレイン電流特性を変化させ
ることができる。例えば、ＭＯＳとしての電流が流れる
範囲とバイポーラとしての電流が流れる範囲とで２段階
にスイッチングを行なうことが可能である。また、複数
のβ‐ＭＯＳが設けられた半導体装置について、夫々し
きい値として複数の電位が設定し、夫々に適した動作を
させることが可能である。
ことによってβ‐ＭＯＳのドレイン電流特性を変化させ
ることができる。例えば、ＭＯＳとしての電流が流れる
範囲とバイポーラとしての電流が流れる範囲とで２段階
にスイッチングを行なうことが可能である。また、複数
のβ‐ＭＯＳが設けられた半導体装置について、夫々し
きい値として複数の電位が設定し、夫々に適した動作を
させることが可能である。
【００３１】図９はβ‐ＭＯＳによって構成したＣＭＯ
Ｓ（Complementary Metal Oxide Silicon）型の半導体
装置の要部を示す縦断面図である。
Ｓ（Complementary Metal Oxide Silicon）型の半導体
装置の要部を示す縦断面図である。
【００３２】図中、１はｎ型単結晶シリコンからなる半
導体基板、２は素子形成領域を規定するトレンチ型のフ
ィールド絶縁膜、３は半導体基板主面内に形成され低濃
度領域３ａ及び高濃度領域３ｂによって構成されたソー
ス領域及びドレイン領域である。
導体基板、２は素子形成領域を規定するトレンチ型のフ
ィールド絶縁膜、３は半導体基板主面内に形成され低濃
度領域３ａ及び高濃度領域３ｂによって構成されたソー
ス領域及びドレイン領域である。
【００３３】４はソース領域３及びドレイン領域３を隔
てる半導体基板１主面のチャネル領域上にゲート絶縁膜
５を介して設けられたゲート電極であり、多結晶シリコ
ン膜４ａとタングステンシリサイド膜４ｂとを積層した
ポリサイド構成となっている。ゲート電極４の中央に位
置するゲート絶縁膜５に導通部６を設け、この導通部６
によって、ゲート電極４と半導体基板１主面チャネル領
域とを接続させてある。ソース領域３及びドレイン領域
３は層間絶縁膜２６を開口して設けられたプラグ２９に
よって配線層３０と接続されている。
てる半導体基板１主面のチャネル領域上にゲート絶縁膜
５を介して設けられたゲート電極であり、多結晶シリコ
ン膜４ａとタングステンシリサイド膜４ｂとを積層した
ポリサイド構成となっている。ゲート電極４の中央に位
置するゲート絶縁膜５に導通部６を設け、この導通部６
によって、ゲート電極４と半導体基板１主面チャネル領
域とを接続させてある。ソース領域３及びドレイン領域
３は層間絶縁膜２６を開口して設けられたプラグ２９に
よって配線層３０と接続されている。
【００３４】β‐ＭＯＳの場合には、ゲート電極４から
チャネル領域に電流が流れるために、流れる電流の強さ
によっては基板電位が変化して、他の素子の動作に影響
を与えることも考えられる。また、ウエル１３，１４に
逆バイアスが加わることによってＭＯＳのしきい値が低
下し、リーク電流が増加する。そこで、ｎ型β‐ＭＯＳ
はｐ型ウエル１３内に設けられ、ｐ型β‐ＭＯＳはｎ型
ウエル１４内に設けられ、夫々のウエル１３，１４には
外部から逆バイアス状態となる電位を与え、ウエル１
３，１４を分離する構成となっている。
チャネル領域に電流が流れるために、流れる電流の強さ
によっては基板電位が変化して、他の素子の動作に影響
を与えることも考えられる。また、ウエル１３，１４に
逆バイアスが加わることによってＭＯＳのしきい値が低
下し、リーク電流が増加する。そこで、ｎ型β‐ＭＯＳ
はｐ型ウエル１３内に設けられ、ｐ型β‐ＭＯＳはｎ型
ウエル１４内に設けられ、夫々のウエル１３，１４には
外部から逆バイアス状態となる電位を与え、ウエル１
３，１４を分離する構成となっている。
【００３５】このような構成は、ＣＭＯＳ型以外にも通
常のＭＯＳとβ‐ＭＯＳとが混在する半導体装置等にも
有効である。また、このようなウエル分離に替えて、β
‐ＭＯＳのしきい値を高くしてリークを防止することも
有効であり、ウエル領域を縮小して装置を小型化するこ
とができる。
常のＭＯＳとβ‐ＭＯＳとが混在する半導体装置等にも
有効である。また、このようなウエル分離に替えて、β
‐ＭＯＳのしきい値を高くしてリークを防止することも
有効であり、ウエル領域を縮小して装置を小型化するこ
とができる。
【００３６】更に、単に分離するのではなく、ウエル１
３，１４に与える電位によってβ‐ＭＯＳのＭＯＳ電流
・バイポーラ電流を制御することができるので、電流増
幅率Ｈｆｅを制御することができる。複数のβ‐ＭＯＳ
に夫々適したウエル電位を設定する、或いは同一のβ‐
ＭＯＳのウエル電位を変化可能なものとして、電流増幅
率を変えられる構成とすることも可能である。
３，１４に与える電位によってβ‐ＭＯＳのＭＯＳ電流
・バイポーラ電流を制御することができるので、電流増
幅率Ｈｆｅを制御することができる。複数のβ‐ＭＯＳ
に夫々適したウエル電位を設定する、或いは同一のβ‐
ＭＯＳのウエル電位を変化可能なものとして、電流増幅
率を変えられる構成とすることも可能である。
【００３７】次に前述した半導体装置の製造方法につい
て図１０乃至図２６を用いて各製造工程毎に説明する。
て図１０乃至図２６を用いて各製造工程毎に説明する。
【００３８】先ず、単結晶珪素からなるｎ型半導体ウエ
ハ１ａにｎ型のエピタキシャル層１ｂを成長させた半導
体基板１を用い、この半導体基板１の主面上に酸化珪素
膜７、窒化珪素膜８を順次積層する。酸化珪素膜７は熱
酸化によって１００Åの膜厚に形成し、窒化珪素膜８は
ＣＶＤ法によって１４００Åの膜厚に形成した。ホトリ
ソグラフィ技術によってレジストマスク９を形成し、こ
のレジストマスク９を用いたエッチングによって窒化珪
素膜８をパターニングする。この状態を図１０に示す。
ハ１ａにｎ型のエピタキシャル層１ｂを成長させた半導
体基板１を用い、この半導体基板１の主面上に酸化珪素
膜７、窒化珪素膜８を順次積層する。酸化珪素膜７は熱
酸化によって１００Åの膜厚に形成し、窒化珪素膜８は
ＣＶＤ法によって１４００Åの膜厚に形成した。ホトリ
ソグラフィ技術によってレジストマスク９を形成し、こ
のレジストマスク９を用いたエッチングによって窒化珪
素膜８をパターニングする。この状態を図１０に示す。
【００３９】次に、レジストマスク９を除去した後にパ
ターニングした窒化珪素膜８をマスクとして選択酸化を
行ない酸化珪素膜７を成長させて素子形成領域を規定す
るフィールド絶縁膜３を３５００Åの膜厚に形成した後
に、窒化珪素膜８を除去する。更に素子形成領域の酸化
珪素膜７を除去し新たにイオン打込み時の保護膜となる
酸化珪素膜１０を３００Åの膜厚に形成する。この状態
を図１１に示す。
ターニングした窒化珪素膜８をマスクとして選択酸化を
行ない酸化珪素膜７を成長させて素子形成領域を規定す
るフィールド絶縁膜３を３５００Åの膜厚に形成した後
に、窒化珪素膜８を除去する。更に素子形成領域の酸化
珪素膜７を除去し新たにイオン打込み時の保護膜となる
酸化珪素膜１０を３００Åの膜厚に形成する。この状態
を図１１に示す。
【００４０】次に、ホトリソグラフィ技術によってｐ型
のウエルを形成する領域を露出させたレジストマスク１
１を形成し、このレジストマスク１１を用いて２００Ｋ
ｅＶにてボロンを図中破線で示すように１×１０13イオ
ン打込みを行なう。この状態を図１２に示す。
のウエルを形成する領域を露出させたレジストマスク１
１を形成し、このレジストマスク１１を用いて２００Ｋ
ｅＶにてボロンを図中破線で示すように１×１０13イオ
ン打込みを行なう。この状態を図１２に示す。
【００４１】次に、レジストマスク１１を除去し、ホト
リソグラフィ技術によってｎ型のウエルを形成する領域
を露出させたレジストマスク１２を新たに形成し、この
レジストマスク１２を用いて３６０ＫｅＶにてリンを図
中破線で示すように１×１０13イオン打込みを行なう。
この状態を図１３に示す。
リソグラフィ技術によってｎ型のウエルを形成する領域
を露出させたレジストマスク１２を新たに形成し、この
レジストマスク１２を用いて３６０ＫｅＶにてリンを図
中破線で示すように１×１０13イオン打込みを行なう。
この状態を図１３に示す。
【００４２】次に、レジストマスク１２を除去し、１％
の酸素を含んだ窒素ガス雰囲気中にて１０００℃、３０
分の熱処理を行なうことによって、イオン打込みしたボ
ロン及びリンを拡散させてｐ型のウエル１３及びｎ型の
ウエル１４を形成する。この状態を図１４に示す。
の酸素を含んだ窒素ガス雰囲気中にて１０００℃、３０
分の熱処理を行なうことによって、イオン打込みしたボ
ロン及びリンを拡散させてｐ型のウエル１３及びｎ型の
ウエル１４を形成する。この状態を図１４に示す。
【００４３】次に、素子形成領域の酸化珪素膜１０を除
去し、８５０℃のスチーム酸化によって新たに酸化珪素
からなるゲート絶縁膜５を９０±５Åの膜厚に形成す
る。続いて、ホトリソグラフィ技術によって導通部６と
なる領域を露出させたレジストマスク１５を形成し、こ
のレジストマスク１５を用いて酸化珪素をエッチング除
去し前記領域の半導体基板１主面を露出させる。この状
態を図１５に示す。
去し、８５０℃のスチーム酸化によって新たに酸化珪素
からなるゲート絶縁膜５を９０±５Åの膜厚に形成す
る。続いて、ホトリソグラフィ技術によって導通部６と
なる領域を露出させたレジストマスク１５を形成し、こ
のレジストマスク１５を用いて酸化珪素をエッチング除
去し前記領域の半導体基板１主面を露出させる。この状
態を図１５に示す。
【００４４】次に、ゲート電極４を構成する多結晶シリ
コン膜４ａを７００Åの膜厚にＣＶＤ法によって全面に
形成した後に、ホトリソグラフィ技術によってｐ型のウ
エル１３を形成した領域を露出させたレジストマスク１
６を形成し、このレジストマスク１６を用いてｐ型ウエ
ル１３部分の多結晶シリコン膜４ａに３０ＫｅＶにてボ
ロンを５×１０15イオン打込みを行なう。この状態を図
１６に示す。
コン膜４ａを７００Åの膜厚にＣＶＤ法によって全面に
形成した後に、ホトリソグラフィ技術によってｐ型のウ
エル１３を形成した領域を露出させたレジストマスク１
６を形成し、このレジストマスク１６を用いてｐ型ウエ
ル１３部分の多結晶シリコン膜４ａに３０ＫｅＶにてボ
ロンを５×１０15イオン打込みを行なう。この状態を図
１６に示す。
【００４５】次に、レジストマスク１６を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク１７を新たに形成し、
このレジストマスク１７を用いてｎ型ウエル１４部分の
多結晶シリコン膜４ａに３０ＫｅＶにてリンを５×１０
15イオン打込みを行なう。この状態を図１７に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク１７を新たに形成し、
このレジストマスク１７を用いてｎ型ウエル１４部分の
多結晶シリコン膜４ａに３０ＫｅＶにてリンを５×１０
15イオン打込みを行なう。この状態を図１７に示す。
【００４６】次に、ゲート電極となるタングステンシリ
サイドからなる高融点金属硅化物膜４ｂを８００Åの膜
厚にＣＶＤ法によって全面に形成し、更に酸化珪素膜１
８を１２００Åの膜厚にＣＶＤ法によって全面に形成
し、この後ホトリソグラフィ技術によってゲート電極４
形成用のレジストマスク（図示せず）を形成し、このレ
ジストマスクを用いたエッチングによってゲート電極４
を形成し、レジストマスクを除去する。この状態を図１
８に示す。
サイドからなる高融点金属硅化物膜４ｂを８００Åの膜
厚にＣＶＤ法によって全面に形成し、更に酸化珪素膜１
８を１２００Åの膜厚にＣＶＤ法によって全面に形成
し、この後ホトリソグラフィ技術によってゲート電極４
形成用のレジストマスク（図示せず）を形成し、このレ
ジストマスクを用いたエッチングによってゲート電極４
を形成し、レジストマスクを除去する。この状態を図１
８に示す。
【００４７】次に、ホトリソグラフィ技術によってｐ型
のウエル１３を形成した領域を露出させたレジストマス
ク２０を形成し、このレジストマスク２０とフィールド
絶縁膜２とゲート電極４とをマスクとして用いて５０Ｋ
ｅＶにて半導体基板１主面にリンを３×１０13イオン打
込みを行ない、ｐ型ウエル１３に形成されるＮ型ＭＯＳ
のドレイン領域３及びソース領域３の低濃度領域３ａを
形成する。この状態を図１９に示す。
のウエル１３を形成した領域を露出させたレジストマス
ク２０を形成し、このレジストマスク２０とフィールド
絶縁膜２とゲート電極４とをマスクとして用いて５０Ｋ
ｅＶにて半導体基板１主面にリンを３×１０13イオン打
込みを行ない、ｐ型ウエル１３に形成されるＮ型ＭＯＳ
のドレイン領域３及びソース領域３の低濃度領域３ａを
形成する。この状態を図１９に示す。
【００４８】次に、レジストマスク２０を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２１を新たに形成し、
このレジストマスク２１とフィールド絶縁膜２とゲート
電極４とをマスクとして用いて４０ＫｅＶにて半導体基
板主面にＢＦ2をソースガスとしてボロンを１×１０1 3
イオン打込みを行ない、ｎ型ウエルに形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図２０に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２１を新たに形成し、
このレジストマスク２１とフィールド絶縁膜２とゲート
電極４とをマスクとして用いて４０ＫｅＶにて半導体基
板主面にＢＦ2をソースガスとしてボロンを１×１０1 3
イオン打込みを行ない、ｎ型ウエルに形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図２０に示す。
【００４９】次に、酸化珪素膜を２０００Åの膜厚にＣ
ＶＤ法によって全面に形成し、この後ＲＩＥ等の異方性
エッチングによってゲート電極４のサイドウォール２２
を形成し、酸化珪素からなる絶縁膜２３を２００Åの膜
厚にＣＶＤ法によって全面に形成する。この後、ホトリ
ソグラフィ技術によってｐ型のウエル１３を形成した領
域を露出させたレジストマスク２４を形成し、このレジ
ストマスク２４とフィールド絶縁膜２とゲート電極４と
サイドウォール２２とをマスクとして用いて５０ＫｅＶ
にて半導体基板１主面にヒ素を３×１０15イオン打込み
を行ない、ｐ型ウエル１３のドレイン領域３及びソース
領域３の高濃度領域３ｂを形成する。この状態を図２１
に示す。
ＶＤ法によって全面に形成し、この後ＲＩＥ等の異方性
エッチングによってゲート電極４のサイドウォール２２
を形成し、酸化珪素からなる絶縁膜２３を２００Åの膜
厚にＣＶＤ法によって全面に形成する。この後、ホトリ
ソグラフィ技術によってｐ型のウエル１３を形成した領
域を露出させたレジストマスク２４を形成し、このレジ
ストマスク２４とフィールド絶縁膜２とゲート電極４と
サイドウォール２２とをマスクとして用いて５０ＫｅＶ
にて半導体基板１主面にヒ素を３×１０15イオン打込み
を行ない、ｐ型ウエル１３のドレイン領域３及びソース
領域３の高濃度領域３ｂを形成する。この状態を図２１
に示す。
【００５０】次に、レジストマスク２４を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２５を形成し、このレ
ジストマスク２５とフィールド絶縁膜２とゲート電極４
とサイドウォール２２とをマスクとして用いて５０Ｋｅ
Ｖにて半導体基板１主面にＢＦ2をソースガスとしてボ
ロンを３×１０15イオン打込みを行ない、ｎ型ウエル１
４のドレイン領域３及びソース領域３の高濃度領域３ｂ
を形成する。この状態を図２２に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２５を形成し、このレ
ジストマスク２５とフィールド絶縁膜２とゲート電極４
とサイドウォール２２とをマスクとして用いて５０Ｋｅ
Ｖにて半導体基板１主面にＢＦ2をソースガスとしてボ
ロンを３×１０15イオン打込みを行ない、ｎ型ウエル１
４のドレイン領域３及びソース領域３の高濃度領域３ｂ
を形成する。この状態を図２２に示す。
【００５１】なお、ドレイン領域３及びソース領域３と
して打ち込まれたイオンはアニールを受けるが、このア
ニールによって多結晶シリコン膜４ａに打ち込まれた不
純物は、導通部６から半導体基板１主面に一部が拡散す
ることによって、半導体基板１とゲート電極４との間に
良好なオーミック接続が形成される。
して打ち込まれたイオンはアニールを受けるが、このア
ニールによって多結晶シリコン膜４ａに打ち込まれた不
純物は、導通部６から半導体基板１主面に一部が拡散す
ることによって、半導体基板１とゲート電極４との間に
良好なオーミック接続が形成される。
【００５２】次に、レジストマスク２５を除去し、酸化
珪素膜及びＢＰＳＧ膜を積層した層間絶縁膜２６を全面
に形成する。酸化珪素膜は１５００Åの膜厚にＣＶＤ法
によって、ＢＰＳＧ膜は３０００Åの膜厚にＣＶＤ法に
よって形成し、上層のＢＰＳＧ膜１６Ｂは、１％の酸素
を含んだ窒素ガス雰囲気中にて８５０℃、２０分の熱処
理を行なうことによって、その表面を平担化する。下層
の酸化珪素膜は上層のＢＰＳＧ膜に添加されたＢ、Ｐの
少なくともいずれかの半導体素子側への漏れを防止する
ことを主目的として形成される。この後、ホトリソグラ
フィ技術によってソース領域３或いはドレイン領域３を
露出させたレジストマスク（図示せず）を新たに形成
し、このレジストマスクを用いたエッチングによってコ
ンタクトホール２８を開口し、レジストマスクを除去す
る。この状態を図２３に示す。
珪素膜及びＢＰＳＧ膜を積層した層間絶縁膜２６を全面
に形成する。酸化珪素膜は１５００Åの膜厚にＣＶＤ法
によって、ＢＰＳＧ膜は３０００Åの膜厚にＣＶＤ法に
よって形成し、上層のＢＰＳＧ膜１６Ｂは、１％の酸素
を含んだ窒素ガス雰囲気中にて８５０℃、２０分の熱処
理を行なうことによって、その表面を平担化する。下層
の酸化珪素膜は上層のＢＰＳＧ膜に添加されたＢ、Ｐの
少なくともいずれかの半導体素子側への漏れを防止する
ことを主目的として形成される。この後、ホトリソグラ
フィ技術によってソース領域３或いはドレイン領域３を
露出させたレジストマスク（図示せず）を新たに形成
し、このレジストマスクを用いたエッチングによってコ
ンタクトホール２８を開口し、レジストマスクを除去す
る。この状態を図２３に示す。
【００５３】次に、タングステン等の金属ををスパッタ
法によって堆積させエッチバックによって平坦化し層間
絶縁膜２６のコンタクトホール２８を埋め込むプラグ２
９を形成する。続いて、アルミニウム等の金属をスパッ
タ法によって全面に形成し、ホトリソグラフィ技術とエ
ッチングによってパターニングして配線層３０を形成す
る。この状態を図２４に示す。
法によって堆積させエッチバックによって平坦化し層間
絶縁膜２６のコンタクトホール２８を埋め込むプラグ２
９を形成する。続いて、アルミニウム等の金属をスパッ
タ法によって全面に形成し、ホトリソグラフィ技術とエ
ッチングによってパターニングして配線層３０を形成す
る。この状態を図２４に示す。
【００５４】次に、ソースガスの主体としてテトラエソ
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素からなる層間絶縁膜３１を
１μｍの膜厚に形成し、ＣＭＰ（Chemical Mechanical
Polishing）法によって研磨し平坦化する。この後、レ
ジストマスク（図示せず）を新たに形成し、このレジス
トマスクを用いたエッチングによってコンタクトホール
３２を開口し、レジストマスクを除去して、タングステ
ン等の金属をスパッタ法によって堆積させエッチバック
によって平坦化し層間絶縁膜３１のコンタクトホール３
２を埋め込むプラグ３３を形成する。続いて、アルミニ
ウム等の金属をスパッタ法によって全面に形成し、ホト
リソグラフィ技術とエッチングによってパターニングし
て配線層３４を形成する。この状態を図２５に示す。
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素からなる層間絶縁膜３１を
１μｍの膜厚に形成し、ＣＭＰ（Chemical Mechanical
Polishing）法によって研磨し平坦化する。この後、レ
ジストマスク（図示せず）を新たに形成し、このレジス
トマスクを用いたエッチングによってコンタクトホール
３２を開口し、レジストマスクを除去して、タングステ
ン等の金属をスパッタ法によって堆積させエッチバック
によって平坦化し層間絶縁膜３１のコンタクトホール３
２を埋め込むプラグ３３を形成する。続いて、アルミニ
ウム等の金属をスパッタ法によって全面に形成し、ホト
リソグラフィ技術とエッチングによってパターニングし
て配線層３４を形成する。この状態を図２５に示す。
【００５５】次に、ソースガスの主体としてテトラエソ
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素膜３５を５０００Åの膜厚
に形成し、水素雰囲気中にて４００℃、３０分の熱処理
を行なった後に、プラスマＣＶＤ法で窒化珪素膜３６を
１２０００Åの膜厚に形成する。この状態を図２６に示
す。
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素膜３５を５０００Åの膜厚
に形成し、水素雰囲気中にて４００℃、３０分の熱処理
を行なった後に、プラスマＣＶＤ法で窒化珪素膜３６を
１２０００Åの膜厚に形成する。この状態を図２６に示
す。
【００５６】この後、α線ソフトエラー耐性を向上させ
るためのポリイミド系樹脂膜（図示せず）をポッティン
グによって塗布形成し、半導体装置の外部端子となるボ
ンディングパッドを開口して半導体装置のウエハプロセ
スが完了する。
るためのポリイミド系樹脂膜（図示せず）をポッティン
グによって塗布形成し、半導体装置の外部端子となるボ
ンディングパッドを開口して半導体装置のウエハプロセ
スが完了する。
【００５７】なお、前述した説明では導通部６は１個所
であるが、導通部６はチャネル幅に応じて適宜の数が設
けられ、チャネル幅が広い場合にはそれに応じて導通部
６の数を増加させるものである。
であるが、導通部６はチャネル幅に応じて適宜の数が設
けられ、チャネル幅が広い場合にはそれに応じて導通部
６の数を増加させるものである。
【００５８】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６０】（１）本発明によれば、β‐ＭＯＳのゲー
ト電極を微細化することができるという効果がある。
ト電極を微細化することができるという効果がある。
【００６１】（２）本発明によれば、上記効果（１）に
よりβ‐ＭＯＳのドレイン電流を増加させることができ
るという効果がある。
よりβ‐ＭＯＳのドレイン電流を増加させることができ
るという効果がある。
【００６２】（３）本発明によれば、上記効果（１）に
よりβ‐ＭＯＳの特性を改善することができるという効
果がある。
よりβ‐ＭＯＳの特性を改善することができるという効
果がある。
【００６３】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【図１】β‐ＭＯＳ型半導体装置の要部を示す斜視図で
ある。
ある。
【図２】図１に示す半導体装置のＡ‐Ａ線に沿った縦断
面図である。
面図である。
【図３】図１に示す半導体装置のＢ‐Ｂ線に沿った縦断
面図である。
面図である。
【図４】β‐ＭＯＳの等価回路を示す回路図である。
【図５】β‐ＭＯＳについてドレイン電圧とドレイン電
流との関係を示す図である。
流との関係を示す図である。
【図６】本発明の一実施の形態である半導体装置を示す
縦断面図である。
縦断面図である。
【図７】本発明の他の実施の形態である半導体装置を示
す縦断面図である。
す縦断面図である。
【図８】β‐ＭＯＳについて、ゲート電圧とドレイン電
流との関係を示す図である。
流との関係を示す図である。
【図９】本発明の他の実施の形態である半導体装置を示
す縦断面図である。
す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１８】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１９】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２１】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２２】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２３】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２４】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２５】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２６】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
１…半導体基板、１ａ…半導体ウエハ、１ｂ…半導体基
板、２…フィールド絶縁膜、３…ドレイン領域，ソース
領域、３ａ…低濃度領域、３ｂ…高濃度領域、４…ゲー
ト電極、４ａ，４ｃ…多結晶シリコン膜、４ｂ…高融点
金属硅化物膜、４ｄ…キャップ、５…ゲート絶縁膜、６
…導通部、７，１０，１８，２３，２５…酸化珪素膜、
８…窒化珪素膜、９，１１，１２，１５，１６，１７，
１９，２０，２１，２４，２５…レジストマスク、１
３，１４…ウエル、２２…サイドウォール、２６，３１
…層間絶縁膜、２８，３２…コンタクトホール、２９，
３３…プラグ、３０，３４…配線層。
板、２…フィールド絶縁膜、３…ドレイン領域，ソース
領域、３ａ…低濃度領域、３ｂ…高濃度領域、４…ゲー
ト電極、４ａ，４ｃ…多結晶シリコン膜、４ｂ…高融点
金属硅化物膜、４ｄ…キャップ、５…ゲート絶縁膜、６
…導通部、７，１０，１８，２３，２５…酸化珪素膜、
８…窒化珪素膜、９，１１，１２，１５，１６，１７，
１９，２０，２１，２４，２５…レジストマスク、１
３，１４…ウエル、２２…サイドウォール、２６，３１
…層間絶縁膜、２８，３２…コンタクトホール、２９，
３３…プラグ、３０，３４…配線層。
Claims (12)
- 【請求項１】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを有する半導体装置であって、 前記ゲート電極と半導体基板主面チャネル領域とを接続
する導通部を前記ゲート絶縁膜の一部に設け、 前記ゲート電極にはチャネル領域に接続する接続部を設
け、この接続部から接続部よりも幅の狭いゲート電極を
延在させることを特徴とする半導体装置。 - 【請求項２】 前記接続部の両側に接続部よりも幅の狭
いゲート電極が延在することを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記接続部の片側に接続部よりも幅の狭
いゲート電極が延在することを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】 前記ソース領域或いはドレイン領域の表
面が高融点金属化合物となっていることを特徴とする請
求項１乃至請求項３の何れか一項に記載の半導体装置。 - 【請求項５】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを有する半導体装置であって、 前記ＭＩＳＦＥＴを、ゲート電極と半導体基板主面チャ
ネル領域とが接続した構成とし、ウエルによって分離し
たことを特徴とする半導体装置。 - 【請求項６】 前記ゲート電極と前記チャネル領域とを
接続するＭＩＳＦＥＴとして、異なる導電型のものが設
けられており、夫々のウエルが分離されていることを特
徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記ゲート電極と前記チャネル領域とを
接続するＭＩＳＦＥＴと、ゲート電極と前記チャネル領
域とを接続しないＭＩＳＦＥＴとが混在することを特徴
とする請求項５又は請求項６に記載の半導体装置。 - 【請求項８】 前記ゲート電極と前記チャネル領域とを
接続するＭＩＳＦＥＴが複数設けられており、夫々ウエ
ル電位として複数の電位が設定されていることを特徴と
する請求項５乃至請求項７の何れか一項に記載の半導体
装置。 - 【請求項９】 前記ウエル電位が外部から加えられ、前
記ウエルが逆バイアスされることを特徴とする請求項５
乃至請求項８の何れか一項に記載の半導体装置。 - 【請求項１０】 前記ウエル電位が可変となっているこ
とを特徴とする請求項５乃至請求項９の何れか一項に記
載の半導体装置。 - 【請求項１１】 半導体基板主面に形成したドレイン領
域及びソース領域と、半導体基板主面上にゲート絶縁膜
を介して形成したゲート電極とによって構成されたＭＩ
ＳＦＥＴを有する半導体装置であって、 前記ＭＩＳＦＥＴを、ゲート電極と半導体基板主面チャ
ネル領域とが接続した構成とし、ＭＩＳＦＥＴのしきい
値を高くしてリークを防止することを特徴とする半導体
装置。 - 【請求項１２】 半導体基板主面に形成したドレイン領
域及びソース領域と、半導体基板主面上にゲート絶縁膜
を介して形成したゲート電極とによって構成されたＭＩ
ＳＦＥＴを有する半導体装置であって、 複数のＭＩＳＦＥＴを、ゲート電極と半導体基板主面チ
ャネル領域とが接続した構成とし、夫々しきい値として
複数の電位が設定されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162184A JPH118389A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162184A JPH118389A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118389A true JPH118389A (ja) | 1999-01-12 |
Family
ID=15749614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162184A Pending JPH118389A (ja) | 1997-06-19 | 1997-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118389A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821856B2 (en) | 2001-07-04 | 2004-11-23 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device having source/drain regions included in a semiconductor layer formed over an isolation insulating film and a semiconductor device fabricated thereby |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
-
1997
- 1997-06-19 JP JP9162184A patent/JPH118389A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821856B2 (en) | 2001-07-04 | 2004-11-23 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device having source/drain regions included in a semiconductor layer formed over an isolation insulating film and a semiconductor device fabricated thereby |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
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