JPH10107280A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10107280A JPH10107280A JP8260439A JP26043996A JPH10107280A JP H10107280 A JPH10107280 A JP H10107280A JP 8260439 A JP8260439 A JP 8260439A JP 26043996 A JP26043996 A JP 26043996A JP H10107280 A JPH10107280 A JP H10107280A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Abstract
(57)【要約】
【課題】 隣り合ったＭＩＳＦＥＴ同士を直列にも並列
にも接続することのできる縦型ＭＩＳＦＥＴ構造を実現
する。 【解決手段】 半導体基板１に形成された溝１３の内部
には酸化シリコン膜１４によって互いに分離されたＭＩ
ＳＦＥＴＱ1 のゲート電極１２ａとＭＩＳＦＥＴＱ2 の
ゲート電極１２ａとが対向して設けられ、溝１３の内壁
にはＭＩＳＦＥＴＱ1,Ｑ2 のゲート酸化膜１１が設けら
れ、溝１３の周囲の半導体基板１にはＭＩＳＦＥＴＱ1
のソース領域、ドレイン領域の一方（ｎ型半導体領域７
ａ）とＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域の
一方（ｎ型半導体領域７ａ）とが設けられ、溝１３の底
部の半導体基板１にはＭＩＳＦＥＴＱ1,Ｑ2 に共通のソ
ース領域、ドレイン領域の他方（ｎ型半導体領域７ｂ、
７ｃ）が設けられている。
にも接続することのできる縦型ＭＩＳＦＥＴ構造を実現
する。 【解決手段】 半導体基板１に形成された溝１３の内部
には酸化シリコン膜１４によって互いに分離されたＭＩ
ＳＦＥＴＱ1 のゲート電極１２ａとＭＩＳＦＥＴＱ2 の
ゲート電極１２ａとが対向して設けられ、溝１３の内壁
にはＭＩＳＦＥＴＱ1,Ｑ2 のゲート酸化膜１１が設けら
れ、溝１３の周囲の半導体基板１にはＭＩＳＦＥＴＱ1
のソース領域、ドレイン領域の一方（ｎ型半導体領域７
ａ）とＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域の
一方（ｎ型半導体領域７ａ）とが設けられ、溝１３の底
部の半導体基板１にはＭＩＳＦＥＴＱ1,Ｑ2 に共通のソ
ース領域、ドレイン領域の他方（ｎ型半導体領域７ｂ、
７ｃ）が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、半導体基板に設け
た溝（トレンチ）の内部にゲート電極を形成した縦型Ｍ
ＩＳＦＥＴを有する半導体集積回路装置に適用して有効
な技術に関するものである。
置およびその製造方法に関し、特に、半導体基板に設け
た溝（トレンチ）の内部にゲート電極を形成した縦型Ｍ
ＩＳＦＥＴを有する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化を推進するた
めに、ＭＩＳＦＥＴのさらなる微細化が追求されてい
る。ＭＩＳＦＥＴの微細化を図る通常の方法は、チャネ
ル長（ゲート長）の微細化である。しかし、チャネル長
を短かくすると、パンチスルーやホットキャリア劣化と
いった望ましくない短チャネル効果が顕在化し、これが
ＭＩＳＦＥＴの微細化の妨げとなる。
めに、ＭＩＳＦＥＴのさらなる微細化が追求されてい
る。ＭＩＳＦＥＴの微細化を図る通常の方法は、チャネ
ル長（ゲート長）の微細化である。しかし、チャネル長
を短かくすると、パンチスルーやホットキャリア劣化と
いった望ましくない短チャネル効果が顕在化し、これが
ＭＩＳＦＥＴの微細化の妨げとなる。
【０００３】チャネル長の微細化に起因する短チャネル
効果を顕在化させることなくサイズの縮小を図ることの
できるトランジスタ構造として、半導体基板に設けた溝
（トレンチ）の内部にゲート電極を形成する縦型ＭＩＳ
ＦＥＴが知られている。
効果を顕在化させることなくサイズの縮小を図ることの
できるトランジスタ構造として、半導体基板に設けた溝
（トレンチ）の内部にゲート電極を形成する縦型ＭＩＳ
ＦＥＴが知られている。
【０００４】例えば特開平７−１６１９７７号公報に開
示された縦型ＭＩＳＦＥＴは、半導体基板に不純物をイ
オン打ち込みしてソース領域、ドレイン領域を一体形成
した後、それらの中央部に溝を形成してソース領域とド
レイン領域とを分離すると共に、この溝の内部に多結晶
シリコンからなるゲート電極を埋め込んだ構成になって
いる。
示された縦型ＭＩＳＦＥＴは、半導体基板に不純物をイ
オン打ち込みしてソース領域、ドレイン領域を一体形成
した後、それらの中央部に溝を形成してソース領域とド
レイン領域とを分離すると共に、この溝の内部に多結晶
シリコンからなるゲート電極を埋め込んだ構成になって
いる。
【０００５】チャネル領域が溝に沿って形成される上記
の縦型ＭＩＳＦＥＴは、トランジスタの平面寸法がチャ
ネル長とは関係なく、溝の幅によって規定されるため
に、短チャネル特性の改善と微細化とを同時に図ること
ができるという利点がある。
の縦型ＭＩＳＦＥＴは、トランジスタの平面寸法がチャ
ネル長とは関係なく、溝の幅によって規定されるため
に、短チャネル特性の改善と微細化とを同時に図ること
ができるという利点がある。
【０００６】特開昭６１−５５６９号公報には、通常の
横型構造で構成された駆動用ＭＩＳＦＥＴと縦型構造で
構成された負荷用ＭＩＳＦＥＴとを直列に接続したＥ
（エンハンスメント）／Ｄ（デプリーション）型インバ
ータが開示されている。
横型構造で構成された駆動用ＭＩＳＦＥＴと縦型構造で
構成された負荷用ＭＩＳＦＥＴとを直列に接続したＥ
（エンハンスメント）／Ｄ（デプリーション）型インバ
ータが開示されている。
【０００７】上記駆動用ＭＩＳＦＥＴのドレイン領域の
一部には、ウエル領域を貫通して基板に達する溝が設け
られ、その内部に負荷用ＭＩＳＦＥＴのゲート電極が形
成されている。負荷用ＭＩＳＦＥＴのソース領域は、駆
動用ＭＩＳＦＥＴのドレイン領域と共通の構成になって
おり、負荷用ＭＩＳＦＥＴのドレイン領域は基板によっ
て構成されている。すなわち、このインバータは、駆動
用ＭＩＳＦＥＴのドレイン領域の平面内に縦型構造の負
荷用ＭＩＳＦＥＴを形成しているので、高集積化が可能
となる。
一部には、ウエル領域を貫通して基板に達する溝が設け
られ、その内部に負荷用ＭＩＳＦＥＴのゲート電極が形
成されている。負荷用ＭＩＳＦＥＴのソース領域は、駆
動用ＭＩＳＦＥＴのドレイン領域と共通の構成になって
おり、負荷用ＭＩＳＦＥＴのドレイン領域は基板によっ
て構成されている。すなわち、このインバータは、駆動
用ＭＩＳＦＥＴのドレイン領域の平面内に縦型構造の負
荷用ＭＩＳＦＥＴを形成しているので、高集積化が可能
となる。
【０００８】ＷＰＩ ９３−１９３３４１／２４に開示
された縦型ＭＩＳＦＥＴは、半導体基板にシリンダ（円
筒）状の溝を形成し、この溝の内部に互いに直列に接続
された２個のＭＩＳＦＥＴのゲート電極を形成してい
る。この場合、一方のＭＩＳＦＥＴのチャネル領域はシ
リンダの外壁に形成され、もう一方のＭＩＳＦＥＴのチ
ャネル領域はシリンダの内壁に形成される。
された縦型ＭＩＳＦＥＴは、半導体基板にシリンダ（円
筒）状の溝を形成し、この溝の内部に互いに直列に接続
された２個のＭＩＳＦＥＴのゲート電極を形成してい
る。この場合、一方のＭＩＳＦＥＴのチャネル領域はシ
リンダの外壁に形成され、もう一方のＭＩＳＦＥＴのチ
ャネル領域はシリンダの内壁に形成される。
【０００９】半導体基板をエッチングして形成した溝の
内部にゲート電極を形成する上記のような縦型ＭＩＳＦ
ＥＴは、溝の側壁に形成されるチャネル領域の電流駆動
能力がエッチングのダメージに起因して劣化すると云わ
れている。しかし、T.Syau et al.,"Mobility study on
RIE etched silicon surfaces using SF6/O2 gas etch
ants", IEEE Transactions on Electron Devices, Vol.
40, No.11, November1993によれば、溝のエッチング処
理を適切に行うことにより、縦方向の電流駆動能力を通
常の横型ＭＩＳＦＥＴの電流駆動能力と同程度にするこ
とが可能であるとされている。
内部にゲート電極を形成する上記のような縦型ＭＩＳＦ
ＥＴは、溝の側壁に形成されるチャネル領域の電流駆動
能力がエッチングのダメージに起因して劣化すると云わ
れている。しかし、T.Syau et al.,"Mobility study on
RIE etched silicon surfaces using SF6/O2 gas etch
ants", IEEE Transactions on Electron Devices, Vol.
40, No.11, November1993によれば、溝のエッチング処
理を適切に行うことにより、縦方向の電流駆動能力を通
常の横型ＭＩＳＦＥＴの電流駆動能力と同程度にするこ
とが可能であるとされている。
【００１０】
【発明が解決しようとする課題】ところが、上記した従
来の縦型ＭＩＳＦＥＴは、いずれも隣り合った２個のＭ
ＩＳＦＥＴ同士を直列にしか接続できない構造になって
いる。さらに、特開昭６１−５５６９号公報のインバー
タは、直列に接続した２個のＭＩＳＦＥＴの共通の節点
が基板であるために、その電位は共通の一定電位もしく
はＧＮＤ電位に固定されてしまう。
来の縦型ＭＩＳＦＥＴは、いずれも隣り合った２個のＭ
ＩＳＦＥＴ同士を直列にしか接続できない構造になって
いる。さらに、特開昭６１−５５６９号公報のインバー
タは、直列に接続した２個のＭＩＳＦＥＴの共通の節点
が基板であるために、その電位は共通の一定電位もしく
はＧＮＤ電位に固定されてしまう。
【００１１】このような理由から、従来の縦型ＭＩＳＦ
ＥＴは、インバータ、ＮＡＮＤ、ＮＯＲといった論理回
路を高い集積度で形成することが困難なため、その用途
が限られてしまうという問題がある。
ＥＴは、インバータ、ＮＡＮＤ、ＮＯＲといった論理回
路を高い集積度で形成することが困難なため、その用途
が限られてしまうという問題がある。
【００１２】本発明の目的は、短チャネル特性の改善と
微細化を同時に図ることができる縦型ＭＩＳＦＥＴの利
点を損なうことなく、隣り合ったＭＩＳＦＥＴ同士を直
列にも並列にも接続することのできる縦型ＭＩＳＦＥＴ
を実現することにある。
微細化を同時に図ることができる縦型ＭＩＳＦＥＴの利
点を損なうことなく、隣り合ったＭＩＳＦＥＴ同士を直
列にも並列にも接続することのできる縦型ＭＩＳＦＥＴ
を実現することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】本発明の半導体集積回路装置は、半導体基
板に形成された溝の内部に、絶縁膜によって互いに分離
された第１のＭＩＳＦＥＴのゲート電極と第２のＭＩＳ
ＦＥＴのゲート電極とが対向して設けられ、溝の内壁に
第１のＭＩＳＦＥＴのゲート絶縁膜と第２のＭＩＳＦＥ
Ｔのゲート絶縁膜とが設けられ、溝の周囲の半導体基板
に第１のＭＩＳＦＥＴのソース領域、ドレイン領域の一
方と第２のＭＩＳＦＥＴのソース領域、ドレイン領域の
一方とが溝を挟んで対向して設けられ、溝の底部の半導
体基板に第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとに
共通のソース領域、ドレイン領域の他方が設けられてい
る。
板に形成された溝の内部に、絶縁膜によって互いに分離
された第１のＭＩＳＦＥＴのゲート電極と第２のＭＩＳ
ＦＥＴのゲート電極とが対向して設けられ、溝の内壁に
第１のＭＩＳＦＥＴのゲート絶縁膜と第２のＭＩＳＦＥ
Ｔのゲート絶縁膜とが設けられ、溝の周囲の半導体基板
に第１のＭＩＳＦＥＴのソース領域、ドレイン領域の一
方と第２のＭＩＳＦＥＴのソース領域、ドレイン領域の
一方とが溝を挟んで対向して設けられ、溝の底部の半導
体基板に第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとに
共通のソース領域、ドレイン領域の他方が設けられてい
る。
【００１６】本発明の半導体集積回路装置の製造方法
は、（ａ）第１導電型の半導体基板の主面に素子分離領
域を形成した後、前記素子分離領域で囲まれた素子形成
領域の前記半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜の上部および側壁に前記第１絶縁
膜とはエッチング速度が異なる第２絶縁膜を形成した
後、前記第２絶縁膜の側壁に前記第２絶縁膜とはエッチ
ング速度が異なる第３絶縁膜からなるサイドウォールス
ペーサを形成する工程、（ｃ）前記素子形成領域の前記
半導体基板に第２導電型の不純物をイオン打ち込みした
後、前記半導体基板を熱処理することにより、前記第１
絶縁膜、前記第２絶縁膜および前記サイドウォールスペ
ーサで覆われていない領域の前記半導体基板１の表面に
第４絶縁膜を形成すると共に、前記第４絶縁膜の下部の
前記半導体基板に前記第１のＭＩＳＦＥＴのソース領
域、ドレイン領域の一方と前記第２のＭＩＳＦＥＴのソ
ース領域、ドレイン領域の一方とを形成する工程、
（ｄ）前記サイドウォールスペーサおよび前記第２絶縁
膜を除去した後、前記第１絶縁膜の両側の前記半導体基
板をエッチングして一対の第１溝を形成する工程、
（ｅ）前記一対の第１溝の底部に第２導電型の不純物を
イオン打ち込みして、前記第１のＭＩＳＦＥＴと前記第
２のＭＩＳＦＥＴとに共通のソース領域、ドレイン領域
の他方の一部を形成する工程、（ｆ）前記一対の第１溝
のそれぞれの側壁に斜めイオン注入法を用いて不純物を
イオン打ち込みすることにより、前記第１のＭＩＳＦＥ
Ｔのチャネル領域と前記第２のＭＩＳＦＥＴのチャネル
領域とを形成した後、前記半導体基板を熱処理すること
により、前記一対の第１溝のそれぞれの内壁に前記第１
のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥ
Ｔのゲート絶縁膜とを形成する工程、（ｇ）前記一対の
第１溝の内部を含む前記半導体基板上に第１導電膜を形
成した後、前記第１絶縁膜の上部の前記第１導電膜を除
去する工程、（ｈ）前記第１絶縁膜を除去した後、前記
第１絶縁膜の下部の前記半導体基板をエッチングするこ
とにより、前記第１のＭＩＳＦＥＴと前記第２のＭＩＳ
ＦＥＴとに共通のソース領域、ドレイン領域の他方の一
部に達する第２溝を形成する工程、（ｉ）前記第２溝の
底部の前記半導体基板に第２導電型の不純物をイオン打
ち込みして、前記第１のＭＩＳＦＥＴと前記第２のＭＩ
ＳＦＥＴとに共通のソース領域、ドレイン領域の他方の
他の一部を形成する工程、（ｊ）前記第１導電膜をパタ
ーニングすることにより、前記一対の第１溝の一方に前
記第１のＭＩＳＦＥＴのゲート電極を形成し、前記一対
の第１溝の他方に前記第２のＭＩＳＦＥＴのゲート電極
を形成する工程、（ｋ）前記第２溝の内部を含む前記半
導体基板上に第５絶縁膜を形成した後、前記第２溝の底
部の前記第５絶縁膜を除去することにより、前記第１の
ＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとに共通のソー
ス領域、ドレイン領域を露出させる工程、を含んでい
る。
は、（ａ）第１導電型の半導体基板の主面に素子分離領
域を形成した後、前記素子分離領域で囲まれた素子形成
領域の前記半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜の上部および側壁に前記第１絶縁
膜とはエッチング速度が異なる第２絶縁膜を形成した
後、前記第２絶縁膜の側壁に前記第２絶縁膜とはエッチ
ング速度が異なる第３絶縁膜からなるサイドウォールス
ペーサを形成する工程、（ｃ）前記素子形成領域の前記
半導体基板に第２導電型の不純物をイオン打ち込みした
後、前記半導体基板を熱処理することにより、前記第１
絶縁膜、前記第２絶縁膜および前記サイドウォールスペ
ーサで覆われていない領域の前記半導体基板１の表面に
第４絶縁膜を形成すると共に、前記第４絶縁膜の下部の
前記半導体基板に前記第１のＭＩＳＦＥＴのソース領
域、ドレイン領域の一方と前記第２のＭＩＳＦＥＴのソ
ース領域、ドレイン領域の一方とを形成する工程、
（ｄ）前記サイドウォールスペーサおよび前記第２絶縁
膜を除去した後、前記第１絶縁膜の両側の前記半導体基
板をエッチングして一対の第１溝を形成する工程、
（ｅ）前記一対の第１溝の底部に第２導電型の不純物を
イオン打ち込みして、前記第１のＭＩＳＦＥＴと前記第
２のＭＩＳＦＥＴとに共通のソース領域、ドレイン領域
の他方の一部を形成する工程、（ｆ）前記一対の第１溝
のそれぞれの側壁に斜めイオン注入法を用いて不純物を
イオン打ち込みすることにより、前記第１のＭＩＳＦＥ
Ｔのチャネル領域と前記第２のＭＩＳＦＥＴのチャネル
領域とを形成した後、前記半導体基板を熱処理すること
により、前記一対の第１溝のそれぞれの内壁に前記第１
のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥ
Ｔのゲート絶縁膜とを形成する工程、（ｇ）前記一対の
第１溝の内部を含む前記半導体基板上に第１導電膜を形
成した後、前記第１絶縁膜の上部の前記第１導電膜を除
去する工程、（ｈ）前記第１絶縁膜を除去した後、前記
第１絶縁膜の下部の前記半導体基板をエッチングするこ
とにより、前記第１のＭＩＳＦＥＴと前記第２のＭＩＳ
ＦＥＴとに共通のソース領域、ドレイン領域の他方の一
部に達する第２溝を形成する工程、（ｉ）前記第２溝の
底部の前記半導体基板に第２導電型の不純物をイオン打
ち込みして、前記第１のＭＩＳＦＥＴと前記第２のＭＩ
ＳＦＥＴとに共通のソース領域、ドレイン領域の他方の
他の一部を形成する工程、（ｊ）前記第１導電膜をパタ
ーニングすることにより、前記一対の第１溝の一方に前
記第１のＭＩＳＦＥＴのゲート電極を形成し、前記一対
の第１溝の他方に前記第２のＭＩＳＦＥＴのゲート電極
を形成する工程、（ｋ）前記第２溝の内部を含む前記半
導体基板上に第５絶縁膜を形成した後、前記第２溝の底
部の前記第５絶縁膜を除去することにより、前記第１の
ＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとに共通のソー
ス領域、ドレイン領域を露出させる工程、を含んでい
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。
【００１８】本実施の形態の縦型ＭＩＳＦＥＴを製造す
るには、まず、図１（ａは平面図、ｂはａのＢ−Ｂ’線
に沿った断面図、以下同様）に示すように、例えばｐ型
の単結晶シリコンからなる半導体基板１を用意し、その
表面にＬＯＣＯＳ法で素子分離用のフィールド酸化膜２
を形成する。
るには、まず、図１（ａは平面図、ｂはａのＢ−Ｂ’線
に沿った断面図、以下同様）に示すように、例えばｐ型
の単結晶シリコンからなる半導体基板１を用意し、その
表面にＬＯＣＯＳ法で素子分離用のフィールド酸化膜２
を形成する。
【００１９】次に、図２に示すように、素子形成領域の
半導体基板１上に、後の工程で溝を形成する際のエッチ
ングマスクとなる窒化シリコン膜３、酸化シリコン膜
４、５およびサイドウォールスペーサ６を形成する。こ
れらのエッチングマスクを形成するには、半導体基板１
上にＣＶＤ法で窒化シリコン膜３と酸化シリコン膜４と
を堆積した後、これらをパターニングして素子形成領域
に残す。次に、半導体基板１上にＣＶＤ法で酸化シリコ
ン膜５を堆積し、これをパターニングして窒化シリコン
膜３と酸化シリコン膜４の側壁に残す。その後、半導体
基板１上にＣＶＤ法で窒化シリコン膜を堆積し、これを
パターニングしてサイドウォールスペーサ６を形成す
る。
半導体基板１上に、後の工程で溝を形成する際のエッチ
ングマスクとなる窒化シリコン膜３、酸化シリコン膜
４、５およびサイドウォールスペーサ６を形成する。こ
れらのエッチングマスクを形成するには、半導体基板１
上にＣＶＤ法で窒化シリコン膜３と酸化シリコン膜４と
を堆積した後、これらをパターニングして素子形成領域
に残す。次に、半導体基板１上にＣＶＤ法で酸化シリコ
ン膜５を堆積し、これをパターニングして窒化シリコン
膜３と酸化シリコン膜４の側壁に残す。その後、半導体
基板１上にＣＶＤ法で窒化シリコン膜を堆積し、これを
パターニングしてサイドウォールスペーサ６を形成す
る。
【００２０】次に、図３に示すように、半導体基板１に
ｎ型不純物（例えばリン）をイオン打ち込みした後、図
４に示すように、半導体基板１を熱処理することによ
り、素子形成領域のうち、エッチングマスク（窒化シリ
コン膜３、酸化シリコン膜４、５およびサイドウォール
スペーサ６）で覆われていない領域の半導体基板１の表
面に厚い酸化シリコン膜８を形成すると共に、前記ｎ型
不純物を半導体基板１に拡散させてＭＩＳＦＥＴのソー
ス領域（またはドレイン領域）となる一対のｎ型半導体
領域７ａ、７ａを形成する。
ｎ型不純物（例えばリン）をイオン打ち込みした後、図
４に示すように、半導体基板１を熱処理することによ
り、素子形成領域のうち、エッチングマスク（窒化シリ
コン膜３、酸化シリコン膜４、５およびサイドウォール
スペーサ６）で覆われていない領域の半導体基板１の表
面に厚い酸化シリコン膜８を形成すると共に、前記ｎ型
不純物を半導体基板１に拡散させてＭＩＳＦＥＴのソー
ス領域（またはドレイン領域）となる一対のｎ型半導体
領域７ａ、７ａを形成する。
【００２１】次に、図５に示すように、フィールド酸化
膜２および酸化シリコン膜４、５、８をマスクにしたエ
ッチングで窒化シリコンのサイドウォールスペーサ６を
除去した後、図６に示すように、窒化シリコン膜３の上
部の酸化シリコン膜４と側壁の酸化シリコン膜５とをエ
ッチングで除去する。
膜２および酸化シリコン膜４、５、８をマスクにしたエ
ッチングで窒化シリコンのサイドウォールスペーサ６を
除去した後、図６に示すように、窒化シリコン膜３の上
部の酸化シリコン膜４と側壁の酸化シリコン膜５とをエ
ッチングで除去する。
【００２２】次に、図７に示すように、フィールド酸化
膜２、酸化シリコン膜８および窒化シリコン膜３をマス
クにしたエッチングで窒化シリコン膜３の両側の半導体
基板１に一対の溝９、９を形成した後、これらの溝９、
９の底部にｎ型不純物（例えばリン）をイオン打ち込み
してＭＩＳＦＥＴのドレイン領域（またはソース領域）
の一部となる一対のｎ型半導体領域７ｂ、７ｂを形成す
る。
膜２、酸化シリコン膜８および窒化シリコン膜３をマス
クにしたエッチングで窒化シリコン膜３の両側の半導体
基板１に一対の溝９、９を形成した後、これらの溝９、
９の底部にｎ型不純物（例えばリン）をイオン打ち込み
してＭＩＳＦＥＴのドレイン領域（またはソース領域）
の一部となる一対のｎ型半導体領域７ｂ、７ｂを形成す
る。
【００２３】次に、図８に示すように、斜めイオン注入
法を用いて溝９、９の側壁に不純物をイオン打ち込みし
てｎ型半導体領域７ａとｎ型半導体領域７ｂとの間にＭ
ＩＳＦＥＴのチャネル領域１０を形成した後、図９に示
すように、半導体基板１を熱処理して溝９、９の側壁お
よび底部にＭＩＳＦＥＴのゲート酸化膜１１を形成す
る。
法を用いて溝９、９の側壁に不純物をイオン打ち込みし
てｎ型半導体領域７ａとｎ型半導体領域７ｂとの間にＭ
ＩＳＦＥＴのチャネル領域１０を形成した後、図９に示
すように、半導体基板１を熱処理して溝９、９の側壁お
よび底部にＭＩＳＦＥＴのゲート酸化膜１１を形成す
る。
【００２４】次に、図１０に示すように、溝９、９の内
部を含む半導体基板１上にＣＶＤ法で多結晶シリコン膜
１２を堆積した後、フォトレジストをマスクにしたエッ
チングで窒化シリコン膜３の上部の多結晶シリコン膜１
２を除去する。
部を含む半導体基板１上にＣＶＤ法で多結晶シリコン膜
１２を堆積した後、フォトレジストをマスクにしたエッ
チングで窒化シリコン膜３の上部の多結晶シリコン膜１
２を除去する。
【００２５】次に、図１１に示すように、窒化シリコン
膜３をエッチングで除去し、この窒化シリコン膜３に覆
われていた領域の半導体基板１をエッチングして前記ｎ
型半導体領域７ｂに達する溝１３を形成した後、図１２
に示すように、この溝１３の底部にｎ型不純物（例えば
リン）をイオン打ち込みしてＭＩＳＦＥＴのドレイン領
域（またはソース領域）の他の一部となるｎ型半導体領
域７ｃを形成する。これにより、前記一対のｎ型半導体
領域７ｂ、７ｂがこのｎ型半導体領域７ｃを介して電気
的に接続され、ｎ型半導体領域７ｂとｎ型半導体領域７
ｃとからなる２個のＭＩＳＦＥＴに共通のドレイン領域
（またはソース領域）が形成される。
膜３をエッチングで除去し、この窒化シリコン膜３に覆
われていた領域の半導体基板１をエッチングして前記ｎ
型半導体領域７ｂに達する溝１３を形成した後、図１２
に示すように、この溝１３の底部にｎ型不純物（例えば
リン）をイオン打ち込みしてＭＩＳＦＥＴのドレイン領
域（またはソース領域）の他の一部となるｎ型半導体領
域７ｃを形成する。これにより、前記一対のｎ型半導体
領域７ｂ、７ｂがこのｎ型半導体領域７ｃを介して電気
的に接続され、ｎ型半導体領域７ｂとｎ型半導体領域７
ｃとからなる２個のＭＩＳＦＥＴに共通のドレイン領域
（またはソース領域）が形成される。
【００２６】次に、図１３に示すように、フォトレジス
トをマスクにして多結晶シリコン膜１２をパターニング
することにより、一対のゲート電極１２ａ、１２ａを形
成する。このとき同図（ａ）に示すように、ゲート電極
１２ａ、１２ａの各一部を溝９の外部に引き出してフィ
ールド酸化膜２上に配置する。これにより、ゲート電極
１２ａの一方と、ｎ型半導体領域７ａ（ソース領域また
はドレイン領域）の一方と、ｎ型半導体領域７ｂ、７ｃ
（ドレイン領域またはソース領域）とからなる第１のＭ
ＩＳＦＥＴＱ1 、およびゲート電極１２ａの他方と、ｎ
型半導体領域７ａ（ソース領域またはドレイン領域）の
他方と、ｎ型半導体領域７ｂ、７ｃ（ドレイン領域また
はソース領域）とからなる第２のＭＩＳＦＥＴＱ2 が略
完成する。
トをマスクにして多結晶シリコン膜１２をパターニング
することにより、一対のゲート電極１２ａ、１２ａを形
成する。このとき同図（ａ）に示すように、ゲート電極
１２ａ、１２ａの各一部を溝９の外部に引き出してフィ
ールド酸化膜２上に配置する。これにより、ゲート電極
１２ａの一方と、ｎ型半導体領域７ａ（ソース領域また
はドレイン領域）の一方と、ｎ型半導体領域７ｂ、７ｃ
（ドレイン領域またはソース領域）とからなる第１のＭ
ＩＳＦＥＴＱ1 、およびゲート電極１２ａの他方と、ｎ
型半導体領域７ａ（ソース領域またはドレイン領域）の
他方と、ｎ型半導体領域７ｂ、７ｃ（ドレイン領域また
はソース領域）とからなる第２のＭＩＳＦＥＴＱ2 が略
完成する。
【００２７】次に、図１４に示すように、溝１３の内部
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜１４
を堆積した後、溝１３の底部の酸化シリコン膜１４をエ
ッチングで除去してｎ型半導体領域７ｃ（２個のＭＩＳ
ＦＥＴＱ1,Ｑ2 に共通のドレイン領域（またはソース領
域）の一部）を露出させる。
を含む半導体基板１上にＣＶＤ法で酸化シリコン膜１４
を堆積した後、溝１３の底部の酸化シリコン膜１４をエ
ッチングで除去してｎ型半導体領域７ｃ（２個のＭＩＳ
ＦＥＴＱ1,Ｑ2 に共通のドレイン領域（またはソース領
域）の一部）を露出させる。
【００２８】次に、図１５に示すように、溝１３の内部
を含む半導体基板１上に多結晶シリコンなどの導電膜を
堆積した後、フォトレジストをマスクにしてこの導電膜
をパターニングすることにより、ｎ型半導体領域７ｃ上
に引出し電極１５を形成する。このとき同図（ａ）に示
すように、引出し電極１５の一部を溝９の外部に引き出
して素子分離領域の酸化シリコン膜１４上に配置する。
を含む半導体基板１上に多結晶シリコンなどの導電膜を
堆積した後、フォトレジストをマスクにしてこの導電膜
をパターニングすることにより、ｎ型半導体領域７ｃ上
に引出し電極１５を形成する。このとき同図（ａ）に示
すように、引出し電極１５の一部を溝９の外部に引き出
して素子分離領域の酸化シリコン膜１４上に配置する。
【００２９】次に、図１６に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜１６を堆積した後、素子
分離領域に引き出されたＭＩＳＦＥＴＱ1 のゲート電極
１２ａおよびＭＩＳＦＥＴＱ2 のゲート電極１２ａのそ
れぞれの上部の酸化シリコン膜１６、１４をエッチング
して接続孔１７、１８を形成する。また同時に、引出し
電極１５の上部の酸化シリコン膜１６をエッチングして
接続孔１９を形成し、ｎ型半導体領域７ａ、７ａのそれ
ぞれの上部の酸化シリコン膜１６、１４、８をエッチン
グして接続孔２０、２１を形成する。
上にＣＶＤ法で酸化シリコン膜１６を堆積した後、素子
分離領域に引き出されたＭＩＳＦＥＴＱ1 のゲート電極
１２ａおよびＭＩＳＦＥＴＱ2 のゲート電極１２ａのそ
れぞれの上部の酸化シリコン膜１６、１４をエッチング
して接続孔１７、１８を形成する。また同時に、引出し
電極１５の上部の酸化シリコン膜１６をエッチングして
接続孔１９を形成し、ｎ型半導体領域７ａ、７ａのそれ
ぞれの上部の酸化シリコン膜１６、１４、８をエッチン
グして接続孔２０、２１を形成する。
【００３０】図１７（ａ）は、上記のようにして得られ
た本実施の形態の縦型ＭＩＳＦＥＴ（Ｑ1,Ｑ2)の概略断
面図、同図（ｂ）は、通常の横型ＭＩＳＦＥＴの概略断
面図である。
た本実施の形態の縦型ＭＩＳＦＥＴ（Ｑ1,Ｑ2)の概略断
面図、同図（ｂ）は、通常の横型ＭＩＳＦＥＴの概略断
面図である。
【００３１】同図（ｂ）に示す横型ＭＩＳＦＥＴのソー
ス領域（またはドレイン領域）の長さ（ａ）を0.７μ
ｍ、チャネル長（ｇ')を0.３μｍとした場合、２個の横
型ＭＩＳＦＥＴに共通のドレイン領域（またはソース領
域）の長さ（ｃ')は、接続孔とゲート電極との合わせ余
裕を考慮すると、少なくとも0.６μｍ程度は必要とな
る。従って、２個の横型ＭＩＳＦＥＴの横方向の長さ
（２ａ＋２ｇ’＋ｃ')は、約2.６μｍとなる。
ス領域（またはドレイン領域）の長さ（ａ）を0.７μ
ｍ、チャネル長（ｇ')を0.３μｍとした場合、２個の横
型ＭＩＳＦＥＴに共通のドレイン領域（またはソース領
域）の長さ（ｃ')は、接続孔とゲート電極との合わせ余
裕を考慮すると、少なくとも0.６μｍ程度は必要とな
る。従って、２個の横型ＭＩＳＦＥＴの横方向の長さ
（２ａ＋２ｇ’＋ｃ')は、約2.６μｍとなる。
【００３２】一方、同図（ａ）に示す本実施の形態の縦
型ＭＩＳＦＥＴのソース領域（またはドレイン領域）の
長さ（ａ）を上記横型ＭＩＳＦＥＴと同じ0.７μｍとし
た場合、溝の内部に形成したゲート電極の幅（ｇ）はチ
ャネル長に依存しないので、0.２μｍ程度まで縮小する
ことができる。また、２個のＭＩＳＦＥＴに共通のドレ
イン領域（またはソース領域）の長さ（ｃ）は、接続孔
とゲート電極との合わせ余裕を考慮しなくともよいの
で、0.３μｍ程度まで縮小することができる。従って、
２個の縦型ＭＩＳＦＥＴの横方向の長さ（２ａ＋２ｇ＋
ｃ）は、約2.１μｍとなる。
型ＭＩＳＦＥＴのソース領域（またはドレイン領域）の
長さ（ａ）を上記横型ＭＩＳＦＥＴと同じ0.７μｍとし
た場合、溝の内部に形成したゲート電極の幅（ｇ）はチ
ャネル長に依存しないので、0.２μｍ程度まで縮小する
ことができる。また、２個のＭＩＳＦＥＴに共通のドレ
イン領域（またはソース領域）の長さ（ｃ）は、接続孔
とゲート電極との合わせ余裕を考慮しなくともよいの
で、0.３μｍ程度まで縮小することができる。従って、
２個の縦型ＭＩＳＦＥＴの横方向の長さ（２ａ＋２ｇ＋
ｃ）は、約2.１μｍとなる。
【００３３】このように、本実施の形態の縦型ＭＩＳＦ
ＥＴは、同じ設計ルールで製造する横型ＭＩＳＦＥＴに
比べて平面方向の長さを２割程度短縮することができ、
チャネル長が長いＭＩＳＦＥＴの場合は、横型ＭＩＳＦ
ＥＴに比べて平面方向の長さをさらに短縮することがで
きる。この縦型ＭＩＳＦＥＴの適用例としては、例えば
高電圧回路などが挙げられる。
ＥＴは、同じ設計ルールで製造する横型ＭＩＳＦＥＴに
比べて平面方向の長さを２割程度短縮することができ、
チャネル長が長いＭＩＳＦＥＴの場合は、横型ＭＩＳＦ
ＥＴに比べて平面方向の長さをさらに短縮することがで
きる。この縦型ＭＩＳＦＥＴの適用例としては、例えば
高電圧回路などが挙げられる。
【００３４】本実施の形態の縦型ＭＩＳＦＥＴ（Ｑ1,Ｑ
2)を並列に接続した回路構成を図１８に示す。この回路
は、一方のＭＩＳＦＥＴＱ1 のソース領域（またはドレ
イン領域）と他方のＭＩＳＦＥＴＱ2 のソース領域（ま
たはドレイン領域）とを配線３０で接続することにより
実現することができる。
2)を並列に接続した回路構成を図１８に示す。この回路
は、一方のＭＩＳＦＥＴＱ1 のソース領域（またはドレ
イン領域）と他方のＭＩＳＦＥＴＱ2 のソース領域（ま
たはドレイン領域）とを配線３０で接続することにより
実現することができる。
【００３５】本実施の形態の縦型ＭＩＳＦＥＴ（Ｑ1,Ｑ
2)を用いたＥ（エンハンスメント）型インバータの回路
構成を図１９に示す。このインバータは、前記図８に示
すチャネルイオン打ち込みの際、２個のＭＩＳＦＥＴ
（Ｑ1,Ｑ2)がエンハンスメント型となるようにしきい値
電圧を調整し、一方のＭＩＳＦＥＴ（例えばＱ2)のゲー
ト電極（１２ａ）とソース領域（またはドレイン領域）
とを配線３１で接続することにより実現することができ
る。
2)を用いたＥ（エンハンスメント）型インバータの回路
構成を図１９に示す。このインバータは、前記図８に示
すチャネルイオン打ち込みの際、２個のＭＩＳＦＥＴ
（Ｑ1,Ｑ2)がエンハンスメント型となるようにしきい値
電圧を調整し、一方のＭＩＳＦＥＴ（例えばＱ2)のゲー
ト電極（１２ａ）とソース領域（またはドレイン領域）
とを配線３１で接続することにより実現することができ
る。
【００３６】このインバータ回路のように、２個のＭＩ
ＳＦＥＴ（Ｑ1,Ｑ2)に共通のドレイン領域（またはソー
ス領域）であるｎ型半導体領域７ｃの上部に引出し電極
１５を設ける必要がない場合は、図２０に示すように、
溝１３の内部を酸化シリコン膜１４で埋め込んでもよ
い。
ＳＦＥＴ（Ｑ1,Ｑ2)に共通のドレイン領域（またはソー
ス領域）であるｎ型半導体領域７ｃの上部に引出し電極
１５を設ける必要がない場合は、図２０に示すように、
溝１３の内部を酸化シリコン膜１４で埋め込んでもよ
い。
【００３７】本実施の形態の縦型ＭＩＳＦＥＴ（Ｑ1,Ｑ
2)を用いたＤ（デプリーション）型インバータの回路構
成を図２１に示す。このインバータは、前記図８に示す
チャネルイオン打ち込みの際、２個のＭＩＳＦＥＴの一
方（例えばＱ1)がエンハンスメント型、他方（例えばＱ
2)がデプリーション型となるようにしきい値電圧を調整
し、デプリーション型ＭＩＳＦＥＴ（Ｑ2)のゲート電極
（１２ａ）とドレイン領域（またはソース領域）である
ｎ型半導体領域７ｂ、７ｃとを配線３２で接続すること
により実現することができる。
2)を用いたＤ（デプリーション）型インバータの回路構
成を図２１に示す。このインバータは、前記図８に示す
チャネルイオン打ち込みの際、２個のＭＩＳＦＥＴの一
方（例えばＱ1)がエンハンスメント型、他方（例えばＱ
2)がデプリーション型となるようにしきい値電圧を調整
し、デプリーション型ＭＩＳＦＥＴ（Ｑ2)のゲート電極
（１２ａ）とドレイン領域（またはソース領域）である
ｎ型半導体領域７ｂ、７ｃとを配線３２で接続すること
により実現することができる。
【００３８】図２２は、本実施の形態の縦型ＭＩＳＦＥ
Ｔを用いた２入力ＣＭＯＳ・ＮＡＮＤゲートの回路図で
ある。このＮＡＮＤゲートは、ｎチャネル型で構成され
た２個のＭＩＳＦＥＴ（Ｑ1,Ｑ2)を直列に接続し、ｐチ
ャネル型で構成された２個のＭＩＳＦＥＴ（Ｑ3,Ｑ4)を
並列に接続することにより実現することができる。ｐチ
ャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)は、イオン打ち込み
する不純物の導電型を変えることにより、ｎチャネル型
のＭＩＳＦＥＴ（Ｑ1,Ｑ2)と同様の方法で製造すること
ができる。
Ｔを用いた２入力ＣＭＯＳ・ＮＡＮＤゲートの回路図で
ある。このＮＡＮＤゲートは、ｎチャネル型で構成され
た２個のＭＩＳＦＥＴ（Ｑ1,Ｑ2)を直列に接続し、ｐチ
ャネル型で構成された２個のＭＩＳＦＥＴ（Ｑ3,Ｑ4)を
並列に接続することにより実現することができる。ｐチ
ャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)は、イオン打ち込み
する不純物の導電型を変えることにより、ｎチャネル型
のＭＩＳＦＥＴ（Ｑ1,Ｑ2)と同様の方法で製造すること
ができる。
【００３９】なお、このＮＡＮＤゲートの２つの入力
（ＩＮ1,ＩＮ2)を接続して１入力とすることにより、イ
ンバータを構成することができる。また、ｎチャネル型
のＭＩＳＦＥＴ（Ｑ1,Ｑ2)の複数組を直列に接続し、ｐ
チャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)の複数組を並列に
接続することにより、多入力ＮＡＮＤゲートを構成する
こともできる。
（ＩＮ1,ＩＮ2)を接続して１入力とすることにより、イ
ンバータを構成することができる。また、ｎチャネル型
のＭＩＳＦＥＴ（Ｑ1,Ｑ2)の複数組を直列に接続し、ｐ
チャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)の複数組を並列に
接続することにより、多入力ＮＡＮＤゲートを構成する
こともできる。
【００４０】図２３は、本実施の形態の縦型ＭＩＳＦＥ
Ｔを用いた２入力ＣＭＯＳ・ＮＯＲゲートの回路図であ
る。このＮＯＲゲートは、 ｎチャネル型で構成された
２個のＭＩＳＦＥＴ（Ｑ1,Ｑ2)を並列に接続し、ｐチャ
ネル型で構成された２個のＭＩＳＦＥＴ（Ｑ3,Ｑ4)を直
列に接続することにより実現することができる。また、
ｎチャネル型のＭＩＳＦＥＴ（Ｑ1,Ｑ2)の複数組を並列
に接続し、ｐチャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)の複
数組を直列に接続することにより、多入力ＮＯＲゲート
を構成することもできる。
Ｔを用いた２入力ＣＭＯＳ・ＮＯＲゲートの回路図であ
る。このＮＯＲゲートは、 ｎチャネル型で構成された
２個のＭＩＳＦＥＴ（Ｑ1,Ｑ2)を並列に接続し、ｐチャ
ネル型で構成された２個のＭＩＳＦＥＴ（Ｑ3,Ｑ4)を直
列に接続することにより実現することができる。また、
ｎチャネル型のＭＩＳＦＥＴ（Ｑ1,Ｑ2)の複数組を並列
に接続し、ｐチャネル型のＭＩＳＦＥＴ（Ｑ3,Ｑ4)の複
数組を直列に接続することにより、多入力ＮＯＲゲート
を構成することもできる。
【００４１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４２】前記実施の形態ではＬＯＣＯＳ法で形成し
たフィールド酸化膜によって素子分離を行ったが、半導
体基板に形成した溝に絶縁膜を埋め込んで素子分離領域
を形成してもよい。
たフィールド酸化膜によって素子分離を行ったが、半導
体基板に形成した溝に絶縁膜を埋め込んで素子分離領域
を形成してもよい。
【００４３】本発明の縦型ＭＩＳＦＥＴを用いて形成さ
れる回路は、インバータ、ＮＡＮＤ、ＮＯＲといった論
理回路に限定されるものではない。
れる回路は、インバータ、ＮＡＮＤ、ＮＯＲといった論
理回路に限定されるものではない。
【００４４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】本発明によれば、短チャネル特性の改善と
微細化を同時に図ることができる縦型ＭＩＳＦＥＴの利
点を損なうことなく、隣り合ったＭＩＳＦＥＴ同士を直
列にも並列にも接続することができるので、インバー
タ、ＮＡＮＤ、ＮＯＲといった各種の回路を高い集積度
で形成することが可能となる。
微細化を同時に図ることができる縦型ＭＩＳＦＥＴの利
点を損なうことなく、隣り合ったＭＩＳＦＥＴ同士を直
列にも並列にも接続することができるので、インバー
タ、ＮＡＮＤ、ＮＯＲといった各種の回路を高い集積度
で形成することが可能となる。
【図１】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図２】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図３】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図４】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図５】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図６】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図７】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図８】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図９】本発明の一実施の形態である縦型ＭＩＳＦＥＴ
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
の製造方法を示す平面図（ａ）および断面図（ｂ）であ
る。
【図１０】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１１】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１２】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１３】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１４】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１５】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１６】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
Ｔの製造方法を示す平面図（ａ）および断面図（ｂ）で
ある。
【図１７】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔの概略断面図（ａ）および通常の横型ＭＩＳＦＥＴの
概略断面図（ｂ）である。
Ｔの概略断面図（ａ）および通常の横型ＭＩＳＦＥＴの
概略断面図（ｂ）である。
【図１８】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔを並列に接続した回路図（ａ）および平面図（ｂ）で
ある。
Ｔを並列に接続した回路図（ａ）および平面図（ｂ）で
ある。
【図１９】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔを用いたエンハンスメント型インバータの回路図
（ａ）および平面図（ｂ）である。
Ｔを用いたエンハンスメント型インバータの回路図
（ａ）および平面図（ｂ）である。
【図２０】本発明の他の実施の形態である縦型ＭＩＳＦ
ＥＴの製造方法を示す平面図（ａ）および断面図（ｂ）
である。
ＥＴの製造方法を示す平面図（ａ）および断面図（ｂ）
である。
【図２１】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔを用いたデプリーション型インバータの回路図（ａ）
および平面図（ｂ）である。
Ｔを用いたデプリーション型インバータの回路図（ａ）
および平面図（ｂ）である。
【図２２】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔを用いた２入力ＣＭＯＳ・ＮＡＮＤゲートの回路図で
ある。
Ｔを用いた２入力ＣＭＯＳ・ＮＡＮＤゲートの回路図で
ある。
【図２３】本発明の一実施の形態である縦型ＭＩＳＦＥ
Ｔを用いた２入力ＣＭＯＳ・ＮＯＲゲートの回路図であ
る。
Ｔを用いた２入力ＣＭＯＳ・ＮＯＲゲートの回路図であ
る。
１ 半導体基板 ２ 絶縁層 ３ 窒化シリコン膜 ４ 酸化シリコン膜 ５ 酸化シリコン膜 ６ サイドウォールスペーサ ７ａ ｎ型半導体領域 ７ｂ ｎ型半導体領域 ７ｃ ｎ型半導体領域 ８ 酸化シリコン膜 ９ 溝 １０ チャネル領域 １１ ゲート酸化膜 １２ 多結晶シリコン膜 １２ａ ゲート電極 １３ 溝 １４ 酸化シリコン膜 １５ 引出し電極 １６ 酸化シリコン膜 １７ 接続孔 １８ 接続孔 １９ 接続孔 ２０ 接続孔 ２１ 接続孔 ３０ 配線 ３１ 配線 ３２ 配線 Ｑ1 〜Ｑ4 ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大高 奈緒美 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 加藤 正高 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】 第１のＭＩＳＦＥＴのソース領域、ドレ
イン領域の一方と第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の一方とが互いに接続された一対のＭＩＳＦ
ＥＴを有する半導体集積回路装置であって、 半導体基板に形成された溝の内部には、絶縁膜によって
互いに分離された前記第１のＭＩＳＦＥＴのゲート電極
と前記第２のＭＩＳＦＥＴのゲート電極とが対向して設
けられており、 前記溝の内壁には、前記第１のＭＩＳＦＥＴのゲート絶
縁膜と前記第２のＭＩＳＦＥＴのゲート絶縁膜とが設け
られており、 前記溝の周囲の前記半導体基板には、前記第１のＭＩＳ
ＦＥＴのソース領域、ドレイン領域の一方と前記第２の
ＭＩＳＦＥＴのソース領域、ドレイン領域の一方とが前
記溝を挟んで対向して設けられており、 前記溝の底部の前記半導体基板には、前記第１のＭＩＳ
ＦＥＴと前記第２のＭＩＳＦＥＴとに共通のソース領
域、ドレイン領域の他方が設けられていることを特徴と
する半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記溝の底部に設けられた前記ソース領域、ドレ
イン領域の他方の上部には、前記ソース領域、ドレイン
領域の他方と電気的に接続され、かつ前記絶縁膜によっ
て前記第１のＭＩＳＦＥＴのゲート電極および前記第２
のＭＩＳＦＥＴのゲート電極と互いに分離された引き出
し電極が設けられていることを特徴とする半導体集積回
路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記第１のＭＩＳＦＥＴのゲート電極を
入力端子とし、前記第１のＭＩＳＦＥＴのソース領域、
ドレイン領域の一方を低電圧電源に接続し、前記第２の
ＭＩＳＦＥＴのゲート電極およびソース領域、ドレイン
領域の一方とを高電圧電源に接続し、前記第１のＭＩＳ
ＦＥＴと前記第２のＭＩＳＦＥＴとに共通のソース領
域、ドレイン領域の他方を出力端子としてインバータを
形成したことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置であって、前記第１のＭＩＳＦＥＴが０Ｖのゲート
バイアス時にはドレイン電流が流れないようなエンハス
メントモード動作をするように、前記溝の側壁に不純物
をイオン注入して前記第１のＭＩＳＦＥＴのチャネル領
域を形成し、前記第２のＭＩＳＦＥＴが０Ｖのゲートバ
イアス時にはドレイン電流が流れるようなデプリーショ
ンモード動作をするように、前記溝の側壁に不純物をイ
オン注入して前記第２のＭＩＳＦＥＴのチャネル領域を
形成し、前記第１のＭＩＳＦＥＴのゲート電極を入力端
子とし、前記第１のＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方を低電圧電源に接続し、前記第２のＭＩＳ
ＦＥＴのソース領域、ドレイン領域の一方を高電圧電源
に接続し、前記第２のＭＩＳＦＥＴのゲート電極と前記
第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとに共通
のソース領域、ドレイン領域の他方とを電気的に接続
し、前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴ
とに共通のソース領域、ドレイン領域の他方を出力端子
としてインバータを形成したことを特徴とする半導体集
積回路装置。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置であって、前記第１のＭＩＳＦＥＴと前記第２のＭ
ＩＳＦＥＴの一組をｎチャネル型で構成すると共に他の
一組をｐチャネル型で構成し、ｐチャネル型で構成した
前記第１のＭＩＳＦＥＴのソース領域、ドレイン領域の
一方とｐチャネル型で構成した前記第２のＭＩＳＦＥＴ
のソース領域、ドレイン領域の一方とを電気的に接続し
て第１の電極を構成し、ｎチャネル型で構成した前記第
１のＭＩＳＦＥＴのソース領域、ドレイン領域の一方を
低電圧電源に接続し、ｎチャネル型で構成した前記第２
のＭＩＳＦＥＴのソース領域、ドレイン領域の一方と、
ｐチャネル型で構成した前記第１のＭＩＳＦＥＴと前記
第２のＭＩＳＦＥＴとに共通のソース領域、ドレイン領
域の他方または前記第１の電極のいずれか一方とを電気
的に接続して出力端子を構成し、ｐチャネル型で構成し
た前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴと
に共通のソース領域、ドレイン領域の他方または前記第
１の電極の他方を高電圧電源に接続し、ｎチャネル型で
構成した前記第１のＭＩＳＦＥＴのゲート電極とｐチャ
ネル型で構成した前記第１のＭＩＳＦＥＴのゲート電極
とを電気的に接続して第１の入力端子を構成し、ｎチャ
ネル型で構成した前記第２のＭＩＳＦＥＴのゲート電極
とｐチャネル型で構成した前記第２のＭＩＳＦＥＴのゲ
ート電極とを電気的に接続して第２の入力端子を構成す
ることにより、２入力ＣＭＯＳ・ＮＡＮＤゲートを形成
したことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置であって、前記第１のＭＩＳＦＥＴと前記第２のＭ
ＩＳＦＥＴの一組をｎチャネル型で構成すると共に他の
一組をｐチャネル型で構成し、ｎチャネル型で構成した
前記第１のＭＩＳＦＥＴのソース領域、ドレイン領域の
一方とｎチャネル型で構成した前記第２のＭＩＳＦＥＴ
のソース領域、ドレイン領域の一方とを電気的に接続し
て第２の電極を構成し、ｐチャネル型で構成した前記第
１のＭＩＳＦＥＴのソース領域、ドレイン領域の一方を
低電圧電源に接続し、ｐチャネル型で構成した前記第２
のＭＩＳＦＥＴのソース領域、ドレイン領域の一方と、
ｎチャネル型で構成した前記第１のＭＩＳＦＥＴと前記
第２のＭＩＳＦＥＴとに共通のソース領域、ドレイン領
域の他方または前記第２の電極のいずれか一方とを電気
的に接続して出力端子を構成し、ｎチャネル型で構成し
た前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴと
に共通のソース領域、ドレイン領域の他方または前記第
２の電極の他方を低電圧電源に接続し、ｎチャネル型で
構成した前記第１のＭＩＳＦＥＴのゲート電極とｐチャ
ネル型で構成した前記第１のＭＩＳＦＥＴのゲート電極
とを電気的に接続して第１の入力端子を構成し、ｎチャ
ネル型で構成した前記第２のＭＩＳＦＥＴのゲート電極
とｐチャネル型で構成した前記第２のＭＩＳＦＥＴのゲ
ート電極とを電気的に接続して第２の入力端子を構成す
ることにより、２入力ＣＭＯＳ・ＮＯＲゲートを形成し
たことを特徴とする半導体集積回路装置。 - 【請求項７】 第１のＭＩＳＦＥＴのソース領域、ドレ
イン領域の一方と第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の一方とが互いに接続された一対のＭＩＳＦ
ＥＴを有する半導体集積回路装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面に素子分離領域を
形成した後、前記素子分離領域で囲まれた素子形成領域
の前記半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜の上部および側壁に前記第１絶縁
膜とはエッチング速度が異なる第２絶縁膜を形成した
後、前記第２絶縁膜の側壁に前記第２絶縁膜とはエッチ
ング速度が異なる第３絶縁膜からなるサイドウォールス
ペーサを形成する工程、（ｃ）前記素子形成領域の前記
半導体基板に第２導電型の不純物をイオン打ち込みした
後、前記半導体基板を熱処理することにより、前記第１
絶縁膜、前記第２絶縁膜および前記サイドウォールスペ
ーサで覆われていない領域の前記半導体基板１の表面に
第４絶縁膜を形成すると共に、前記第４絶縁膜の下部の
前記半導体基板に前記第１のＭＩＳＦＥＴのソース領
域、ドレイン領域の一方と前記第２のＭＩＳＦＥＴのソ
ース領域、ドレイン領域の一方とを形成する工程、
（ｄ）前記サイドウォールスペーサおよび前記第２絶縁
膜を除去した後、前記第１絶縁膜の両側の前記半導体基
板をエッチングして一対の第１溝を形成する工程、
（ｅ）前記一対の第１溝の底部に第２導電型の不純物を
イオン打ち込みして、前記第１のＭＩＳＦＥＴと前記第
２のＭＩＳＦＥＴとに共通のソース領域、ドレイン領域
の他方の一部を形成する工程、（ｆ）前記一対の第１溝
のそれぞれの側壁に斜めイオン注入法を用いて不純物を
イオン打ち込みすることにより、前記第１のＭＩＳＦＥ
Ｔのチャネル領域と前記第２のＭＩＳＦＥＴのチャネル
領域とを形成した後、前記半導体基板を熱処理すること
により、前記一対の第１溝のそれぞれの内壁に前記第１
のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭＩＳＦＥ
Ｔのゲート絶縁膜とを形成する工程、（ｇ）前記一対の
第１溝の内部を含む前記半導体基板上に第１導電膜を形
成した後、前記第１絶縁膜の上部の前記第１導電膜を除
去する工程、（ｈ）前記第１絶縁膜を除去した後、前記
第１絶縁膜の下部の前記半導体基板をエッチングするこ
とにより、前記第１のＭＩＳＦＥＴと前記第２のＭＩＳ
ＦＥＴとに共通のソース領域、ドレイン領域の他方の一
部に達する第２溝を形成する工程、（ｉ）前記第２溝の
底部の前記半導体基板に第２導電型の不純物をイオン打
ち込みして、前記第１のＭＩＳＦＥＴと前記第２のＭＩ
ＳＦＥＴとに共通のソース領域、ドレイン領域の他方の
他の一部を形成する工程、（ｊ）前記第１導電膜をパタ
ーニングすることにより、前記一対の第１溝の一方に前
記第１のＭＩＳＦＥＴのゲート電極を形成し、前記一対
の第１溝の他方に前記第２のＭＩＳＦＥＴのゲート電極
を形成する工程、（ｋ）前記第２溝の内部を含む前記半
導体基板上に第５絶縁膜を形成した後、前記第２溝の底
部の前記第５絶縁膜を除去することにより、前記第１の
ＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとに共通のソー
ス領域、ドレイン領域を露出させる工程、を含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記工程（ｋ）の後、前記第２溝の内
部を含む前記半導体基板上に第２導電膜を形成した後、
前記第２導電膜をパターニングすることにより、前記第
１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴとに共通の
ソース領域、ドレイン領域の上部に引き出し電極を形成
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260439A JPH10107280A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260439A JPH10107280A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107280A true JPH10107280A (ja) | 1998-04-24 |
Family
ID=17347959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260439A Pending JPH10107280A (ja) | 1996-10-01 | 1996-10-01 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107280A (ja) |
Cited By (12)
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-
1996
- 1996-10-01 JP JP8260439A patent/JPH10107280A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
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| A02 | Decision of refusal |
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