JPS638623B2 - - Google Patents
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- JPS638623B2 JPS638623B2 JP51060046A JP6004676A JPS638623B2 JP S638623 B2 JPS638623 B2 JP S638623B2 JP 51060046 A JP51060046 A JP 51060046A JP 6004676 A JP6004676 A JP 6004676A JP S638623 B2 JPS638623 B2 JP S638623B2
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Description
【発明の詳細な説明】
本発明はコンプリメンタリーMISICの製法に
関するものである。
関するものである。
コンプリメンタリーMISICは低消費電力であ
り、動作電圧範囲が広いことを特徴とするが、広
い動作電圧範囲を得る為に素子分離が必要であ
り、この素子分離領域が大きな面積を必要とし、
従来集積密度を大きくできない主因となつてい
た。〔例えば特公昭49―44555号公報〕 本発明においては、ｐチヤンネルMISFET、
ｎチヤンネルMISFETのいずれを形成する領域
においても、MISFET相互間の素子分離を厚い
酸化膜（〜1.0μ）及びこれと自己整合的にこの下
部にのみ高不純物濃度層を形成して達成しようと
するものである。MISICの素子分離としては、
(a)MISFET相互間を結ぶ配線下に寄生的にでき
るMISFETのしきい値電圧を大きくすること、
(b)MISFETのソース・ドレイン接合の破壊電圧
を低下させないこと、(c)活性MISFETの素子特
性に影響を与えないことが重要であるが、(a)は
MISFET領域の外側を厚い酸化膜（〜1.0μ）及び
高不純物濃度とすることにより達成でき、(b)は、
上記高不純物濃度層の濃度をソース・ドレイン接
合破壊電圧を低下させない範囲に、イオン打込み
法で正確に制御することにより達成できる。
り、動作電圧範囲が広いことを特徴とするが、広
い動作電圧範囲を得る為に素子分離が必要であ
り、この素子分離領域が大きな面積を必要とし、
従来集積密度を大きくできない主因となつてい
た。〔例えば特公昭49―44555号公報〕 本発明においては、ｐチヤンネルMISFET、
ｎチヤンネルMISFETのいずれを形成する領域
においても、MISFET相互間の素子分離を厚い
酸化膜（〜1.0μ）及びこれと自己整合的にこの下
部にのみ高不純物濃度層を形成して達成しようと
するものである。MISICの素子分離としては、
(a)MISFET相互間を結ぶ配線下に寄生的にでき
るMISFETのしきい値電圧を大きくすること、
(b)MISFETのソース・ドレイン接合の破壊電圧
を低下させないこと、(c)活性MISFETの素子特
性に影響を与えないことが重要であるが、(a)は
MISFET領域の外側を厚い酸化膜（〜1.0μ）及び
高不純物濃度とすることにより達成でき、(b)は、
上記高不純物濃度層の濃度をソース・ドレイン接
合破壊電圧を低下させない範囲に、イオン打込み
法で正確に制御することにより達成できる。
(a)、(b)は互いに矛盾する要求であり、試作した
結果では、ｐチヤンネルMISFET、ｎチヤンネ
ルMISFETのいずれもソース・ドレイン接合破
壊電圧約30Vを低下させないで達成できる。寄生
MISFETのしきい値電圧の上限は約30Vである。
結果では、ｐチヤンネルMISFET、ｎチヤンネ
ルMISFETのいずれもソース・ドレイン接合破
壊電圧約30Vを低下させないで達成できる。寄生
MISFETのしきい値電圧の上限は約30Vである。
(c)はMISFET領域の外側の厚い酸化膜層と高
不純物濃度層を自己整合的に形成することによ
り、上記高不純物濃度層がMISFETのチヤンネ
ル部と重なることはなく自動的に達成できる。
不純物濃度層を自己整合的に形成することによ
り、上記高不純物濃度層がMISFETのチヤンネ
ル部と重なることはなく自動的に達成できる。
即ち本発明は、上記の要請に応えるべくなされ
たもので、その目的はコンプリメンタリMIS―
ICにおいて、集積密度を低下させたり、ソー
ス・ドレイン接合耐圧を低めることなく有効に素
子分離を行うようにすることにある。上記目的を
達成するための本発明の要旨は、第１導電型の半
導体領域に選択的に形成される前記第１導電型と
は反対の第２導電型のウエル領域及びこのウエル
領域が形成されない前記半導体領域の他の領域そ
れぞれに絶縁ゲート型電界効果トランジスタを形
成するコンプリメンタリMIS―ICの製法であつ
て、前記第２導電型のウエル領域と、該ウエル領
域と隣接し前記第１導電型である他の領域とを有
する半導体基板を形成する工程、前記ウエル領域
上及び前記他の領域上それぞれに酸化膜を介して
耐酸化膜を選択的に形成する工程、前記ウエル領
域上の耐酸化膜が形成されていない箇所から前記
酸化膜を通してイオン打込みにより第２導電型の
不純物を前記ウエル領域に導入する工程、前記耐
酸化膜をマスクとして前記ウエル領域表面及び前
記他の領域表面にフイールド酸化膜を形成する工
程、前記フイールド酸化膜で囲まれた前記ウエル
領域及び他の領域それぞれにソース及びドレイン
領域を形成する工程を有することを特徴とするコ
ンプリメンタリMIS―ICの製法にある。
たもので、その目的はコンプリメンタリMIS―
ICにおいて、集積密度を低下させたり、ソー
ス・ドレイン接合耐圧を低めることなく有効に素
子分離を行うようにすることにある。上記目的を
達成するための本発明の要旨は、第１導電型の半
導体領域に選択的に形成される前記第１導電型と
は反対の第２導電型のウエル領域及びこのウエル
領域が形成されない前記半導体領域の他の領域そ
れぞれに絶縁ゲート型電界効果トランジスタを形
成するコンプリメンタリMIS―ICの製法であつ
て、前記第２導電型のウエル領域と、該ウエル領
域と隣接し前記第１導電型である他の領域とを有
する半導体基板を形成する工程、前記ウエル領域
上及び前記他の領域上それぞれに酸化膜を介して
耐酸化膜を選択的に形成する工程、前記ウエル領
域上の耐酸化膜が形成されていない箇所から前記
酸化膜を通してイオン打込みにより第２導電型の
不純物を前記ウエル領域に導入する工程、前記耐
酸化膜をマスクとして前記ウエル領域表面及び前
記他の領域表面にフイールド酸化膜を形成する工
程、前記フイールド酸化膜で囲まれた前記ウエル
領域及び他の領域それぞれにソース及びドレイン
領域を形成する工程を有することを特徴とするコ
ンプリメンタリMIS―ICの製法にある。
以下本発明を実施例により説明する。
図面は本発明の一実施例を工程順に示すもので
ある。
ある。
(a) ｎ型半導体基板１表面部に選択的にｐ型不純
物を拡散してｎチヤンネル型MISFETを形成
すべきｐ型ウエル２を形成した後、半導体表面
に形成された段差のあるSiO2膜をエツチング
除去し、改めて1000Å程度の薄いSiO2膜３を
全面的に形成する。
物を拡散してｎチヤンネル型MISFETを形成
すべきｐ型ウエル２を形成した後、半導体表面
に形成された段差のあるSiO2膜をエツチング
除去し、改めて1000Å程度の薄いSiO2膜３を
全面的に形成する。
そして、そのSiO2膜２の表面に耐酸化性絶
縁膜たるSi2N4膜４を全面的に形成する。
縁膜たるSi2N4膜４を全面的に形成する。
(b) 次いで、ｐ型ウエル部上において、Si2N4膜
４をフオトエツチングすることにより第１の窓
開部６ａを形成する。このエツチング部は隣り
合せるMISFETを仕切る部分に対応する。
４をフオトエツチングすることにより第１の窓
開部６ａを形成する。このエツチング部は隣り
合せるMISFETを仕切る部分に対応する。
(c) 上記状態でｐ型不純物例えばホウ素７を半導
体ウエル２表面にイオン打込みする。この不純
物は薄いSiO2膜３を通してウエル表面に選択
的に打込まれることになる。
体ウエル２表面にイオン打込みする。この不純
物は薄いSiO2膜３を通してウエル表面に選択
的に打込まれることになる。
(d) 次いで、更にSi2N4膜４に対するフオトエツ
チングを施し、ｎ型半導体基板１上に第２の窓
開部６ｂを形成する。
チングを施し、ｎ型半導体基板１上に第２の窓
開部６ｂを形成する。
(e) 上記フオトエツチング処理を終えた後、フオ
トレジスト膜５を附着させたままの状態で、ｎ
型不純物例えばリン８を半導体基板１表面にイ
オン打込みする。
トレジスト膜５を附着させたままの状態で、ｎ
型不純物例えばリン８を半導体基板１表面にイ
オン打込みする。
(f) その後、フオトレジスト膜５を除去し、窒化
シリコン膜４をマスクとして半導体表面を加熱
酸化する。これにより選択酸化層９が形成され
るだけでなく、この選択酸化層９の下部にはイ
オン打込された不純物が活性化することにより
p+型半導体領域１０及びn+型半導体領域１１
が形成される。
シリコン膜４をマスクとして半導体表面を加熱
酸化する。これにより選択酸化層９が形成され
るだけでなく、この選択酸化層９の下部にはイ
オン打込された不純物が活性化することにより
p+型半導体領域１０及びn+型半導体領域１１
が形成される。
(g) そして、選択酸化層９によつて囲まれた各半
導体領域部にMISFET素子を形成する。
導体領域部にMISFET素子を形成する。
このp+型半導体領域１０及びn+型半導体領
域１１はチヤンネルストツパとしての役割を果
す。なお図面(g)において１２はシリコンゲー
ト、１３はソース、１４はドレインである。
域１１はチヤンネルストツパとしての役割を果
す。なお図面(g)において１２はシリコンゲー
ト、１３はソース、１４はドレインである。
本発明によれば、チヤンネルストツパとなる半
導体領域をセルフアライメント方式により形成す
ることができ集積化に極めて有効となる。すなわ
ち、チヤンネルストツパ領域形成用不純物をイオ
ン打込みする際にマスクとして用いたSi2N4膜の
窓開部を通じて選択酸化するのでセルフアライメ
ントが可能となり、その選択酸化部とチヤンネル
ストツパとを一致させることができ、素子分離の
ために必要とされる領域の面積がいたずらに広く
なることがなく、かつ、有効、確実に素子分離で
きる。
導体領域をセルフアライメント方式により形成す
ることができ集積化に極めて有効となる。すなわ
ち、チヤンネルストツパ領域形成用不純物をイオ
ン打込みする際にマスクとして用いたSi2N4膜の
窓開部を通じて選択酸化するのでセルフアライメ
ントが可能となり、その選択酸化部とチヤンネル
ストツパとを一致させることができ、素子分離の
ために必要とされる領域の面積がいたずらに広く
なることがなく、かつ、有効、確実に素子分離で
きる。
すなわち集積密度を低めることなくチヤンネル
ストツパの形成及び選択酸化による寄生FETの
高しきい値化という二つ手段で素子分離ができる
のである。
ストツパの形成及び選択酸化による寄生FETの
高しきい値化という二つ手段で素子分離ができる
のである。
この場合、特に、ウエル２は選択酸化層９の形
成前に予め形成されるので、ｐ型チヤンネルスト
ツパ１０は、ウエルの形成とは無関係に所定の不
純物濃度で薄く形成することができる。このた
め、ｐ型チヤンネルストツパ１０がMISFET形
成領域において、ソース１３、ドレイン１４と重
なり合う領域を少なくできるので、ソース１３、
ドレイン１４の占有面積を小さくできる。しか
も、このとき、チヤンネルストツパ１０は、ソー
ス１３、ドレイン１４と自己整合されるから、チ
ヤンネルストツパとソース、ドレイン領域との重
なり合う領域を著しく減少することができ、これ
によつて、ソース、ドレイン領域の占有面積を一
層減少することができる。このように、複数のｎ
チヤンネル型MISFETをウエル２に共通に形成
することは占有面積を減少させる上で、有利であ
る。
成前に予め形成されるので、ｐ型チヤンネルスト
ツパ１０は、ウエルの形成とは無関係に所定の不
純物濃度で薄く形成することができる。このた
め、ｐ型チヤンネルストツパ１０がMISFET形
成領域において、ソース１３、ドレイン１４と重
なり合う領域を少なくできるので、ソース１３、
ドレイン１４の占有面積を小さくできる。しか
も、このとき、チヤンネルストツパ１０は、ソー
ス１３、ドレイン１４と自己整合されるから、チ
ヤンネルストツパとソース、ドレイン領域との重
なり合う領域を著しく減少することができ、これ
によつて、ソース、ドレイン領域の占有面積を一
層減少することができる。このように、複数のｎ
チヤンネル型MISFETをウエル２に共通に形成
することは占有面積を減少させる上で、有利であ
る。
また、チヤンネルストツパ領域を形成すること
すなわち該部において不純物濃度を高めることは
接合耐圧低下につながりかねないが、実際上ソー
ス・ドレイン接合耐圧を30Vにした場合は寄生
MISFETのしきい値電圧の上限は約30Vとなり、
支障をきたさなかつた。
すなわち該部において不純物濃度を高めることは
接合耐圧低下につながりかねないが、実際上ソー
ス・ドレイン接合耐圧を30Vにした場合は寄生
MISFETのしきい値電圧の上限は約30Vとなり、
支障をきたさなかつた。
また、コンプリメンターMISICのｎ型、ｐ型
の二種のチヤンネルストツパ領域はマスク工程を
一回増すだけで形成することができ、工程数が少
なくなる。
の二種のチヤンネルストツパ領域はマスク工程を
一回増すだけで形成することができ、工程数が少
なくなる。
なお、上記実施例はまずウエル側にチヤンネル
ストツパ形成用ｐ型不純物を打込み、次いで基板
側にｎ型不純物を打込むものであつたが、逆にま
ず基板側にチヤンネルストツパ形成用ｎ型不純物
を打込み、次いでウエル側にｐ型不純物を打込む
ようにしてもよい。
ストツパ形成用ｐ型不純物を打込み、次いで基板
側にｎ型不純物を打込むものであつたが、逆にま
ず基板側にチヤンネルストツパ形成用ｎ型不純物
を打込み、次いでウエル側にｐ型不純物を打込む
ようにしてもよい。
また、本発明はｎ型ウエルを有するｐ型半導体
基板にコンプリメンタリMIS―ICを形成する場
合にも適用することができるこというまでもな
い。
基板にコンプリメンタリMIS―ICを形成する場
合にも適用することができるこというまでもな
い。
図面ａ〜ｇは本発明の一実施例における各工程
の半導体基体の状態を示す断面図である。 １……ｎ型半導体基板、２……ｐ型半導体ウエ
ル、３……SiO2膜、４……Si2N4膜、５……フオ
トレジスト、６ａ……第１の窓開部、６ｂ……第
２の窓開部、７……打込まれたｐ型不純物、８…
…打込まれたｎ型不純物、９……選択酸化層、１
０……ｐ型チヤンネルストツパ、１１……ｎ型チ
ヤンネルストツパ、１２……シリコンゲート、１
３……ソース、１４……ドレイン。
の半導体基体の状態を示す断面図である。 １……ｎ型半導体基板、２……ｐ型半導体ウエ
ル、３……SiO2膜、４……Si2N4膜、５……フオ
トレジスト、６ａ……第１の窓開部、６ｂ……第
２の窓開部、７……打込まれたｐ型不純物、８…
…打込まれたｎ型不純物、９……選択酸化層、１
０……ｐ型チヤンネルストツパ、１１……ｎ型チ
ヤンネルストツパ、１２……シリコンゲート、１
３……ソース、１４……ドレイン。
Claims (1)
- １ 第１導電型の半導体領域に選択的に形成され
る前記第１導電型とは反対の第２導電型のウエル
領域及びこのウエル領域が形成されない前記半導
体領域の他の領域それぞれに絶縁ゲート型電界効
果トランジスタを形成するコンプリメンタリMIS
―ICの製法であつて、前記第２導電型のウエル
領域と、該ウエル領域と隣接し前記第１導電型で
ある他の領域とを有する半導体基板を形成する工
程、前記ウエル領域上及び前記他の領域上それぞ
れに酸化膜を介して耐酸化膜を選択的に形成する
工程、前記ウエル領域上の耐酸化膜が形成されて
いない箇所から前記酸化膜を通してイオン打込み
により第２導電型の不純物を前記ウエル領域に導
入する工程、前記耐酸化膜をマスクとして前記ウ
エル領域表面及び前記他の領域表面にフイールド
酸化膜を形成する工程、前記フイールド酸化膜で
囲まれた前記ウエル領域及び他の領域それぞれに
ソース及びドレイン領域を形成する工程を有する
ことを特徴とするコンプリメンタリMIS―ICの
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6004676A JPS52143782A (en) | 1976-05-26 | 1976-05-26 | Construction of complementary mis-ic and its production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6004676A JPS52143782A (en) | 1976-05-26 | 1976-05-26 | Construction of complementary mis-ic and its production |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52143782A JPS52143782A (en) | 1977-11-30 |
| JPS638623B2 true JPS638623B2 (ja) | 1988-02-23 |
Family
ID=13130734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6004676A Granted JPS52143782A (en) | 1976-05-26 | 1976-05-26 | Construction of complementary mis-ic and its production |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52143782A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4306916A (en) * | 1979-09-20 | 1981-12-22 | American Microsystems, Inc. | CMOS P-Well selective implant method |
| JPS5766659A (en) * | 1980-10-09 | 1982-04-22 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5779667A (en) * | 1980-11-05 | 1982-05-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4411058A (en) * | 1981-08-31 | 1983-10-25 | Hughes Aircraft Company | Process for fabricating CMOS devices with self-aligned channel stops |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| JPH0575042A (ja) * | 1992-03-05 | 1993-03-26 | Seiko Epson Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4829376A (ja) * | 1971-08-03 | 1973-04-18 | ||
| JPS4846275A (ja) * | 1971-10-07 | 1973-07-02 |
-
1976
- 1976-05-26 JP JP6004676A patent/JPS52143782A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4829376A (ja) * | 1971-08-03 | 1973-04-18 | ||
| JPS4846275A (ja) * | 1971-10-07 | 1973-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52143782A (en) | 1977-11-30 |
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