JPS6038856A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS6038856A JP58146325A JP14632583A JPS6038856A JP S6038856 A JPS6038856 A JP S6038856A JP 58146325 A JP58146325 A JP 58146325A JP 14632583 A JP14632583 A JP 14632583A JP S6038856 A JPS6038856 A JP S6038856A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体技術さらには半導体年債回路に適用
して特に有効な技術に関するもので、例えばＭＯ８集積
回路におけるバイポーラトランジスタの形成に適用して
有効な技術に関するものである。
〔背景技術〕
最近のＣＭＯ８集積回路技術においては、一般にＮ形半
導体基板上にＰウェル領域を形成して、このＰウェル領
域にＮチャンネル形のＭＯＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）を形成することが打力われている。
そこで、とのＰウェル領域を利用して、出力部の最終段
等において駆動能力の小さなＣＭＯＳインバータの代わ
りに第１図に示すようなバイポーラトランジスタを形成
して出力用トランジスタを構成する技術が知られている
（例えば特開昭５７−１３０４６１号）。
すなわち、ＣＭＯ８集積回路においては、Ｎ形半導体基
板１上にＰウェル領域の製造工程と同時にベース領域と
なるＰ形拡散領域２を形成し、このＰ形拡散領域２上に
エミッタ領域となるＮ＋領域３をソース・ドレイン領域
の形成と同時に形成する。これにより、全くプロセスを
変更することなくＣＭＯ８集積回路上にＮＰＮ形のバイ
ボー２トランジスタを構成しようとするものである。
しかしながら、第１図に示すよう列構造のバイポーラト
ランジスタは、トランジスタの性能よりもむしろ製造プ
ロセスに重きをおいて、これを変更しないように設計し
ているため、トランジスタとしての動作速度や特性はど
うしてもバイボー２集積回路上のトランジスタよシもか
なり劣ってしまうという問題点があることが分かった。
〔発明の目的〕
この発明の目的は、従来に比べて顕著な効果を奏する半
導体技術を提供することにある。
この発明の他の目的は、例えばＭＯ８集積回路に適用し
た場合に、ＭＯ８集積回路の製造プロセスをほとんど変
更することなく同一半導体基板上に動作速度が速く特性
のすぐれたバイポーラトランジスタを構成できるように
することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細省の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわちこの発明は、ポリシリコンが２層に形成される
ようにされたＣＭＯ８集積回路において、例えばＮチャ
ンネル形ＭＯ８ＦＥＴのソース・ドレイン用電極のコン
タクトホールの形成と同時にエミッタ領域となる部分の
絶縁膜に穴をあけて第２層目のポリシリコン層を形成し
、このポリシリコン層からの拡散によってエミッタ用拡
散層を形成させることによυ、エミッタ領域を浅く形成
でき、かつマスクの合せ余裕が不猥となるという作用に
よシ、エミッタサイズを小さくしてその寄生容量を減少
させて７＜　先ポ、−ラトランジスタの動作速度および
特性を向上させるという上記目的を達成するものである
。
以下図面を用いてこの発明を具体的に説明する。
〔実施例〕
第２図〜第５図は本発明をＣＭＯ８集積回路に適用した
場合の一実施例を製造工程順に示したものである。
この実施例では、特に制限されないが、Ｐ型シリコンチ
ップのような一個の半導体基板１上に、Ｐウェル領域２
およびＮウェル領域３を形成し、このＰウェル領域２お
よびＮウェル領域３上にそれぞれＮチャンネル形ＭＯ８
ＦＥＴとＰチャンネル形ＭＯ８ＦＥＴを形成して第２図
のような状態にされるまでの工程は、従来のＣＭＯＳプ
ロセスと同様である。すなわち、先ず半導体基板ｌの表
面にシリコン酸化膜を形成して、ホトエツチングを行な
い、この酸化膜をマスクとしてＮチャンネル形ＭＯ８Ｆ
ＥＴを形成すべき箇所にＰ型不純物を拡散させてＰウェ
ル領域２を形成する。同様にして、Ｐチャンネル形Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔを形成すべき箇所に酸化膜をマスクに
してＮ型不純物を拡散させてＮウェル領域３を形成する
１、なお、このときバイポーラトランジスタを形成すべ
き箇所にはコレクタ領域となるＮウェル領域３′を同時
に形成する。
それから基板表面を薄く酸化させた後、５ｉＳＮ４膜（
シリコンナイトライドＶ）を形成し、ホトエツチングを
行なってＰウェル領域２０両側部にチャンネルストッパ
用のＰ型不純物をイオン打込みする。そして、ｓｌ、Ｎ
、膜をマスクにして基板表面に比較的厚いフィールド酸
化膜４を形成した後、Ｓｉ、Ｎ、膜を除去して表面にゲ
ート酸化膜５を形成し、その上にポリシリコン（多結晶
シリコン）をデポジションさせてから、ホトエツチング
によシゲート部分を除いてポリシリコンを除去し、ポリ
シリコンゲート電極６ａ、５ｂを形成する。しかる後、
基板表面に５ｉＯ２１Ｋをデポジションしてホトエツチ
ングを行ない、このＳｉｎ、膜でＰチャンネル形ＭＯ８
ＦＥＴの形成されるべき部分（Ｎウェル領域３０表面）
を覆って酸化膜５を通してＮ型不純物を打込み熱拡散さ
せることによりＮチャンネル形ＭＯ８ＦＥＴのソース・
ドレイン領域となるＮ＋拡散層７ａ、７ｂを形成する。
特に制限されないがこの実施例では、上記Ｎ＋拡散層７
ａ、７ｂと同時に、バイポーラトランジスタのコレクタ
の引上げ口となるＮ＋拡散層７Ｃが形成され、第２図の
状態となる。
第２図の状態の後は、通常Ｐチャンネル形ＭＯ８Ｆ　Ｅ
　Ｔのソース・ドレイン領域となるＰ　拡散層を形成す
るのであるが、この実施例では、先ずホトレジストもし
くは８１０．膜等をマスクとしてＮウェル領域３表面の
バイポーラトランジスタのベース領域となる部分にボロ
ンのようなＰ型不純物を打込んで拡散させ、Ｐ型拡散層
８を形成する。
それから、基板表面全体に、比較的薄い５ｉｑＮ、膜も
しくは８ｉ０．膜等の絶縁ｍ９をＣ’Ｖ　Ｄ法（ケミカ
ル・ベイパー・デポジション法）により形成させた後、
ホトエツチングによりＮチャンネル形ＭＯ８ＦＥＴのソ
ース・ドレイン電極部のコンタクトホール１０ａ、１０
ｂを形成する。このとき、同時にバイポーラトランジス
タのコレクタ用Ｎ＋拡散層７Ｃの表面およびエミッタ領
域となる部分の絶縁膜９も除去しコンタクトホール１０
ｃ、１０ｄをあける。しかる後、基板表面にポリシリコ
ン層１２をデポジションし、第３図の状態となる。
この状態からは先ずホトエツチングによってＮチャンネ
ル形ＭＯ８ＦＥＴのソース・ドレイン電極部１２ａ、１
２ｂおよびバイポーラトランジスタのコレクタ電極部１
２ｃとエミッタ電極部１２ｄさらに、所定の配線部１２
ｅおよび抵抗部分１２ｒを除く他の不用な部分のポリシ
リコンを除去する。
そして、次に、イオン打込みによる汚染防止のため、ポ
リシリコン層１２上を５０〜５００Ａ程度熱酸化させた
後、ポリシリコン抵抗を形成する場合にはその抵抗部分
をホトレジスト１１′で覆ってＮ型不純物をイオン打込
みによってポリシリコン層１２内に導入し低抵抗化させ
る。しかる後、熱処理を打身ってポリシリコン層１２か
らの拡散によってベース用Ｐ型拡散層８上にエミッタ領
域となるＮ型拡散層１３を形成する（第４図参照）。こ
のとき、コレクタ用Ｎ＋拡散層７Ｃおよびソース・ドレ
イン用Ｎ＋拡散層７ａ、７ｂにもポリシリコン層１２か
らの拡散によってＮ型不純物が入ってくるが、もともと
高濃度にＮ型不純物が拡散されているのでトランジスタ
の特性に影響を与えることはない。
第４図の状態の後は、Ｎ−ＭＯＳ側およびバイポーラト
ランジスタ上をホトレジストで覆ってＰ型不純物を薄い
絶縁膜９を通して打込み熱拡散させてＰチャンネル形Ｍ
Ｏ８ＦＥＴのソース・ドレイン領域とカるＰ＋拡散層１
４ａ、１４ｂを形成する。それから、基板表面全体にＰ
ＳＧ膜（リン・シリコン・ガラス膜）１５をＣＶＤ法に
よりデポジションさせてから、所定のトランジスタの電
極部分にコンタクトホールを形成し、アルミニウムのよ
うな金属を全面に蒸着する。しかる後、ホトエツチング
によりアルミ電極１６およびアルミ配線を形成し、その
上にパシベーションＢ１１１７全形成して第５図に示す
ような完成状態とされる。ただし、上記コレクタ用Ｎ＋
拡散ｉ７ｃは上記のごと＜Ｎ二ＭＯ８のソース・ドレイ
ン用Ｎ＋拡散層７ａ、７ｂと同時に形成する代わりに、
ポリシリコン層１２からの拡散によシエミノタ用拡散ｆ
ｉ１３と同時に形成させるようにしてもよい。
上記実施例によれば、通常のＣＭＯＳプロセスにベース
領域となるＰ＋拡散層８を形成するためのマスクを一枚
追加し、ベース領域の打込み、拡散工程とエミッタ領域
形成のための熱処理工程を追加するだけで、形成するこ
とができる。しかも、エミッタ用Ｎ型拡散層１３をポリ
シリコンＪ５１２からの拡散によって形成することがで
きるため、Ｎチャンネル形ＭＯ８ＦＥＴのソース・ドレ
イ／領域（Ｎ＋拡散層）と同時に拡散を行なって・（イ
ポーラトランジスタのエミッタ領域を形成する従来のプ
ロセスに比べてエミッタ用Ｎ型拡散層１３を浅くするこ
とができる。さらに、従来プロセスではエミッタ領域お
よびＮ−ＭＯＳのソース・ドレイン領域を形成する際の
マスクと、エミッタ領域のコンタクトホールを形成する
だめのマスクを必要とするので、両方のマスクの合せ余
裕を持たせなければならず、そのためエミッタ領域の面
積をそれほど小さくすることができなかった。これニ対
し、上記実施例ではコンタクトホールに、１１すしたポ
リシリコンからの拡散によってエミッタ領域を形成して
いるのでマスクの合せ余裕をとる必要がなくなる。
その結果、エミッタ領域のサイズを小さくして、寄生容
量を減らすことができるとともに、バイポーラトランジ
スタ全体のサイズも小さくすることができ、これによっ
て、バイポーラトランジスタの動作速度および周波数特
性が向上されるようになる。
また、上記実施例では、ＰチャンネルＭＯ８ＦＥＴのソ
ース・ドレイン用のＰ＋拡散層ｔ４ａ　ｒ１４ｂをバイ
ポーラトランジスタのエミッタ用Ｎ型拡散層１３の拡散
後に形成するようにしているため、エミッタ用の不純物
として拡散温度は高いが浅いＮ型拡散層を形成すること
ができるひ素を使用してバイポーラトランジスタの性能
を向上させることができる。つまり、エミッタ用Ｎ型拡
散層１３を形成する前にＰ−ＭＯＳのＰ＋拡散層１４　
ａ　。
１４ｂを形成すると、ひ素を不純物としてエミッタ用Ｎ
型拡散層１３形成のだめの熱処理を行なう際にＰ　拡散
層１４ａ、１４ｂの不純物拡散が進んでしまうので拡散
温度の低いリンを不純物としてエミッタ領域を形成しな
ければならずバイポーラトランジスタの性能が上記実施
例のものよりも劣ることになる。
ただし、この発明を適用してバイポーラトランジスタの
エミッタ領域形成前にＰ−ＭＯＳの７−ス・ドレイン領
域を形成しておくプロセスも本発明の他の実施例として
挙げることができる。すなわち、この場合には、上記実
施例において、Ｎチャンネル形ＭＯ８ＦＥＴのソース・
ドレイン用Ｎ＋拡散層７ａ、７ｂとバイポーラトランジ
スタのコレクタ用Ｎ型拡散屑７ｃを形成した後、Ｐ−Ｍ
ＯＳ側の８ｉ０．膜を除去し、Ｎ−ＭＯＳとバイポーラ
トランジスタをＳｉｎ、膜もしくはホトレジストで覆っ
てＰ型不純物の打込み、拡散を行なってＰ＋拡散層１４
ａ、１４ｂを形成する。その後、前記実施例と同じ工程
を紅て、ポリシリコン層１２がらの拡散によってエミッ
タ領域となるＮ型拡散層１３を形成する。
このようなプロセスによれば、Ｎ−ＭＯＳのソース・ド
レイン用Ｎ　拡散Ｎ７　ａ　、　７　ｂのコンタクトホ
ールの形成前に形成される絶縁膜９　（８ｉ３Ｎ４膜も
しくはＳ１０．膜）を比較的厚くすることができる。つ
まり、前記実施例では、上記絶縁膜９の形成後にＰ−Ｍ
ＯＳのソース・ドレイン用Ｐ　拡散層１４ａ、１４ｂの
イオン打込みを行なっているので、イオンが絶縁膜９は
貫通ずるがポリシリコンゲート電極６　ａ　＋　６　ｂ
は貫通しないようにするために絶縁膜９をあまシ厚くす
ることができない。
しかるに、この第２の実施例では、絶縁膜９の形成前に
Ｐ−ＭＯＳのソース・ドレイン用Ｐ＋拡散層１４ａ、１
４ｂが形成されるため、絶縁膜９を厚くすることができ
る。ただし現在の技術では、ポリシリコンゲート電極５
ａ、６ｂに比べて充分に薄い絶縁膜９を８ｉ０．によっ
て形成することは比較的離しい。一方、Ｓｉ、Ｎ４を用
いればポリシリコンゲート電極に比べて充分に薄い絶縁
膜９を形成することができる。
カお、前記実施例では、−例としてＮチャンネル形ＭＯ
８ＦＥＴの上にポリシリコン抵抗１２ｒが形成されてい
るものが示されているが、これは例えばスタティックＲ
ＡＭのメモリセルを構成するＭＯＳ）ランジスタと負荷
抵抗を重ねて形成することにより実装密度を向上させる
場合に使用できるものである。ただし、この発明はこの
ような構成に限定されるものではない。
〔効果〕
（１）　Ｎチャンネル形ＭＯ８ＦＥＴのソース・ドレイ
ン用電極のコンタクトホールの形成と同時に工ミッタ領
域となる部分の絶縁膜を除去して第２層目のポリシリコ
ン層を形成し、このポリシリコン層からの拡散によって
エミッタ用拡散層を形成するようにしたので、エミッタ
領域を浅く形成できるとともに、エミッタ領域およびエ
ミッタ電極形成のだめのマスク合せ余裕がいらなくなる
という作用で、エミソタザイズを小さくすることができ
、これによってトランジスタの動作速度および周波数特
性が向上されるという効果がある。
（２）ポリシリコンゲート１！極上に比較的薄い絶縁膜
を形成して第２のポリシリコン層と絶縁させるとともに
、エミッタ用拡散層を形成した後の工程でＰチャンネル
形ＭＯ８ＦＥＴのソース・ドレイン用拡散層を形成する
ようにしたので、エミッタ用拡散層の不純物として拡散
温度の高いひ素を用いてもエミッタ形成時にＰチャンネ
ル形ＭＯ８ＦＥＴのソース・ドレイン用拡散層が拡張さ
れることがないという作用で、バイポーラトランジスタ
の特性が向上するとともにＰチャンネル形ＭＯ８ＦＥＴ
のショートチャンネル化が可能になるとい以上本発明者
によってなされた発明を実施例にもとづき具体的に説明
したが、本発明は上記実施例に限定されるものではなく
、その要旨を逸脱しない範囲で種々変更可能であること
はいう１でもない。
例えば、半導体基板上に埋込層を設けてからその上にエ
ピタキシャル層を成長させ、しかる後」１記実施例と同
一のプロセスによりバイポーラトランジスタをＣＭＯＳ
デバイス上に形成させるようにしてもよい。
また、ＭＯＳＦＥＴのゲート電極は、金ハＨ・νあるい
は、シリサイド層によって形成されてもよい。
【図面の簡単な説明】
第１図は周知のＣＭＯ８集積回路におけるバイポーラト
ランジスタの構成例を示す半導体基板の要部断面図、 第２〜第５図は本発明を゛ＣＭＯ８集積回路に適用した
場合の構成例およびその製法を工程順に示す同じく半導
体基板の要部断面図である。 １・・・半導体基板、２・・Ｐウェル領域、３・・・Ｎ
ウェル領域、４・・・フィールド酸化膜、５・・・ゲー
ト酸化膜、６ａ＋６トボリシリコンゲ一トｇ！、極、７
　ａ　＋７ｂ・・・Ｎ−ＭＯＳソース・ドレイン領域（
Ｎ＋拡散層）、８・・・ペース領域（ベース用Ｐ型拡散
層）、９・・・絶縁膜、ｌＱａ、ｌＯｂ・・・コンタク
トホール、１２・・・第２ポリシリコン層、１３・・・
エミッタ領域（エミッタ用Ｎ型拡散層）　、１４ａ、１
４ｂ・・・Ｐ−ＭＯＳソース・ドレイン領域（Ｐ＋拡散
暦）。

Claims (1)

  1. 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタのゲート電極が
    ポリシリコン層または金属またはシリサイドによシ形成
    され、このゲート電極およびフィールド酸化膜をマスク
    とじてソース・ドレイン用拡散層が形成されるとともに
    、上記ゲート電極の上に絶縁膜を介して第２のポリシリ
    コン層によって配線と各トランジスタの電極が形成され
    るようにされた半導体装置の製造方法において、予め基
    板の適池な位置にベース領域となるペース用拡散層を形
    成し、このペース用拡散層上の絶縁膜の一部を、ポリシ
    リコンからなるソース・ドレイン用電極を設けるコンタ
    クトホールの形成と同時に除去してから第２のポリシリ
    コン層を付着させて、この第２のポリシリコン層内にド
    ープされた不純物の熱拡散によってエミッタ用拡散層を
    形成することを特徴とする半導体装置の製造方法。 ２、半導体基板上にＮチャンネル形ＭＯ８ＦＥＴとベー
    ス用拡散層を形成した後、上記ポリシリコンゲート電極
    上に比較的薄い絶縁膜を形成して第２のポリシリコン層
    と絶縁させるとともに、エミッタ用拡散層を形成した後
    の工程でＰチャンネル形ＭＯ８ＦＥＴのソース・ドレイ
    ン用拡散層を形成するようにしたことを特徴とする特許
    請求の範囲第１項記載の半導体装置の製造方法。
JP58146325A 1983-08-12 1983-08-12 半導体装置及びその製造方法 Granted JPS6038856A (ja)

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EP1779424A4 (en) * 2004-07-09 2009-03-25 Atmel Corp PREPARATION OF EEPROM CELL WITH EMITTER POLYSILICIUM SOURCE / DRAIN REGIONS

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