JPS63131563A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体集積回路装置、特にｐチャンネルＭＯＳ
及びｎチャンネルＭＯＳ素子η）らなる０ＭＯＳ素子と
バイポーラ素子とを同一チップ上に形成してなる、いわ
ゆるＢｌ−ＣＭＯＳ集積回路装置ｌこ関するものである
。

〔従来の技術〕

一般にバイポーラ素子は占有チップ面積あたりのドライ
ブ能力が大であり、アナログ量処理の精度が高いが集積
度が低く、消費電力が多いなどの欠点があり、一方、　
０ＭＯＳ素子は消費電力が小さく。

集積度が高いという特徴をもっているので、バイポーラ
素子を主体とするチップ上のバイポーラ素子の上記欠点
を補填する０ＭＯＳ素子を組み込むことが有効であり、
その最も代表的なものとしてメモリセル部をＣＭＯＳＲ
子で形成し、センスアンプや入出力回路をバイポーラ素
子で形成するスタティックＲＡＭ　（ランダム　アクセ
ス　メモリ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒ
ｙ）　　）がすでに製品化され。

ざらにＢＩ−ＣＭＯＳを用いたゲートアレイＬＳＩなど
が販売されている。

このような従来のＢＩ−ＣＭＯＳ集積回路装置のうち、
バイボーク素子としてｎｐｎトランジスタを用いたもの
の製造方法をＷＩｚ図を用いて説明する。

まず第２図（Ａ）に示すように、ｐ形シリコン基板（１
）よにｎｎ形高不純物濃度埋込み層（２）を形成したの
ち、ｎ形低不純物濃度のエピタキシャル層（３）を成長
させる。

ついで、耐酸化性膜（図示せず）をマスクとして選択酸
化をおこない、エピタキシャル層（３）における素子形
成部間を電気的壜こ分離するための厚い酸化膜（１０１
）を形成する。ここでは酸化膜分離法を用いた場合につ
いて説明するが、勿論ｐ−ｎ接合分離その他の方法につ
いても同様のことが言える。ざらにＭＯＳトランジスタ
形成部のエピタキシャル層（３）にｐ形不純物拡散を行
なってｐ−ワエル層（４）を形成し、ゲート酸化膜（１
０２）を成長した後。

ゲート電極となるｎ形高不純物濃度の多結晶シリコン膜
（２０１）を形成する。ここでゲート電極として、多結
晶シリコン膜の他、シリサイド膜（ＭＯＳｉ２．ＷＳｉ
２など）及びその複合膜を使用する場合もある。

ついで＠２図（Ｂ）　ｇこ示す様擾こ、レジスト膜（３
０１）と上記ゲート電極（２０１）をマスクとしてｎ形
高不純物濃度の注入を行って、ｎチャンネル間Ｏ８のソ
ース層（６）、ドレイン層（１）及びコレクタ電極取り
出し層（５）を形成する。

ついで＠２図（Ｃ）に示すように新たなレジスト膜（３
０２）とゲート電極（２０１）をマスクとしてｐ形高不
純物濃度の注入を行ってｐチャンネルＭＯＳのソース層
（９）、ドレイン層αＱ及び外部ベース層（８）を形成
する。

ついで第２図（Ｄ）（こ示すように、ざらに新たなレジ
スト膜（図示せず）をマスクｌこしてｐ形低不純物濃度
の注入を行い、リンガラス膜等のバンシヘーシコン膜（
４０１）をデポジションシ、パッシベーション膜（４０
１）の焼締め８かねてアニールを行い、活性ペース層（
ｌｌａ）を形成する。このアニールによって、ｐチャン
ネル及びｎチャンネル間Ｏ８のそれぞれのソース層、ド
レイン層、ざらには外部ベース層やコレクタ電極取り出
し層も同時に活性化されてそれぞれの拡散層が形成され
る。

勿論、　４ｒＩＡ別にそれぞれアニールを行っても良い
が。

一般的には工程簡略化のため、まとめて行なう。

ついで第２図（Ｅ）に示す様にｎチャンネル間Ｏ８のソ
ース４（６ａ）及びドレイン層（７ａ）の電極取り出し
用コンタクトを形成し、ここへｎ形高不純物濃度（２）
、０３か拡散１こより形成する。これは、ンース／ドレ
イン層はｎチャンネルＭＯＳトランジスタの高性能化を
図るためできるだけ浅く形成することが望ましく、その
不純物には拡散係数の小さい砒素（Ａｓ　）などを使う
が、余り接合が浅くなりすぎるとフィード部の厚い酸化
膜（１０１）の歪みや、コンタクト孔エッヂの影響で電
極材料が異常拡散した時に接合を横切って基板とショー
トを起こすために、コンタクト部に拡散係数の大きなリ
ン（Ｐ）などの不純物をざらに高濃度に注入及び拡散し
て深めの′電極取り出し層を形成するためである。

ついで第２図（Ｆ）に示すよう１こ、少なくともエミッ
タ層形成のためにパンシベーシコン膜（４０１）に窓開
けを行ってｎ形高不純物濃度（Ａｓ）の導入を行い、ざ
らにこの窓は電極取り出しのコンタクト窓とする。これ
はバイポーラトランジスタの高性能化にはエミッタ層（
ト）が浅く、かつ幅が狭いことが必須であるためである
。一方、ドライブ力の確保やベース抵抗の低減化でエミ
ッタの長さは若干長め番こなっており、一般にエミッタ
は細長い長方形平面パターンをしている。また、厚い酸
化膜（１０１）の歪みの影響を小さくするため酸化膜力
）ら離してエミッタ層を形成している。一方、ＭＯＳト
ランジスタでは集積度が要求され、ソース／ドレインコ
ンタクトも最小パターンの正方形で、かつ厚い酸化膜と
の距離も、よとんど無い状態９こなっている。

最後ｆこ、第２図（Ｇ）に示すように、少なくともｐチ
ャンネルＭＯＳのソースコンタクト、ドレインコンタク
ト、ベース・コンタクト及びゲート・コンタクト（図示
せず）を窓開けして低抵抗金属配線、例えばアルミニワ
ム（Ｍ）で電極（ｎチャンネルＭＯＳのソース（５（’
）１）、ｎナヤンネルＭＯＳのドレイン（５０２）　、
ベース（５０３）　、エミッタ（５０４）、コレクタ（
５０５）　、ｐチャンネルＭＯＳのソース（５０６）、
１）チャンネルＭＯＳのドレイン（５０７）を形成する
。

〔発明が解決しようとする問題点〕

このような集積回路装置を製造するにあたって。

先に述べた様にバイポーラトランジスタの高性能化のた
めＧこはさらにエミッタ層を浅＜シ、かつ電極つき抜け
ｆこよる不良を防止しなければならず。

また％ｎチャンネルＭＯＳトランジスタののユンタクト
窓開は工程、及び電極取り出し層形成工程など煩雑な製
造工程を必要とするという問題点があった。

ざらにＭＯＳ素子を高性能化するためチャンネル長を短
縮シていくと、ソース、ドレインがエミッタ形成時に再
拡散して広がり、チャンネル長の制御が非常に困難とな
ってしきい値電圧（Ｖｔｈ　）が劣化する（これをショ
ートチャンネル効果上いう）。特にｐチャンネルＭＯＳ
では、　−ｆｆ的にソース、ドレイン不純物として拡散
係数が大きいボロンを用いるため、この再拡散が大きな
問題となる。

それを解決するため憂こ、本出鵬人をこまって昭和６１
年９月１２日にｌ半導体集積回路装装置上いう名称で出
願した。本発明は上記出願の発明の目的に加えて、高速
化、微細化が可能となる半導体集積回路装置を得ること
を目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体集積回路装置はｎチャンネルＭＯＳ
素子のソース及びドレイン領域のコンタクトとバイポー
ラ素子の少なくともエミッタ領域のコンタクトを同時Ｅ
こ形成し、その後上記各領域上にシリコン膜を形成し該
膜小らの拡散によりソース、トンインの電極取出し層及
び工ばツタ層を同時をこ形成し、その後ｐチャンネルＭ
ＯＳ素子のソース、トンインと外部ベース層を同時に形
成するようにし、またｎチャンネルＭＯＳをＬＤＤ構造
にし、しかもゲート部は多結晶シリコン膜上に酸化膜を
多結晶７リコン膜と同時にパターンニングして形成する
。ここでゲート電極として、ＭＯＳｉ２などのシリサイ
ド膜やＷなどの高融点金属膜でもよい。また、これらゲ
ート配線上の絶縁膜として酸化膜に７１ｘぎらす、蟹化
膜などでもよい。

〔作用〕

この発明においては、ｎチャンネルＭＯＳ素子のソース
及びドレイン電極の取り出し層とエミッタ層とを、これ
らの上１こ形成されたシリコン膜からの拡散により同時
に形成した乃）ら、製造工程を簡略化でき１才た。浅い
エミッタ層を容易Ｅこ形成でき、ざらに接合ゾヨート不
良を防止でき、ざらにその後ｌこｐチャンネルＭＯＳ素
子のノース、ドレイン層を形成したので、その再拡散を
防止でき。

さらにｎチャンネルＭＯＳ８ＬＤＤ構造にしたのでコン
タクトがゲート部に近づき、それだけ７−ト抵抗が低減
できる。またゲート電極上の酸化膜カ多結晶シリコン膜
エンチング時のゲート電極の保護膜となる。

〔実施例〕

以下本発明の一実施例を図Ｅこついて説明する。

＠１図（Ａ）ないしくＣ）は本発明の一実施例着こよる
半導体装置の王たる製造工程での試料の断面を示し１図
においで、１ｇ２図と同一符号は同一のものを示し、　
（２０２）　、　（２０３）はそれぞれソース、ドレイ
／領域上ｉこ形成されたシリコン膜である。

また＠３図は１本出願人による上記発明ｌ半導体集積回
路装置ｌの一実施例の断面を示す。

次に製造方法について説明する。

まず、＠２図（Ａ）　、　（Ｂ）を用いて説明した従来
方法と全く同様の方法により、コレクタ電極取り出し層
Ｃ５）、ンース、ドレイン層（６）　、　ｆ７）及びゲ
ート部（２０１）を形成する。本発明ではゲート部（２
０１）上に新たな酸化膜（４０３）が形ｂ′ｉ、されて
いる。その後、第１図（Ａ）に示すように、レジスト膜
（３０３）をマスクとしてイオン注入を行い活性ペース
層０υを形成する。

ついで＠１図（Ｂ）に示す様に、酸化膜（４０２＞をデ
ポジションした後、ＲＩＥ技術を用いて酸化膜（４０２
）をエツチングするとゲート電極（２０１）の側壁部に
酸化膜層（４０２ａ）が残ろ。また同時に、ｎチャンネ
ルＭＯＳ素子のソース、ドレイン電極取出しのための窓
開けのみならず、少なくともエミッタ層形成のための窓
開けが行なわれ、ｎ形高不純物濃度のシリコン膜をデポ
ジションし、該窓開は部を覆い力）（す様にバターニン
グ、エツチングする。この時、酸化膜（４０３）は、ゲ
ートを極（２０１）がエンチングされるのを防ぐための
保護膜となっている。ざらをこシリコン膜（２０２）　
、　（２０３）　、　（２０４）乃）ら不純物導入を行
−ってソース電極取り出し層＠、ドレイン電極取り出し
層（至）、及びエミッタ層（２）を形成する。ここで上
記シリコン膜としてはｎ形不純物（Ａ８）をドープした
ドープトポリシリコン膜を用いても、あるいはノンドー
プト膜ヲ用いてよいが、ノンドープト膜の場合、該膜を
デポジションした後、ｎ形不純物をイオン注入する必要
がある。また、上記シリコン膜は不純物拡散源となる一
方、低抵抗電極との間にあって該電極材＜Ａ１））の異
常拡散時の接合への拡散のバリアとなっている。

ついで第１図（Ｃ）に示すように、ホトレジスト膜（３
０２）をマスクとして酸化膜（４０２）をエツチング除
去してｐ形不純物をイオン注入し、ベース電極取り出し
層（８）、ｐチャンネルＭＯＳ素子のソース（９）、ド
レインαｑを形成する。ここで酸化膜（４０２）を１０
０ｍｍ程度と薄くした場合、上記酸化膜（４０２）のエ
ンチング及び次工程でのノンドープ酸化膜のデポジショ
ンが不要となる一方で、工ξンタ電極のシリコン膜（２
０４）とベース層（ｌｌａ）との間の容量が若干増すこ
ととなるが、これは製造工程の簡約化と特性への悪影響
のかね合いの問題となる。

ついで第１図（Ｄ）に示すよう薔こレジスト膜（３０２
）を除去した後、ノ（ンシベーシコン膜として）。

ドープ酸化膜とリンガラスをデポジションし、パッシベ
ーション膜（４０１）の焼締めとさらにソース、ドレイ
ン層の活性化をかねて９００℃前後の温度でアニール処
理を行なう。このアニール処理の際のエミッタ層の再拡
散は、ｎ形不純物として拡散係数の小さい砒素Ａｓやア
ンチモンｓｂを用いているので、非常に小さく、トラン
ジスタの電流増幅率（ｈＦＥ）の制御への影響はほとん
どない。またこのトキベース層（１）・ａ）、ｎチャン
ネルＭＯＳ素子のソース層（６ａ）、トノイン層（７ａ
）はそれぞれ再拡散されてベース層（ｌｌｂ）　、ソー
ス層（６ｂ）、ドレイン層（７ｂ）となる。さらに、外
部ペース層（８ａ）及びｐチャンネルＭＯＳ！子のソー
ス層（９ｂ）、トノイン層（１０ｂ）　、ざらには第２
の多結晶シリコン層（エミンタ電極部（２０４）と、ｎ
チャンネルＭ　ＯＳ素子のソース層（６ｂ）及びドレイ
ン層（７ｂ）上のパッシベーション膜（４０１）に窓開
けを行い、アルミニ９ム電極（５０１）　、　（５０２
）　、　　（５０３）　、　　（５０４）　、　（５０
５）　。

（５０６）　、　（５０７）および配置ｉＲ（図示せず
）を施す。

ここで、多結晶シリコン膜を電極配線として使う場合、
アルミニウムなどの金属配線に比べ、抵抗が高くなるの
で、もし回路上問題がある場合には。

パッシベーション膜（４０１）をデポジションｆ　６　
前に上記多結晶シリコン膜上にモリブデンシリサイドや
チタンシリサイドなどの高導電性耐熱材料からなる層を
形成して抵抗を下げるようｉこするとよいＯ このように１本実施例では、ｎチャンネルＭＯＳトラン
ジスタのソース及びドレイン電極取り出し層と、バイポ
ーラトランジスタのエミッタ層とを同時に形成したので
、製造工程を簡略化でき。

又、上記電極域り出し層及び工ばンタ層をシリコン膜か
ら不純物を導入して形成するようにしたので、浅いエミ
ッタ層を谷筋に形成でき、かつ該シリコン膜着こよる電
極の低抵抗金属材の異常拡散により接合ショート不良を
防止できる。また拡散係数の大きな不純物（ボロン）を
使用するｐチャンネルＭＯＳのソース、ドレインの形成
をエミンタ形成後に行なうようにしたので、ショートチ
ャンネルＭＯＳｆこ対しても安定なりｔｈの制御を行な
うことができる。また、ｎ形高不純物濃度を含む多結晶
シＩＪコン膜をエミッタ拡散形成用拡散源として利用す
るよう着こしたので、ｐチャンネルＭＯＳ素子のソース
、ドレイン形成を最後に行っても。

バイポーラトランジスタの高周波特性を確保できる。サ
ラに、ソース、ドレイン形成時擾こ外部ベース層も同時
に形成するようにしたので、ベース抵抗を低減化でき高
周波化をこ役立てることができる。

しかもｎチャンネルＭＯ３をＬＤＤ構造にしたのでコン
タクトがゲート部ｌこ接近し、それだけシート抵抗が低
減され高速化が可能となる。

本実施例ではｎチャンネル間Ｏ８をＬＤＤ構造をこした
わけであるが、以下ざらに詳細な説明を第４図（Ａ）な
いしくＣ）を用いて行う。これらの図はｎチャンネル間
Ｏ８の王たる製造工程ｌこ従ってその断面を示したもの
であり、まず、第４図（Ａ）では、ｎチャンネル間Ｏ８
のゲート電極（２０１）上に酸化膜（４０３）をゲート
電極（２０１）と同時ｉこパターンニングして形成し、
酸化膜（４０２）をデボジショ／する。次舌こ第４図（
Ｂ）　ｉこ示すよう暑こ、ＲＩＢ技術を用いて酸化膜（
４０２）をエツチングするとゲート電極（２０１）の側
壁部に酸化膜層（４０２ａ）が残る。

次にｎ形高不純物濃度のシリコン膜（２０５）をデポジ
ションし第４図（Ｃ）のよう憂こなる。その後、該窓開
は部を榎いかくずようにパターンニング、エツチングす
るが、この時、酸化膜（４０３）はゲート電極（２０１
）がエツチングされるのを防ぐための保護膜となってい
る。以下の工程は本実施例で記述するとおりとする。

〔発明の効果〕

以上のよつＥこ本発明によれば、ｎチャンネル間Ｏ８素
子のソース及びドレイン電極の取り出し層とエミッタ層
とを、これらの上に形成されたシリコン膜の）らの拡散
音こより同時に形成し、エミッタ　　゛層形成後にｐチ
ャンネルＭＯＳ素子のソース及びトレイン層を形成し、
ｎチャンネルＭＯＳ　’）Ｌ　ＤＤ溝構造したので、高
性能でかつ製造工程が簡単で、し力１も高速化、微細化
が可能となる半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
製造工程の王たる工程での試料の断面を示す図、ＩＪｇ
２図は従来のＢｌ−ＣＭＯＳ集積回路装置の製造工程で
の試料の断面を示す図である。 また第３図は本出願人による上記特許Ｉ半導体集積回路
装置１の一実施例の断面図を示す図である。 また＠４図は本発明の一実施例による半導体集積回路装
置のｎ＋ヤンネルＭＯＳのゲート部の王たる工程での断
面を示す図である。 図において、Ｃ１）はｐ形シリコン基板、＋２）はｎ形
高不純物濃度の埋込み層、（３）はｎ形低不純物濃度の
エピタキシャル層、（４）はｐ形つニル層、　（５）、
（５ａ入（５ｂ）　、　（５ｃ）はコレクタ電極取り出
し層、（６）　、　　（６ａ）。 （６ｂ）　、　（６ｃ）はｎチャンネル間Ｏ８のソース
層、（７λ（７ａ）　、　（７ｂ）　、　（７ｃ）はｎ
チャンネル間Ｏ８のドレイン層、　（８）　、　　（８
ａ）　、　（８ｂ）　、　（８ｃ）は外部ペース層、　
（９）、　（９ａ）。 （９ｂ）　、　（９ｃ）はｐｆヤンネルＭＯＳのソース
層、ＱＯ。 （１０ａ）　、　（１０ｂ）　、　（１０（りはｐチャ
ンネルＭＯＳのドレイン層＋　（１））　、　　（ｌｌ
ａ）　、　（ｌｌｂ）　、　（ｌｉｅ）はペース層、Ｑ
３．（１２ａ）はｎｆヤンネルＭＯＳのソース電極取り
出し層、（至）、　　（１３ａ）はｎチャンネル間Ｏ８
のドレイン電極取り出し層、Ｑ５はエミッタ層、　　（
２０２）　、　　（２０３）　。 （２０４）は高不純物濃度拡散シリコン膜。 な２１図中同一符号は同一、又は相蟲部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）バイポーラ素子とｐチャンネルＭＯＳ及びｎチャ
   ンネルＭＯＳ素子とを同一チップ上に形成してなる半導
   体集積回路装置において、 上記ｎチャンネルＭＯＳ素子のソース層及びドレイン層
   のコンタクトをゲート配線膜をマスクとして、更に上記
   バイポーラ素子の少なくともエミッタ層のコンタクトと
   は同時に異方性エッチング法によつて開けられたもので
   あり、 上記バイポーラ素子の少なくともエミッタ層は、上記コ
   ンタクト部を覆いかくすように形成されたｎ形高不純物
   を含むシリコン膜から不純物導入されたものであり、 上記ｎチャンネルＭＯＳのゲート部は、ゲート酸化膜上
   のゲート配線膜と、上記ゲート配線膜上に同時にパター
   ニングされた絶縁膜より形成され、上記ｎチャンネルＭ
   ＯＳのソース及びドレイン層の電極取り出し層は、上記
   コンタクト部を覆いかくすように形成されたｎ形高不純
   物を含むシリコン膜から、上記バイポーラ素子のエミッ
   タ層と同時に不純物導入されて形成されたものであり、
   上記ｐチャンネルＭＯＳ素子のソース層及びドレイン層
   と上記バイポーラ素子の外部ベース層は、上記エミッタ
   層が形成された後に同時に形成されたものであることを
   特徴とする半導体集積回路装置。