JP3104294B2 - Ｂｉ−ＣＭＯＳ集積回路の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ集積回路の製造方法Info
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- JP3104294B2 JP3104294B2 JP03144382A JP14438291A JP3104294B2 JP 3104294 B2 JP3104294 B2 JP 3104294B2 JP 03144382 A JP03144382 A JP 03144382A JP 14438291 A JP14438291 A JP 14438291A JP 3104294 B2 JP3104294 B2 JP 3104294B2
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- Japan
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- integrated circuit
- insulating film
- etching
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- bipolar transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＢｉ−ＣＭＯＳ集積回路
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】従来Ｂｉ−ＣＭＯＳ集積回路を製造する
には、はじめに半導体基板上に素子分離領域を形成した
のち、ゲート電極を形成し、ＮチャネルＭＯＳＦＥＴ、
ＰチャネルＭＯＳＦＥＴそれぞれのソース−ドレイン拡
散層を形成する。つぎに層間絶縁膜を堆積し、コンタク
トを開口し、アルミ配線を形成してＣＭＯＳ集積回路の
素子部が完成する。さらにバイポーラトランジスタのベ
ース−エミッタ−コレクタを形成する工程を追加しなけ
ればならなかった。
には、はじめに半導体基板上に素子分離領域を形成した
のち、ゲート電極を形成し、ＮチャネルＭＯＳＦＥＴ、
ＰチャネルＭＯＳＦＥＴそれぞれのソース−ドレイン拡
散層を形成する。つぎに層間絶縁膜を堆積し、コンタク
トを開口し、アルミ配線を形成してＣＭＯＳ集積回路の
素子部が完成する。さらにバイポーラトランジスタのベ
ース−エミッタ−コレクタを形成する工程を追加しなけ
ればならなかった。
【０００３】バイポーラトランジスタのベースを形成す
るには、ＭＯＳＦＥＴ領域をマスクするためのレジスト
工程を必要とする。
るには、ＭＯＳＦＥＴ領域をマスクするためのレジスト
工程を必要とする。
【０００４】エミッタを形成するには、ＣＶＤ法により
全面に酸化膜を堆積したのち、エミッタ予定領域に開口
をもつレジストパターンを形成する。レジストをマスク
として酸化膜をエッチングしたのち、全面にエミッタ電
極となるポリシリコンを堆積する。つぎにＡｓイオンを
注入して押し込み拡散してエミッタを形成する。そのあ
と再びエミッタ予定領域に形成したレジストパターンを
マスクとしてＡｓイオンがドープされたポリシリコンを
選択エッチングしてエミッタ電極を形成する。
全面に酸化膜を堆積したのち、エミッタ予定領域に開口
をもつレジストパターンを形成する。レジストをマスク
として酸化膜をエッチングしたのち、全面にエミッタ電
極となるポリシリコンを堆積する。つぎにＡｓイオンを
注入して押し込み拡散してエミッタを形成する。そのあ
と再びエミッタ予定領域に形成したレジストパターンを
マスクとしてＡｓイオンがドープされたポリシリコンを
選択エッチングしてエミッタ電極を形成する。
【０００５】
【発明が解決しようとする課題】従来のＢｉ−ＣＭＯＳ
集積回路の製造方法は、一般的なＣＭＯＳ集積回路の製
造工程に、バイポーラトランジスタの製造工程が追加さ
れるので、レジスト工程が増える。使用するマスク数が
増え、工程が複雑になるという欠点がある。
集積回路の製造方法は、一般的なＣＭＯＳ集積回路の製
造工程に、バイポーラトランジスタの製造工程が追加さ
れるので、レジスト工程が増える。使用するマスク数が
増え、工程が複雑になるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ
集積回路の製造方法は、半導体基板の一主面に第１の半
導体層を堆積する工程と、レジストをマスクとして前記
第１の半導体層を選択エッチングして、前記第１の半導
体層からなる電極を形成する工程と、全面に第１の絶縁
膜を堆積する工程と、レジストをマスクとしてＮチャネ
ルＭＯＳＦＥＴ予定領域とバイポーラトランジスタのエ
ミッタおよびコレクタ電極予定領域との前記第１の絶縁
膜をエッチングしたのちＮ型不純物をイオン注入する工
程と、再度レジストをマスクとしてＰチャネルＭＯＳＦ
ＥＴ予定領域とバイポーラトランジスタのグラフトベー
ス予定領域との前記第１の絶縁膜をエッチングしたのち
Ｐ型不純物をイオン注入する工程とを含むものである。
集積回路の製造方法は、半導体基板の一主面に第１の半
導体層を堆積する工程と、レジストをマスクとして前記
第１の半導体層を選択エッチングして、前記第１の半導
体層からなる電極を形成する工程と、全面に第１の絶縁
膜を堆積する工程と、レジストをマスクとしてＮチャネ
ルＭＯＳＦＥＴ予定領域とバイポーラトランジスタのエ
ミッタおよびコレクタ電極予定領域との前記第１の絶縁
膜をエッチングしたのちＮ型不純物をイオン注入する工
程と、再度レジストをマスクとしてＰチャネルＭＯＳＦ
ＥＴ予定領域とバイポーラトランジスタのグラフトベー
ス予定領域との前記第１の絶縁膜をエッチングしたのち
Ｐ型不純物をイオン注入する工程とを含むものである。
【０００７】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【０００８】はじめにＰ型シリコン基板にＮ型およびＰ
型の埋込層を形成したのち、Ｎ型エピタキシャル層を成
長させるが、図面ではＰ型シリコン基板とＮ型およびＰ
型の埋込層とを省略した。
型の埋込層を形成したのち、Ｎ型エピタキシャル層を成
長させるが、図面ではＰ型シリコン基板とＮ型およびＰ
型の埋込層とを省略した。
【０００９】はじめに図１（ａ）に示すように、Ｎ型エ
ピタキシャル層１上に、選択酸化法によりフィールド酸
化膜２を形成して素子分離領域を形成したのち、Ｐウェ
ル４を形成する。つぎに熱酸化法によりゲート酸化膜３
を形成して、真性ベース５を形成し、バイポーラトラン
ジスタ予定領域のゲート酸化膜３を除去したのち、ＣＶ
Ｄ法により全面に電極形成のための厚さ１０００〜５０
００Ａのポリシリコン６を成長させる。つぎに，フォト
レジスト７をマスクとして反応性イオンエッチングを行
ない、ポリシリコン６からなる電極を形成する。
ピタキシャル層１上に、選択酸化法によりフィールド酸
化膜２を形成して素子分離領域を形成したのち、Ｐウェ
ル４を形成する。つぎに熱酸化法によりゲート酸化膜３
を形成して、真性ベース５を形成し、バイポーラトラン
ジスタ予定領域のゲート酸化膜３を除去したのち、ＣＶ
Ｄ法により全面に電極形成のための厚さ１０００〜５０
００Ａのポリシリコン６を成長させる。つぎに，フォト
レジスト７をマスクとして反応性イオンエッチングを行
ない、ポリシリコン６からなる電極を形成する。
【００１０】つぎに図１（ｂ）に示すように、１０12〜
１０14ｃｍ-2の低濃度の31Ｐ+ および11Ｂ+ をイオン注
入して、Ｎ- 型拡散層９およびＰ- 型拡散層８を形成す
る。つぎにＣＶＤ法により全面に厚さ１０００〜５００
０Ａの酸化膜１０を成長させる。つぎにフォトレジスト
１１をマスクとして、反応性イオンエッチングによりバ
イポーラトランジスタのエミッタ−コレクタ電極および
ＮチャネルＭＯＳＦＥＴの酸化膜１０を除去する。この
ときＮチャネルＭＯＳＦＥＴのゲート電極の側面に酸化
膜１０からなるサイドウォール１２が形成される。
１０14ｃｍ-2の低濃度の31Ｐ+ および11Ｂ+ をイオン注
入して、Ｎ- 型拡散層９およびＰ- 型拡散層８を形成す
る。つぎにＣＶＤ法により全面に厚さ１０００〜５００
０Ａの酸化膜１０を成長させる。つぎにフォトレジスト
１１をマスクとして、反応性イオンエッチングによりバ
イポーラトランジスタのエミッタ−コレクタ電極および
ＮチャネルＭＯＳＦＥＴの酸化膜１０を除去する。この
ときＮチャネルＭＯＳＦＥＴのゲート電極の側面に酸化
膜１０からなるサイドウォール１２が形成される。
【００１１】つぎに１０15〜１０16ｃｍ-2の高濃度の75
Ａｓ+ をイオン注入して、アニールすることによりＮ+
型拡散層１３およびエミッタ１４を形成する。このとき
同時にバイポーラトランジスタのコレクタ−エミッタ電
極およびＮチャネルＭＯＳＦＥＴのゲート電極にも75Ａ
ｓ+ がイオン注入されて、ポリシリコン６からなるＮ型
の各電極が形成される。
Ａｓ+ をイオン注入して、アニールすることによりＮ+
型拡散層１３およびエミッタ１４を形成する。このとき
同時にバイポーラトランジスタのコレクタ−エミッタ電
極およびＮチャネルＭＯＳＦＥＴのゲート電極にも75Ａ
ｓ+ がイオン注入されて、ポリシリコン６からなるＮ型
の各電極が形成される。
【００１２】つぎに図１（ｃ）に示すように、フォトレ
ジスト１９をマスクとしてＰチャネルＭＯＳＦＥＴ予定
領域とバイポーラトランジスタのグラフトベース予定領
域との酸化膜１０をエッチングしてＰチャネルＭＯＳＦ
ＥＴのサイドウォール１５を形成したのち、11Ｂ+をイ
オン注入してＰ+型拡散層１６およびグラフトベース１
７を形成する。
ジスト１９をマスクとしてＰチャネルＭＯＳＦＥＴ予定
領域とバイポーラトランジスタのグラフトベース予定領
域との酸化膜１０をエッチングしてＰチャネルＭＯＳＦ
ＥＴのサイドウォール１５を形成したのち、11Ｂ+をイ
オン注入してＰ+型拡散層１６およびグラフトベース１
７を形成する。
【００１３】つぎに図１（ｄ）に示すように、全面に層
間絶縁膜１８を堆積してからコンタクトを開口し、アル
ミ配線２０を形成してＢｉ−ＣＭＯＳ集積回路の素子部
が完成する。
間絶縁膜１８を堆積してからコンタクトを開口し、アル
ミ配線２０を形成してＢｉ−ＣＭＯＳ集積回路の素子部
が完成する。
【００１４】つぎに本発明の第２の実施例について、図
２（ａ），（ｂ）を参照して説明する。
２（ａ），（ｂ）を参照して説明する。
【００１５】図１（ｃ）に示すようにグラフトベース１
７を形成したのちフォトレジスト１９を除去してから、
図２（ａ）に示すように、全面に高融点金属としてＴｉ
２１をスパッタする。
７を形成したのちフォトレジスト１９を除去してから、
図２（ａ）に示すように、全面に高融点金属としてＴｉ
２１をスパッタする。
【００１６】つぎに図２（ｂ）に示すように、ランプア
ニールすることにより拡散層および各電極の上にＴｉシ
リサイド２２を形成する。そのあと第１の実施例と同様
の工程を経て、サリサイド構造のＢｉ−ＣＭＯＳ集積回
路の素子部が完成する。
ニールすることにより拡散層および各電極の上にＴｉシ
リサイド２２を形成する。そのあと第１の実施例と同様
の工程を経て、サリサイド構造のＢｉ−ＣＭＯＳ集積回
路の素子部が完成する。
【００１７】バイポーラトランジスタのエミッタ１４と
ＮチャネルＭＯＳＦＥＴのソース−ドレイン１３とを同
時に形成し、バイポーラトランジスタのグラフトベース
１７とＰチャネルＭＯＳＦＥＴのソース−ドレイン１６
とを同時に形成する。その結果、Ｂｉ−ＣＭＯＳ集積回
路の製造工程を短縮することができた。
ＮチャネルＭＯＳＦＥＴのソース−ドレイン１３とを同
時に形成し、バイポーラトランジスタのグラフトベース
１７とＰチャネルＭＯＳＦＥＴのソース−ドレイン１６
とを同時に形成する。その結果、Ｂｉ−ＣＭＯＳ集積回
路の製造工程を短縮することができた。
【００１８】本発明ではＰチャネルＭＯＳＦＥＴのゲー
ト電極がＰ型ポリシリコンからなるので、より表面チャ
ネル型となって短チャネル効果が抑えられる。また各ト
ランジスタの電極は同一のポリシリコンからなるので、
平坦性が良く微細化に適するという効果がある。
ト電極がＰ型ポリシリコンからなるので、より表面チャ
ネル型となって短チャネル効果が抑えられる。また各ト
ランジスタの電極は同一のポリシリコンからなるので、
平坦性が良く微細化に適するという効果がある。
【００１９】そのうえＢｉ−ＣＭＯＳ集積回路の製造工
程が短縮され、歩留が向上した。
程が短縮され、歩留が向上した。
【図面の簡単な説明】
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
１ Ｎ型エピタキシャル層 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｐウェル ５ 真性ベース ６ ポリシリコン ７ フォトレジスト ８ Ｐ- 型拡散層 ９ Ｎ- 型拡散層 １０ 酸化膜 １１ フォトレジスト １２ サイドウォール １３ Ｎ+ 型拡散層 １４ エミッタ １５ サイドウォール １６ Ｐ+ 型拡散層 １７ グラフトベース １８ 層間絶縁膜 １９ フォトレジスト ２０ アルミ配線 ２１ Ｔｉ ２２ Ｔｉシリサイド層
Claims (1)
- 【請求項１】 半導体基板の一主面に第１の半導体層を
堆積する工程と、レジストをマスクとして前記第１の半
導体層を選択エッチングして、前記第１の半導体層から
なる電極を形成する工程と、全面に第１の絶縁膜を堆積
する工程と、レジストをマスクとしてＮチャネルＭＯＳ
ＦＥＴ予定領域とバイポーラトランジスタのエミッタお
よびコレクタ電極予定領域との前記第１の絶縁膜をエッ
チングしたのちＮ型不純物をイオン注入する工程と、再
度レジストをマスクとしてＰチャネルＭＯＳＦＥＴ予定
領域とバイポーラトランジスタのグラフトベース予定領
域との前記第１の絶縁膜をエッチングしたのちＰ型不純
物をイオン注入する工程とを含むＢｉ−ＣＭＯＳ集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03144382A JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03144382A JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04368171A JPH04368171A (ja) | 1992-12-21 |
| JP3104294B2 true JP3104294B2 (ja) | 2000-10-30 |
Family
ID=15360835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03144382A Expired - Fee Related JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104294B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6043903B1 (ja) * | 2016-02-06 | 2016-12-14 | 株式会社Ｐｇａ | マグネットロック機構を備えたブック型携帯ケース１００ |
| KR200483422Y1 (ko) * | 2015-07-03 | 2017-05-16 | 조선대학교산학협력단 | 장식등 겸용 수납함 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806753B2 (ja) * | 1993-09-07 | 1998-09-30 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1991
- 1991-06-17 JP JP03144382A patent/JP3104294B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200483422Y1 (ko) * | 2015-07-03 | 2017-05-16 | 조선대학교산학협력단 | 장식등 겸용 수납함 |
| JP6043903B1 (ja) * | 2016-02-06 | 2016-12-14 | 株式会社Ｐｇａ | マグネットロック機構を備えたブック型携帯ケース１００ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04368171A (ja) | 1992-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
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