JP3241363B2 - ＢｉＣＭＯＳ集積回路装置の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同一基板上に相補型電界効果トランジスタと
バイポーラトランジスタとの双方が形成されたBiCMOS集
積回路装置に関する。
バイポーラトランジスタとの双方が形成されたBiCMOS集
積回路装置に関する。
［従来の技術］ BiCMOS集積回路装置は同一基板上にバイポーラトラン
ジスタ（以下、BipTrという）と相補型電界効果トラン
ジスタ（以下、CMOSという）が形成されており、両者の
長所を兼ね備えている。このBiCMOS集積回路装置におい
ては、BipTrの高周波特性が優れているという利点と、C
MOSの低消費電力であるという利点とを損なわないよう
にするため、BipTrとCMOSとは同一半導体基板に形成す
る必要がある。また、同一工程でBipTrとCMOSとを同時
に形成して製造工期を短縮することも必要である。
ジスタ（以下、BipTrという）と相補型電界効果トラン
ジスタ（以下、CMOSという）が形成されており、両者の
長所を兼ね備えている。このBiCMOS集積回路装置におい
ては、BipTrの高周波特性が優れているという利点と、C
MOSの低消費電力であるという利点とを損なわないよう
にするため、BipTrとCMOSとは同一半導体基板に形成す
る必要がある。また、同一工程でBipTrとCMOSとを同時
に形成して製造工期を短縮することも必要である。
第５図は従来のBiCMOS集積回路装置を示す断面図、第
６図（ａ）乃至（ｄ）はその製造方法を工程順に示す断
面図である。
６図（ａ）乃至（ｄ）はその製造方法を工程順に示す断
面図である。
先ず、第６図（ａ）に示すように、Ｐ型シリコン基板
１上にＮ型埋込層2a,2b及びＰ型埋込層3a,3bを形成した
後、Ｎ型エピタキシャル層４を成長させる。
１上にＮ型埋込層2a,2b及びＰ型埋込層3a,3bを形成した
後、Ｎ型エピタキシャル層４を成長させる。
その後、Ｐ型埋込層3a,3bの上方のＮ型エピタキシャ
ル層４にＰ型不純物原子のボロンを添加して、Ｐウエル
５を形成し、ボロンを添加しない領域にＮ型エピタキシ
ャル層４を残存させる。次に、全面に薄い酸化シリコン
膜８及び窒化シリコン膜を設けた後、フォトレジスト8
a,8b,8c,8dを所定の領域に選択的に設ける。そして、フ
ォトレジスト8a乃至8dをマスクとして選択エッチングを
行うことにより、窒化シリコン膜7a,7b,7c,7dをパター
ニングする。更に、フォトレジスト8e,8fを選択的に設
けた後、フォトレジスト8a乃至8fをマスクとしてＰ型不
純物原子のボロンを基板表面に添加し、チャンネルスト
ッパー領域9a,9b,9cを設ける。
ル層４にＰ型不純物原子のボロンを添加して、Ｐウエル
５を形成し、ボロンを添加しない領域にＮ型エピタキシ
ャル層４を残存させる。次に、全面に薄い酸化シリコン
膜８及び窒化シリコン膜を設けた後、フォトレジスト8
a,8b,8c,8dを所定の領域に選択的に設ける。そして、フ
ォトレジスト8a乃至8dをマスクとして選択エッチングを
行うことにより、窒化シリコン膜7a,7b,7c,7dをパター
ニングする。更に、フォトレジスト8e,8fを選択的に設
けた後、フォトレジスト8a乃至8fをマスクとしてＰ型不
純物原子のボロンを基板表面に添加し、チャンネルスト
ッパー領域9a,9b,9cを設ける。
次に、第６図（ｂ）に示すように、フォトレジスト8a
乃至8fを除去した後、窒化シリコン膜7a乃至7dをマスク
として選択酸化を行う。これにより、フィールド酸化膜
23a,23b,23c,23d,23eが形成され、BiPTr領域と、CMOS領
域とが素子分離される。
乃至8fを除去した後、窒化シリコン膜7a乃至7dをマスク
として選択酸化を行う。これにより、フィールド酸化膜
23a,23b,23c,23d,23eが形成され、BiPTr領域と、CMOS領
域とが素子分離される。
その後、窒化シリコン膜7a乃至7d及び薄い酸化膜６を
除去し、BipTrのベース領域に1000乃至3000Åの厚い第
１の絶縁膜25を設ける。次に、第１の絶縁膜25を設けた
領域を除く素子領域に200乃至300Åの薄い第２の絶縁膜
11a,11b,11cを設ける。
除去し、BipTrのベース領域に1000乃至3000Åの厚い第
１の絶縁膜25を設ける。次に、第１の絶縁膜25を設けた
領域を除く素子領域に200乃至300Åの薄い第２の絶縁膜
11a,11b,11cを設ける。
次に、第６図（ｃ）に示すように、Ｐ型不純物原子の
ボロンを第１の絶縁膜25を介してエピタキシャル層４の
表面に選択的にイオン注入してベース領域12を設ける。
ボロンを第１の絶縁膜25を介してエピタキシャル層４の
表面に選択的にイオン注入してベース領域12を設ける。
その後、高濃度にリン原子を添加した多結晶シリコン
膜を選択的に設けて、MOSトランジスタ形成領域にゲー
ト電極13a,13bをパターン形成する。
膜を選択的に設けて、MOSトランジスタ形成領域にゲー
ト電極13a,13bをパターン形成する。
次に、Ｎ型の不純物原子として、例えばヒ素をＰウエ
ル５の表面及びエピタキシャル層４の表面の所定の領域
にイオン注入してNMOSのソース・ドレイン領域14a,14b
及びBipTrのコレクタ拡散層領域14cを形成する。更に、
Ｐ型不純物原子として、例えばフッ化ボロンをエピタキ
シャル層４の表面の所定の領域にイオン注入してPMOSの
ソース・ドレイン領域15a,15b及びBipTrのグラフトベー
ス領域15cを設ける。
ル５の表面及びエピタキシャル層４の表面の所定の領域
にイオン注入してNMOSのソース・ドレイン領域14a,14b
及びBipTrのコレクタ拡散層領域14cを形成する。更に、
Ｐ型不純物原子として、例えばフッ化ボロンをエピタキ
シャル層４の表面の所定の領域にイオン注入してPMOSの
ソース・ドレイン領域15a,15b及びBipTrのグラフトベー
ス領域15cを設ける。
次に、第６図（ｄ）に示すように、全面に気相成長に
より2000乃至5000Åの第３の絶縁膜16を設け、この絶縁
膜16に選択的に開孔窓を設けてエミッタ窓を形成した
後、選択的に第２の多結晶シリコン膜を形成してエミッ
タ電極17を形成する。次いで、前記開口窓に整合する位
置のベース領域12にＮ型不純物原子をイオン注入してエ
ミッタ領域18を形成する。
より2000乃至5000Åの第３の絶縁膜16を設け、この絶縁
膜16に選択的に開孔窓を設けてエミッタ窓を形成した
後、選択的に第２の多結晶シリコン膜を形成してエミッ
タ電極17を形成する。次いで、前記開口窓に整合する位
置のベース領域12にＮ型不純物原子をイオン注入してエ
ミッタ領域18を形成する。
その後、第５図に示すように、全面に気相成長により
3000乃至10000Åの第４の絶縁膜19を設け、この絶縁膜1
9に選択的に開孔窓を形成した後、アルミニウム等から
なる電極20をパターン形成することにより、BiCMOS集積
回路装置が完成する。
3000乃至10000Åの第４の絶縁膜19を設け、この絶縁膜1
9に選択的に開孔窓を形成した後、アルミニウム等から
なる電極20をパターン形成することにより、BiCMOS集積
回路装置が完成する。
BipTrの優れた高周波特性を実現するためには、約0.2
乃至0.4μｍの浅いベース接合を形成し、濃度を５×10
17乃至２×1018atom/cm3にする必要がある。このような
ベース接合を形成する方法としては、1000乃至3000Åの
絶縁膜25を介してボロン原子を注入することによりベー
ス領域12を形成する方法が最も制御性がよい。
乃至0.4μｍの浅いベース接合を形成し、濃度を５×10
17乃至２×1018atom/cm3にする必要がある。このような
ベース接合を形成する方法としては、1000乃至3000Åの
絶縁膜25を介してボロン原子を注入することによりベー
ス領域12を形成する方法が最も制御性がよい。
第７図は2000Åの絶縁膜を介して70KeVで２×1013atm
s/cm3の条件でボロンをイオン注入した場合のベース接
合の濃度プロフィルを示すグラフ図である。
s/cm3の条件でボロンをイオン注入した場合のベース接
合の濃度プロフィルを示すグラフ図である。
イオン注入時の投影飛程は絶縁膜中に位置し、シリコ
ン面には低濃度で浅い接合を形成することができる。
ン面には低濃度で浅い接合を形成することができる。
ところで、上述した従来のBiCMOS集積回路装置では、
ベース領域12は前述したように、1000乃至3000Åの絶縁
膜25を介してイオン注入法により形成しており、これに
より浅いベース領域が形成可能である。
ベース領域12は前述したように、1000乃至3000Åの絶縁
膜25を介してイオン注入法により形成しており、これに
より浅いベース領域が形成可能である。
そして、次工程で、グラフトベース15cとPMOSのソー
ス及びドレイン領域15a.15bを同時に設けるが、この場
合にPMOSのソース及びドレイン領域15a,15bは200乃至30
0Åのゲート絶縁膜を構成する第２の絶縁膜11a乃至11c
を介してフッ化ボロンをイオン注入することにより形成
し、またグラフトベース領域15cは1000乃至3000Åの厚
い第１の絶縁膜25を介してフッ化ボロンをイオン注入す
ることにより設けている。
ス及びドレイン領域15a.15bを同時に設けるが、この場
合にPMOSのソース及びドレイン領域15a,15bは200乃至30
0Åのゲート絶縁膜を構成する第２の絶縁膜11a乃至11c
を介してフッ化ボロンをイオン注入することにより形成
し、またグラフトベース領域15cは1000乃至3000Åの厚
い第１の絶縁膜25を介してフッ化ボロンをイオン注入す
ることにより設けている。
［発明が解決しようとする課題］ しかしながら、上述のBipTrには、以下に示す欠点が
ある。第９図は上述のPMOSのソース及びドレイン領域の
濃度プロフィルを示すグラフ図、第８図はグラフトベー
ス領域の濃度プロフィルを示すグラフ図である。
ある。第９図は上述のPMOSのソース及びドレイン領域の
濃度プロフィルを示すグラフ図、第８図はグラフトベー
ス領域の濃度プロフィルを示すグラフ図である。
この第８図及び第９図から明らかなように、ソース及
びドレイン領域は１×1019（1/cm3）と濃度が高いの
で、低抵抗の接合を形成できる。しかしながら、グラフ
トベース領域は１×1018乃至５×1018（1/cm3）と濃度
が低く、ベース抵抗が高くなってしまうという問題点が
あった。そのため、高周波特性が低下してしまう。
びドレイン領域は１×1019（1/cm3）と濃度が高いの
で、低抵抗の接合を形成できる。しかしながら、グラフ
トベース領域は１×1018乃至５×1018（1/cm3）と濃度
が低く、ベース抵抗が高くなってしまうという問題点が
あった。そのため、高周波特性が低下してしまう。
また、第10図はベース領域12及びグラフトベース領域
15cを形成する工程と同時に形成した抵抗領域21,22を示
す断面図である。
15cを形成する工程と同時に形成した抵抗領域21,22を示
す断面図である。
抵抗領域21はベース領域12と同時に形成するため、前
述したように制御性よく形成できる。しかしながら、抵
抗領域22はグラフトベース領域15cと同様に抵抗値が高
くなってしまう。従って、抵抗値の制御が難しく、これ
が半導体装置の歩留低下の要因となっていた。
述したように制御性よく形成できる。しかしながら、抵
抗領域22はグラフトベース領域15cと同様に抵抗値が高
くなってしまう。従って、抵抗値の制御が難しく、これ
が半導体装置の歩留低下の要因となっていた。
本発明はかかる問題点に鑑みてなされたものであっ
て、バイポーラトランジスタのベース抵抗が低減されて
高周波特性が向上し、更に、抵抗パターンを形成した場
合はその抵抗値も低減することができ、安定して且つ高
歩留で製造できるBiCMOS集積回路装置を提供することを
目的とする。
て、バイポーラトランジスタのベース抵抗が低減されて
高周波特性が向上し、更に、抵抗パターンを形成した場
合はその抵抗値も低減することができ、安定して且つ高
歩留で製造できるBiCMOS集積回路装置を提供することを
目的とする。
［課題を解決するための手段］ 本発明に係るBiCMOS集積回路装置の製造方法は、半導
体基板上に相補型電界効果トランジスタとバイポーラト
ランジスタとを有するBiCMOS集積回路装置の製造方法に
おいて、少なくとも前記バイポーラトランジスタにおけ
る真性ベース領域の表面に第１の絶縁膜を形成する工程
と、少なくとも前記真性ベース領域につらなるグラフト
ベース領域と前記相補型電界効果トランジスタのソース
及びドレイン領域の表面に前記第１の絶縁膜より薄い第
２の絶縁膜を形成する工程と、前記第１の絶縁膜を介し
て選択的に第１のイオン注入を行うことにより前記真性
ベース領域を形成する工程と、前記第２の絶縁膜を介し
て選択的に第２のイオン注入を行うことにより前記相補
型電界効果トランジスタの前記ソース及びドレイン領域
と前記バイポーラトランジスタの前記グラフトベース領
域を同時に形成する工程とを有することを特徴とする。
体基板上に相補型電界効果トランジスタとバイポーラト
ランジスタとを有するBiCMOS集積回路装置の製造方法に
おいて、少なくとも前記バイポーラトランジスタにおけ
る真性ベース領域の表面に第１の絶縁膜を形成する工程
と、少なくとも前記真性ベース領域につらなるグラフト
ベース領域と前記相補型電界効果トランジスタのソース
及びドレイン領域の表面に前記第１の絶縁膜より薄い第
２の絶縁膜を形成する工程と、前記第１の絶縁膜を介し
て選択的に第１のイオン注入を行うことにより前記真性
ベース領域を形成する工程と、前記第２の絶縁膜を介し
て選択的に第２のイオン注入を行うことにより前記相補
型電界効果トランジスタの前記ソース及びドレイン領域
と前記バイポーラトランジスタの前記グラフトベース領
域を同時に形成する工程とを有することを特徴とする。
［作用］ 本発明においては、真性ベース領域には、厚い第１の
絶縁膜を設け、真性ベース領域以外のグラフトベース領
域にはゲート絶縁膜を構成する薄い第２の絶縁膜を設け
てあるから、前記第１の絶縁膜を介して浅い接合の素子
領域を設け、前記第２の絶縁膜を介して高濃度の素子領
域を設けることができる。このようにして、バイポーラ
トランジスタのベース抵抗を低減することができる。
絶縁膜を設け、真性ベース領域以外のグラフトベース領
域にはゲート絶縁膜を構成する薄い第２の絶縁膜を設け
てあるから、前記第１の絶縁膜を介して浅い接合の素子
領域を設け、前記第２の絶縁膜を介して高濃度の素子領
域を設けることができる。このようにして、バイポーラ
トランジスタのベース抵抗を低減することができる。
また、厚い第１の絶縁膜上に抵抗領域を形成し、薄い
第２の絶縁膜上に前記抵抗領域の電極引き出し部を設け
ることにより、抵抗パターンの抵抗値を低減することも
できる。
第２の絶縁膜上に前記抵抗領域の電極引き出し部を設け
ることにより、抵抗パターンの抵抗値を低減することも
できる。
このようにして、低ベース抵抗及び低抵抗パターンの
バイポーラトランジスタを安定して高歩留で得ることが
できる。
バイポーラトランジスタを安定して高歩留で得ることが
できる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）は本発明の第１の実施例に係るBiCMOS集
積回路装置を示す断面図で、BipTrとPMOSの部分を示
す。また、第２図（ａ），（ｂ）はこのBiCMOS集積回路
装置の製造途中の工程を示す断面図である。なお、NMOS
は第５図に示す従来の半導体装置と同様の構造を有する
ため、図示を省略した。また、以下、NMOSについての説
明も省略する。
積回路装置を示す断面図で、BipTrとPMOSの部分を示
す。また、第２図（ａ），（ｂ）はこのBiCMOS集積回路
装置の製造途中の工程を示す断面図である。なお、NMOS
は第５図に示す従来の半導体装置と同様の構造を有する
ため、図示を省略した。また、以下、NMOSについての説
明も省略する。
先ず、従来のBiCMOS集積回路装置の製造方法で説明し
た第６図（ａ）に示す工程までは従来と同様の工程で製
造する。
た第６図（ａ）に示す工程までは従来と同様の工程で製
造する。
次に、第２図（ａ）に示すように、フォトレジスト8a
乃至8fを除去した後、窒化シリコン膜7a乃至7cをマスク
として選択酸化して素子領域を分離する。その後、窒化
シリコン膜7a乃至7c及び薄い酸化シリコン膜６を除去す
る。
乃至8fを除去した後、窒化シリコン膜7a乃至7cをマスク
として選択酸化して素子領域を分離する。その後、窒化
シリコン膜7a乃至7c及び薄い酸化シリコン膜６を除去す
る。
その後、グラフトベース領域以外のベース領域上に10
00乃至3000Åの厚い酸化シリコン膜からなる第１の絶縁
膜10を設ける。
00乃至3000Åの厚い酸化シリコン膜からなる第１の絶縁
膜10を設ける。
次に、全面を熱酸化して200乃至300Åの薄い第２の絶
縁膜11a,11b,11cを設ける。
縁膜11a,11b,11cを設ける。
その後、第２図（ｂ）に示すように、第１の絶縁膜10
を介して選択的にＰ型不純物原子のボロンをイオン注入
することにより、エピタキシャル層４内にベース領域12
を形成する。
を介して選択的にＰ型不純物原子のボロンをイオン注入
することにより、エピタキシャル層４内にベース領域12
を形成する。
次に、ゲート電極13bを選択的に設けた後、第２の絶
縁膜11a,11cを介してフッ化ボロンを選択的にイオン注
入することにより、PMOSのソース・ドレイン領域15a,15
b及びグラフトベース領域15cを形成する。
縁膜11a,11cを介してフッ化ボロンを選択的にイオン注
入することにより、PMOSのソース・ドレイン領域15a,15
b及びグラフトベース領域15cを形成する。
以後の工程は従来の製造方法で説明した第６図（ｄ）
及び第５図と同様の工程であり、最終的に第１図に示す
BiCMOS集積回路装置が完成する。
及び第５図と同様の工程であり、最終的に第１図に示す
BiCMOS集積回路装置が完成する。
本実施例によれば、グラフトベース領域15cの表面上
には薄い第２の絶縁膜11aを設けてあり、グラフトベー
ス領域15cをPMOSのソース及びドレイン領域と同様の条
件で形成できる。
には薄い第２の絶縁膜11aを設けてあり、グラフトベー
ス領域15cをPMOSのソース及びドレイン領域と同様の条
件で形成できる。
また、グラフトベース領域15cの濃度を高くすること
ができるので、ベース抵抗を低くすることができ、高周
波特性が優れたBipTrを得ることができる。
ができるので、ベース抵抗を低くすることができ、高周
波特性が優れたBipTrを得ることができる。
次に、本発明の第２の実施例について説明する。第３
図は本実施例に係るBiCMOS集積回路装置のPMOS、BipTr
及び抵抗部分を示す断面図である。また、第４図
（ａ），（ｂ）はこのBiCMOS集積回路装置の製造途中の
工程を示す断面図である。先ず、選択酸化により素子領
域を分離するまでは、第１の実施例と同様に製造する。
図は本実施例に係るBiCMOS集積回路装置のPMOS、BipTr
及び抵抗部分を示す断面図である。また、第４図
（ａ），（ｂ）はこのBiCMOS集積回路装置の製造途中の
工程を示す断面図である。先ず、選択酸化により素子領
域を分離するまでは、第１の実施例と同様に製造する。
次に、グラフトベース領域以外のベース領域と抵抗領
域のＰ型領域を形成する部分との表面に1000乃至3000Å
の厚い酸化シリコン膜からなる第１の絶縁膜10を設け、
次に全面を熱酸化して200乃至300Åの薄い第２の酸化シ
リコン膜11a,11b,11c,11dを設ける。
域のＰ型領域を形成する部分との表面に1000乃至3000Å
の厚い酸化シリコン膜からなる第１の絶縁膜10を設け、
次に全面を熱酸化して200乃至300Åの薄い第２の酸化シ
リコン膜11a,11b,11c,11dを設ける。
次いで、第４図（ｂ）に示すように、PMOS領域にゲー
ト電極13bを選択的に形成する。
ト電極13bを選択的に形成する。
次に、第３図に示すように、第１の絶縁膜10を介して
ボロン原子をイオン注入することにより、ベース領域1
2、抵抗領域21を形成する。
ボロン原子をイオン注入することにより、ベース領域1
2、抵抗領域21を形成する。
その後、第２の絶縁膜11a,11c,11dを介してフッ化ボ
ロンをイオン注入することにより、ソース及びドレイン
領域15a,15b、グラフトベース領域15c並びに抵抗領域22
を設ける。
ロンをイオン注入することにより、ソース及びドレイン
領域15a,15b、グラフトベース領域15c並びに抵抗領域22
を設ける。
以後の工程は、従来の製造方法で説明した第６図
（ｄ）及び第５図と同様の工程であり、最終的に第３図
に示すBiCMOS集積回路装置が完成する。
（ｄ）及び第５図と同様の工程であり、最終的に第３図
に示すBiCMOS集積回路装置が完成する。
本実施例によれば、抵抗の電極引き出し部となる抵抗
領域22は高濃度で制御性よく形成することができるの
で、半導体装置の歩留りを更に一層向上させることがで
きる。
領域22は高濃度で制御性よく形成することができるの
で、半導体装置の歩留りを更に一層向上させることがで
きる。
［発明の効果］ 以上説明したように、本発明は真性ベース領域及び抵
抗領域には、厚い第１の絶縁膜を設け、グラフトベース
領域及び抵抗の電極引き出し部の表面にはゲート絶縁膜
を構成する薄い第２の絶縁膜を設けたから、第１の絶縁
膜を介して浅い接合の素子領域を設け、第２の絶縁膜を
介して高濃度の素子領域を設けることができる。
抗領域には、厚い第１の絶縁膜を設け、グラフトベース
領域及び抵抗の電極引き出し部の表面にはゲート絶縁膜
を構成する薄い第２の絶縁膜を設けたから、第１の絶縁
膜を介して浅い接合の素子領域を設け、第２の絶縁膜を
介して高濃度の素子領域を設けることができる。
従って、本発明によれば、BipTrのベース抵抗及び抵
抗パターンの抵抗値を安定させて製造できるようにな
り、半導体装置の歩留り向上を図ることができる。
抗パターンの抵抗値を安定させて製造できるようにな
り、半導体装置の歩留り向上を図ることができる。
第１図は本発明の第１の実施例に係るBiCMOS集積回路装
置を示す断面図、第２図（ａ）及び（ｂ）はその製造工
程を示す断面図、第３図は本発明の第２の実施例に係る
BiCMOS集積回路装置を示す断面図、第４図（ａ）及び
（ｂ）はその製造工程を示す断面図、第５図は従来のBi
CMOS集積回路装置を示す断面図、第６図（ａ）乃至
（ｄ）はその製造方法を工程順に示す断面図、第７図乃
至第９図は従来の製造方法の問題点を説明するためのグ
ラフ図、第10図は従来の抵抗領域を示す断面図である。 1;P型シリコン基板、2a,2b;N型埋込層、3a,3b;P型埋込
層、4;N型エピタキシャル層、5;Pウエル、10,25;第１の
絶縁膜、11a,11b,11c;第２の絶縁膜、12;ベース領域、1
3a,13b;ゲート電極、14a,14b;NMOSのソース・ドレイン
領域、14c;コレクタ拡散層領域、15a,15b;PMOSのソース
・ドレイン領域、15c;グラフトベース領域、16;第３の
絶縁膜、17;エミッタ電極、18;エミッタ領域、19;第４
の絶縁膜、21;ベース領域と同時に形成した抵抗領域、2
2;グラフトベース領域と同時に形成した抵抗領域
置を示す断面図、第２図（ａ）及び（ｂ）はその製造工
程を示す断面図、第３図は本発明の第２の実施例に係る
BiCMOS集積回路装置を示す断面図、第４図（ａ）及び
（ｂ）はその製造工程を示す断面図、第５図は従来のBi
CMOS集積回路装置を示す断面図、第６図（ａ）乃至
（ｄ）はその製造方法を工程順に示す断面図、第７図乃
至第９図は従来の製造方法の問題点を説明するためのグ
ラフ図、第10図は従来の抵抗領域を示す断面図である。 1;P型シリコン基板、2a,2b;N型埋込層、3a,3b;P型埋込
層、4;N型エピタキシャル層、5;Pウエル、10,25;第１の
絶縁膜、11a,11b,11c;第２の絶縁膜、12;ベース領域、1
3a,13b;ゲート電極、14a,14b;NMOSのソース・ドレイン
領域、14c;コレクタ拡散層領域、15a,15b;PMOSのソース
・ドレイン領域、15c;グラフトベース領域、16;第３の
絶縁膜、17;エミッタ電極、18;エミッタ領域、19;第４
の絶縁膜、21;ベース領域と同時に形成した抵抗領域、2
2;グラフトベース領域と同時に形成した抵抗領域
Claims (1)
- 【請求項１】半導体基板上に相補型電界効果トランジス
タとバイポーラトランジスタとを有するBiCMOS集積回路
装置の製造方法において、少なくとも前記バイポーラト
ランジスタにおける真性ベース領域の表面に第１の絶縁
膜を形成する工程と、少なくとも前記真性ベース領域に
つらなるグラフトベース領域と前記相補型電界効果トラ
ンジスタのソース及びドレイン領域の表面に前記第１の
絶縁膜より薄い第２の絶縁膜を形成する工程と、前記第
１の絶縁膜を介して選択的に第１のイオン注入を行うこ
とにより前記真性ベース領域を形成する工程と、前記第
２の絶縁膜を介して選択的に第２のイオン注入を行うこ
とにより前記相補型電界効果トランジスタの前記ソース
及びドレイン領域と前記バイポーラトランジスタの前記
グラフトベース領域を同時に形成する工程とを有するこ
とを特徴とするBiCMOS集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263590A JP3241363B2 (ja) | 1990-04-30 | 1990-04-30 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263590A JP3241363B2 (ja) | 1990-04-30 | 1990-04-30 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411737A JPH0411737A (ja) | 1992-01-16 |
| JP3241363B2 true JP3241363B2 (ja) | 2001-12-25 |
Family
ID=14591662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11263590A Expired - Fee Related JP3241363B2 (ja) | 1990-04-30 | 1990-04-30 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3241363B2 (ja) |
-
1990
- 1990-04-30 JP JP11263590A patent/JP3241363B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411737A (ja) | 1992-01-16 |
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