JPH04221835A - バイポーラ・トランジスタとその製法 - Google Patents
バイポーラ・トランジスタとその製法Info
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- JPH04221835A JPH04221835A JP3056908A JP5690891A JPH04221835A JP H04221835 A JPH04221835 A JP H04221835A JP 3056908 A JP3056908 A JP 3056908A JP 5690891 A JP5690891 A JP 5690891A JP H04221835 A JPH04221835 A JP H04221835A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
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- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は集積回路の設計及び製
造の分野に関する。更に具体的に云えば、この発明は集
積回路にバイポーラ・トランジスタを製造する分野に関
する。
造の分野に関する。更に具体的に云えば、この発明は集
積回路にバイポーラ・トランジスタを製造する分野に関
する。
【０００２】
【従来の技術及び課題】集積回路で使われる寸法が小さ
い為、高圧動作に耐え得る部品を集積回路に作ることが
困難である。その例は、ＣＭＯＳ集積回路装置と一体化
した横形バイポーラ・トランジスタである。相補形ＭＯ
Ｓトランジスタと同じ集積回路内にあるバイポーラ・ト
ランジスタは普通ＢｉＣＭＯＳと呼ばれている。ＢｉＣ
ＭＯＳ製造方法は極めて複雑であり、この方法を簡単に
したり、或いは追加の処理工程を用いないで余分の能力
が得られる様にすることが、貴重である。横形バイポー
ラ・トランジスタを含める場合が多いのは、他の方法に
容易に集積することができるからである。
い為、高圧動作に耐え得る部品を集積回路に作ることが
困難である。その例は、ＣＭＯＳ集積回路装置と一体化
した横形バイポーラ・トランジスタである。相補形ＭＯ
Ｓトランジスタと同じ集積回路内にあるバイポーラ・ト
ランジスタは普通ＢｉＣＭＯＳと呼ばれている。ＢｉＣ
ＭＯＳ製造方法は極めて複雑であり、この方法を簡単に
したり、或いは追加の処理工程を用いないで余分の能力
が得られる様にすることが、貴重である。横形バイポー
ラ・トランジスタを含める場合が多いのは、他の方法に
容易に集積することができるからである。
【０００３】横形バイポーラ・トランジスタは、接点又
はソース／ドレインに対する拡散部をコレクタ及びエミ
ッタとして使い、反対導電型の井戸をベース領域として
使うことによって形成するのが普通である。井戸に対す
る接点が埋込み接点領域によって得られるが、これは更
に品質の高い縦型トランジスタに普通使われている。
はソース／ドレインに対する拡散部をコレクタ及びエミ
ッタとして使い、反対導電型の井戸をベース領域として
使うことによって形成するのが普通である。井戸に対す
る接点が埋込み接点領域によって得られるが、これは更
に品質の高い縦型トランジスタに普通使われている。
【０００４】この方法は、横形トランジスタを製造する
のに余分の工程を必要とせず、横形トランジスタは縦形
トランジスタに対して反対導電型にすることができる様
にする。例えば、ＮＰＮ形縦型トランジスタを使ってＰ
ＮＰ形横形トランジスタを作ることができる。然し、従
来の形式では、最適な動作特性が得られない。エミッタ
とコレクタとの間のベースの隔たりが、集積回路に於け
る最低のフィールド酸化物の寸法によって定まる。更に
、トランジスタの高圧動作が非常に限られている。
のに余分の工程を必要とせず、横形トランジスタは縦形
トランジスタに対して反対導電型にすることができる様
にする。例えば、ＮＰＮ形縦型トランジスタを使ってＰ
ＮＰ形横形トランジスタを作ることができる。然し、従
来の形式では、最適な動作特性が得られない。エミッタ
とコレクタとの間のベースの隔たりが、集積回路に於け
る最低のフィールド酸化物の寸法によって定まる。更に
、トランジスタの高圧動作が非常に限られている。
【０００５】
【課題を解決するための手段及び作用】ここで説明する
この発明の実施例は、集積回路に高圧横形バイポーラ・
トランジスタを容易に取入れる構造及び方法になる。埋
込みベース接点が形成され、ベース自体が集積回路内の
井戸領域で形成される。反対にドープされた井戸領域が
、横形ＮＰＮ形トランジスタのコレクタ領域を取巻く様
に形成される。このコレクタ井戸はベース井戸とは反対
の導電型で形成される。その後、コレクタに対する接点
及び著しくドープされたエミッタが、夫々コレクタ井戸
及びベース井戸の中に形成される。更に軽くドープされ
たコレクタ井戸が、コレクタ及びベースの間の厚手の空
乏領域となり、こうして一層高い電圧での動作ができる
様にする。
この発明の実施例は、集積回路に高圧横形バイポーラ・
トランジスタを容易に取入れる構造及び方法になる。埋
込みベース接点が形成され、ベース自体が集積回路内の
井戸領域で形成される。反対にドープされた井戸領域が
、横形ＮＰＮ形トランジスタのコレクタ領域を取巻く様
に形成される。このコレクタ井戸はベース井戸とは反対
の導電型で形成される。その後、コレクタに対する接点
及び著しくドープされたエミッタが、夫々コレクタ井戸
及びベース井戸の中に形成される。更に軽くドープされ
たコレクタ井戸が、コレクタ及びベースの間の厚手の空
乏領域となり、こうして一層高い電圧での動作ができる
様にする。
【０００６】ベース／コレクタ接合が、コレクタ井戸と
ベース井戸の接合に移動することにより、コレクタ及び
エミッタの間の間隔が短縮される。この間隔が短縮され
たことにより、順バイアスされたベース／エミッタ接合
から逆バイアスされたベース／コレクタ接合への担体の
注入が一層多くなる。この為、横形ＰＮＰ形トランジス
タの性能が改善される。この構造は標準的なＢｉＣＭＯ
Ｓ処理に取入れるのが容易であり、他のバイポーラ処理
と一緒にすることができる。
ベース井戸の接合に移動することにより、コレクタ及び
エミッタの間の間隔が短縮される。この間隔が短縮され
たことにより、順バイアスされたベース／エミッタ接合
から逆バイアスされたベース／コレクタ接合への担体の
注入が一層多くなる。この為、横形ＰＮＰ形トランジス
タの性能が改善される。この構造は標準的なＢｉＣＭＯ
Ｓ処理に取入れるのが容易であり、他のバイポーラ処理
と一緒にすることができる。
【０００７】上記並びにその他の利点がバイポーラ・ト
ランジスタ構造で達成される。この構造は、第１の導電
型の基板と、該第１の導電型とは反対の第２の導電型の
、基板の表面から隔たっている埋込みドープ領域と、第
１の導電型の、基板内に形成され、表面から埋込みドー
プ領域間で伸びる第１の井戸領域と、第２の導電型の、
基板内に形成され、表面から埋込み領域まで伸びると共
に第１の井戸領域に接する第２の井戸領域と、ベース接
点として作用する、埋込みドープ領域に対する電気接点
と、表面で第１の井戸内に形成されていて、第１の導電
型を有する、コレクタ接点として作用する第１のドープ
領域と、第１の導電型を有する、表面で第２の井戸内に
形成され、エミッタとして作用する第２のドープ領域と
を有するバイポーラ・トランジスタ構造である。
ランジスタ構造で達成される。この構造は、第１の導電
型の基板と、該第１の導電型とは反対の第２の導電型の
、基板の表面から隔たっている埋込みドープ領域と、第
１の導電型の、基板内に形成され、表面から埋込みドー
プ領域間で伸びる第１の井戸領域と、第２の導電型の、
基板内に形成され、表面から埋込み領域まで伸びると共
に第１の井戸領域に接する第２の井戸領域と、ベース接
点として作用する、埋込みドープ領域に対する電気接点
と、表面で第１の井戸内に形成されていて、第１の導電
型を有する、コレクタ接点として作用する第１のドープ
領域と、第１の導電型を有する、表面で第２の井戸内に
形成され、エミッタとして作用する第２のドープ領域と
を有するバイポーラ・トランジスタ構造である。
【０００８】更に、上記利点並びにその他の利点が、Ｂ
ｉＣＭＯＳ集積回路内にバイポーラ・トランジスタを形
成する方法によって達成される。この方法は、第１の導
電型の基板を用意し、第１の導電型とは反対の第２の導
電型の、基板の表面から隔たる様に形成され、基板内の
他の埋込みドープ領域の形成と一緒に形成される埋込み
ドープ領域を形成し、第１の導電型を有し、表面から埋
込みドープ領域まで伸びる様に基板内に第１の井戸領域
を形成し、該第１の井戸領域は、第１の導電型を有しそ
の中に他のトランジスタを形成する為の他の井戸領域の
形成と一緒に形成され、第２の導電型を有し、表面から
埋込み領域まで伸びると共に第１の井戸領域に接する様
に基板内に第２の井戸領域を形成し、該第２の井戸領域
は、第２の導電型を有しその中に他のトランジスタを形
成する為の他の井戸領域の形成と一緒に形成され、ベー
ス接点として作用する、埋込みドープ領域に対する電気
接点を形成し、第１の導電型を有し、コレクタ接点とし
て作用する第１のドープ領域を前記表面で第１の井戸内
に形成し、該第１のドープ領域は、他のトランジスタに
対するソース及びドレインとして作用する他のドープ領
域を基板内に形成するのと一緒に形成され、第１の導電
型を有し、エミッタとして作用する第１のドープ領域を
前記表面で第２の井戸内に形成し、該第１のドープ領域
は、他のトランジスタに対するソース及びドレインとし
て作用する他のドープ領域を基板内に形成するのと一緒
に形成される工程を含む。
ｉＣＭＯＳ集積回路内にバイポーラ・トランジスタを形
成する方法によって達成される。この方法は、第１の導
電型の基板を用意し、第１の導電型とは反対の第２の導
電型の、基板の表面から隔たる様に形成され、基板内の
他の埋込みドープ領域の形成と一緒に形成される埋込み
ドープ領域を形成し、第１の導電型を有し、表面から埋
込みドープ領域まで伸びる様に基板内に第１の井戸領域
を形成し、該第１の井戸領域は、第１の導電型を有しそ
の中に他のトランジスタを形成する為の他の井戸領域の
形成と一緒に形成され、第２の導電型を有し、表面から
埋込み領域まで伸びると共に第１の井戸領域に接する様
に基板内に第２の井戸領域を形成し、該第２の井戸領域
は、第２の導電型を有しその中に他のトランジスタを形
成する為の他の井戸領域の形成と一緒に形成され、ベー
ス接点として作用する、埋込みドープ領域に対する電気
接点を形成し、第１の導電型を有し、コレクタ接点とし
て作用する第１のドープ領域を前記表面で第１の井戸内
に形成し、該第１のドープ領域は、他のトランジスタに
対するソース及びドレインとして作用する他のドープ領
域を基板内に形成するのと一緒に形成され、第１の導電
型を有し、エミッタとして作用する第１のドープ領域を
前記表面で第２の井戸内に形成し、該第１のドープ領域
は、他のトランジスタに対するソース及びドレインとし
て作用する他のドープ領域を基板内に形成するのと一緒
に形成される工程を含む。
【０００９】この発明は以下詳しく説明する特定の実施
例から、最もよく理解されよう。これらの実施例が図面
に示されている。
例から、最もよく理解されよう。これらの実施例が図面
に示されている。
【００１０】
【実施例】図１Ａ乃至１５Ａは、この発明の色々な面を
用いてＢｉＣＭＯＳ集積回路を製造するのに必要な処理
工程を示す簡略側面図である。
用いてＢｉＣＭＯＳ集積回路を製造するのに必要な処理
工程を示す簡略側面図である。
【００１１】図１Ａについて説明すると、ここで説明す
る製造方法の出発材料は、約１０Ω−ｃｍの導電度にＰ
形にドープされた＜１００＞配向の結晶シリコンである
。これが図１Ａに示す基板１０である。二酸化シリコン
層１２が、約９００℃の温度で約２５０分間、Ｏ２ の
雰囲気内での熱酸化により、基板１０の表面の上に形成
される。二酸化シリコン層１２はこの後普通の写真製版
技術を用いてパターン決めし、図１Ａに示す構造にする
。この後、図１Ａの構造は、約４０キロ電子ボルトのエ
ネルギ及び約３×１０１５イオン／ｃｍ２ の密度を持
つアンチモン・イオンの様なＮ形イオンのイオン打込み
にかけられる。このイオン打込みが図１Ａに示すＮ形領
域１６，１８を作る。この後、図１Ａの構造は蒸気の雰
囲気内での熱酸化にかけられ、５０００Ａの二酸化シリ
コンを成長させる。この酸化工程が、図２Ａに示す二酸
化シリコン層２０を作る。更に、Ｎ＋形にドープされた
領域１６及び１８が、基板１０内に追いやられ、アニー
ルされる。
る製造方法の出発材料は、約１０Ω−ｃｍの導電度にＰ
形にドープされた＜１００＞配向の結晶シリコンである
。これが図１Ａに示す基板１０である。二酸化シリコン
層１２が、約９００℃の温度で約２５０分間、Ｏ２ の
雰囲気内での熱酸化により、基板１０の表面の上に形成
される。二酸化シリコン層１２はこの後普通の写真製版
技術を用いてパターン決めし、図１Ａに示す構造にする
。この後、図１Ａの構造は、約４０キロ電子ボルトのエ
ネルギ及び約３×１０１５イオン／ｃｍ２ の密度を持
つアンチモン・イオンの様なＮ形イオンのイオン打込み
にかけられる。このイオン打込みが図１Ａに示すＮ形領
域１６，１８を作る。この後、図１Ａの構造は蒸気の雰
囲気内での熱酸化にかけられ、５０００Ａの二酸化シリ
コンを成長させる。この酸化工程が、図２Ａに示す二酸
化シリコン層２０を作る。更に、Ｎ＋形にドープされた
領域１６及び１８が、基板１０内に追いやられ、アニー
ルされる。
【００１２】その後、ＨＦ２ のエッチャントを用いて
、二酸化シリコン層２０を除去する。
、二酸化シリコン層２０を除去する。
【００１３】この後、図３Ａに示す残りの構造は約４×
１０１２イオン／ｃｍ２ の密度まで、硼素イオンのイ
オン打込みにかけられる。このイオン打込みが図３Ａに
示すＰ形領域２４，２６，２８を作る。図３Ａの構造の
表面を平面状にし、基板１０の表面の上にこの後真性シ
リコン・エピタキシャル層３０が形成される。こうして
できる構造が図４Ａに示されている。図４Ａの構造を作
るのに使ったのと同じ工程を用いて、サブベース接続部
１２８及びエピタキシャル層３０を含む図４Ｂの構造が
作られる。
１０１２イオン／ｃｍ２ の密度まで、硼素イオンのイ
オン打込みにかけられる。このイオン打込みが図３Ａに
示すＰ形領域２４，２６，２８を作る。図３Ａの構造の
表面を平面状にし、基板１０の表面の上にこの後真性シ
リコン・エピタキシャル層３０が形成される。こうして
できる構造が図４Ａに示されている。図４Ａの構造を作
るのに使ったのと同じ工程を用いて、サブベース接続部
１２８及びエピタキシャル層３０を含む図４Ｂの構造が
作られる。
【００１４】平面度が一層高くて改良された構造となる
埋込みドープ領域１６，１８，２４，２６，２８，１２
８を形成する方法は、この出願の被譲渡人に譲渡された
、１９８８年１０月３１日に出願された係属中の米国特
許出願通し番号第２６５，０７４号に記載されている。 ここでこれを引用する。
埋込みドープ領域１６，１８，２４，２６，２８，１２
８を形成する方法は、この出願の被譲渡人に譲渡された
、１９８８年１０月３１日に出願された係属中の米国特
許出願通し番号第２６５，０７４号に記載されている。 ここでこれを引用する。
【００１５】図４Ａの構造の表面の上に、約９００℃の
温度で約６０分間、Ｏ２ の雰囲気での熱酸化により二
酸化シリコン層３２が形成される。この構造が図５Ａに
示されている。次に、低圧化学反応気相成長を用いて、
窒化シリコン層３４が約１０００Ａの厚さに形成される
。 次に、普通の写真製版技術を用いて、窒化シリコン層３
４をパターン決めして、図５Ａに示す構造にする。この
後、図５Ａの構造は、約７０及び３５０キロ電子ボルト
のエネルギを持つと共に、何れも約２．２×１０１２イ
オン／ｃｍ２ の密度を持つ燐イオンのイオン打込みに
かける。このイオン打込みが図５Ａに示すＮ形領域３６
及び３８を形成する。
温度で約６０分間、Ｏ２ の雰囲気での熱酸化により二
酸化シリコン層３２が形成される。この構造が図５Ａに
示されている。次に、低圧化学反応気相成長を用いて、
窒化シリコン層３４が約１０００Ａの厚さに形成される
。 次に、普通の写真製版技術を用いて、窒化シリコン層３
４をパターン決めして、図５Ａに示す構造にする。この
後、図５Ａの構造は、約７０及び３５０キロ電子ボルト
のエネルギを持つと共に、何れも約２．２×１０１２イ
オン／ｃｍ２ の密度を持つ燐イオンのイオン打込みに
かける。このイオン打込みが図５Ａに示すＮ形領域３６
及び３８を形成する。
【００１６】この後、図５Ａの構造は、約９００℃で約
１９０分間、蒸気の雰囲気内での熱酸化にかけられる。 これが、図６Ａに示す厚手の二酸化シリコン領域４０及
び４２を形成する。この後、図６Ａの構造は、約５０キ
ロ電子ボルトのエネルギ及び約１×１０１２イオン／ｃ
ｍ２ の密度を持つ硼素イオンのイオン打込みにかける
。このイオン打込みが図６Ａに示すＰ形領域４４，４６
，４８を形成する。図６Ａの構造の表面を平面状にし、
約１１００℃の温度で約２５０分間、Ｎ２ ／Ｏ２ の
雰囲気内でのアニール工程を使って、拡散部３６，３８
，４４，４６，４８を内方に追いやる。こうしてできる
構造が図７Ａに示されている。図５Ａ乃至７Ａについて
述べたのと同じ処理工程を用いて、図７Ｂに示す様にコ
レクタ井戸１４８及びベース井戸１３８が形成される。 こう云う工程を用いて隔離領域１４６も形成される。
１９０分間、蒸気の雰囲気内での熱酸化にかけられる。 これが、図６Ａに示す厚手の二酸化シリコン領域４０及
び４２を形成する。この後、図６Ａの構造は、約５０キ
ロ電子ボルトのエネルギ及び約１×１０１２イオン／ｃ
ｍ２ の密度を持つ硼素イオンのイオン打込みにかける
。このイオン打込みが図６Ａに示すＰ形領域４４，４６
，４８を形成する。図６Ａの構造の表面を平面状にし、
約１１００℃の温度で約２５０分間、Ｎ２ ／Ｏ２ の
雰囲気内でのアニール工程を使って、拡散部３６，３８
，４４，４６，４８を内方に追いやる。こうしてできる
構造が図７Ａに示されている。図５Ａ乃至７Ａについて
述べたのと同じ処理工程を用いて、図７Ｂに示す様にコ
レクタ井戸１４８及びベース井戸１３８が形成される。 こう云う工程を用いて隔離領域１４６も形成される。
【００１７】その後、図７Ａの構造の表面の上に、Ｏ２
の雰囲気内で、図８Ａに示す様に二酸化シリコン層５
０を熱成長させる。窒化シリコン層５２が二酸化シリコ
ン層５０の表面の上に形成され、パターン決めされて、
図８Ａに示す構造となる。この後、この構造は約９００
℃で約５００分間、蒸気の雰囲気内での熱酸化工程にか
けて、図８Ａに示す様に約７０００Ａの厚さまで二酸化
シリコン領域５４を形成する。二酸化シリコン層５０及
び厚手の二酸化シリコン領域５４は、図８Ａについて述
べたのと同じ酸化工程を用いて、図８Ｂに示す様に形成
される。
の雰囲気内で、図８Ａに示す様に二酸化シリコン層５
０を熱成長させる。窒化シリコン層５２が二酸化シリコ
ン層５０の表面の上に形成され、パターン決めされて、
図８Ａに示す構造となる。この後、この構造は約９００
℃で約５００分間、蒸気の雰囲気内での熱酸化工程にか
けて、図８Ａに示す様に約７０００Ａの厚さまで二酸化
シリコン領域５４を形成する。二酸化シリコン層５０及
び厚手の二酸化シリコン領域５４は、図８Ａについて述
べたのと同じ酸化工程を用いて、図８Ｂに示す様に形成
される。
【００１８】この後、高温の燐酸中の湿式化学エッチン
グを用いて、窒化シリコン層５２を除去する。その後、
図８Ａの構造の表面の上に、図９Ａに示す様にフォトレ
ジスト層５６を形成する。フォトレジスト層５６は、約
３００キロ電子ボルトのエネルギ及び１５０キロ電子ボ
ルトのエネルギで、何れも約１×１０１６原子／ｃｍ２
の密度を持つ燐イオンを打込む時の厚手のイオン打込
みマスクとなる位の厚さに選ばれる。このイオン打込み
がアニールした時、図９Ａに示すＮ＋形接点領域５８を
形成する。マスク層５６が図９Ｂに示す様にも作られ、
この為イオン打込みが図９Ｂに示すＮ＋接続部１５８を
形成する。
グを用いて、窒化シリコン層５２を除去する。その後、
図８Ａの構造の表面の上に、図９Ａに示す様にフォトレ
ジスト層５６を形成する。フォトレジスト層５６は、約
３００キロ電子ボルトのエネルギ及び１５０キロ電子ボ
ルトのエネルギで、何れも約１×１０１６原子／ｃｍ２
の密度を持つ燐イオンを打込む時の厚手のイオン打込
みマスクとなる位の厚さに選ばれる。このイオン打込み
がアニールした時、図９Ａに示すＮ＋形接点領域５８を
形成する。マスク層５６が図９Ｂに示す様にも作られ、
この為イオン打込みが図９Ｂに示すＮ＋接続部１５８を
形成する。
【００１９】この後、普通の液体除去方法を用いて、マ
スク層５６を除去する。次に、図９Ａの構造の表面に、
図１０Ａに示す様に窒化シリコン層６０を形成する。窒
化シリコン層６０をパターン決めし、エッチングして、
Ｎ形井戸３６の上方にある二酸化シリコン層５０の表面
を露出する。その後、二酸化シリコン層６４を熱酸化に
よって成長させる。二酸化シリコン層６４は約１４００
Ａの厚さに成長させる。この構造を約６×１０１３イオ
ン／ｃｍ２ の密度及び約４０キロ電子ボルトのエネル
ギを持つ硼素イオンのイオン打込みにかける。この打込
みの部分をアニールして、図１０Ａに示すＰ形領域６２
を形成する。
スク層５６を除去する。次に、図９Ａの構造の表面に、
図１０Ａに示す様に窒化シリコン層６０を形成する。窒
化シリコン層６０をパターン決めし、エッチングして、
Ｎ形井戸３６の上方にある二酸化シリコン層５０の表面
を露出する。その後、二酸化シリコン層６４を熱酸化に
よって成長させる。二酸化シリコン層６４は約１４００
Ａの厚さに成長させる。この構造を約６×１０１３イオ
ン／ｃｍ２ の密度及び約４０キロ電子ボルトのエネル
ギを持つ硼素イオンのイオン打込みにかける。この打込
みの部分をアニールして、図１０Ａに示すＰ形領域６２
を形成する。
【００２０】その後、高温の燐酸中の湿式化学エッチン
グを用いて、窒化シリコン層６０を除去する。フォトマ
スク（図面に示していない）を形成し、パターン決めし
て、二酸化シリコン層６４の上面の一部分を露出する。 その後、反応性イオン・エッチングを用いて、二酸化シ
リコン層６４の露出部分を除去する。次にフォトマスク
（図面に示していない）を除去し、図１１Ａの構造の表
面の上に多結晶シリコン層６６を形成する。多結晶シリ
コン層６６は、イオン打込み、その場所でのドーピング
又は任意のその他の適当な方法の様な幾つか随意選択で
選べる方法の内の一つを用いて、Ｎ＋＋形にドープされ
る。次に多結晶シリコン層６６をパターン決めして、図
１２Ａに示すベース接点６８、ゲート７２及びゲート７
４を作る。この方法では、多結晶シリコン層６６からの
ドーピングの一部分が、Ｐ形領域６２の所で基板１０の
表面に拡散し、Ｎ＋＋形エミッタ７６を形成する。
グを用いて、窒化シリコン層６０を除去する。フォトマ
スク（図面に示していない）を形成し、パターン決めし
て、二酸化シリコン層６４の上面の一部分を露出する。 その後、反応性イオン・エッチングを用いて、二酸化シ
リコン層６４の露出部分を除去する。次にフォトマスク
（図面に示していない）を除去し、図１１Ａの構造の表
面の上に多結晶シリコン層６６を形成する。多結晶シリ
コン層６６は、イオン打込み、その場所でのドーピング
又は任意のその他の適当な方法の様な幾つか随意選択で
選べる方法の内の一つを用いて、Ｎ＋＋形にドープされ
る。次に多結晶シリコン層６６をパターン決めして、図
１２Ａに示すベース接点６８、ゲート７２及びゲート７
４を作る。この方法では、多結晶シリコン層６６からの
ドーピングの一部分が、Ｐ形領域６２の所で基板１０の
表面に拡散し、Ｎ＋＋形エミッタ７６を形成する。
【００２１】次に図１２Ａの構造の表面の上に、図１３
Ａに示す様に二酸化シリコン層７８を形成する。窒化シ
リコンの様な材料で構成された適当なエッチング・マス
ク８０が二酸化シリコン層７８の表面の上に形成される
。エッチ・マスク８０及び二酸化シリコン層７８をパタ
ーン決めしてエッチングし、ゲート７４によって覆われ
ていないＰ形井戸４８の表面を露出する。エッチ・マス
ク８０及び二酸化シリコン層７８の除去は、ＣＨＦ３
エッチャント内での反応性イオン・エッチングを用いた
異方性エッチングによって行なわれる。この為、二酸化
シリコン層７８の一部分が側壁二酸化シリコン層８２と
して残る。その後、１５０キロ電子ボルトのエネルギ及
び約３×１０１５イオン／ｃｍ２ の砒素のイオン打込
みを実施する。このイオン打込み部をアニールして、図
１４Ａに示すソース・ドレイン領域８４を形成する。
Ａに示す様に二酸化シリコン層７８を形成する。窒化シ
リコンの様な材料で構成された適当なエッチング・マス
ク８０が二酸化シリコン層７８の表面の上に形成される
。エッチ・マスク８０及び二酸化シリコン層７８をパタ
ーン決めしてエッチングし、ゲート７４によって覆われ
ていないＰ形井戸４８の表面を露出する。エッチ・マス
ク８０及び二酸化シリコン層７８の除去は、ＣＨＦ３
エッチャント内での反応性イオン・エッチングを用いた
異方性エッチングによって行なわれる。この為、二酸化
シリコン層７８の一部分が側壁二酸化シリコン層８２と
して残る。その後、１５０キロ電子ボルトのエネルギ及
び約３×１０１５イオン／ｃｍ２ の砒素のイオン打込
みを実施する。このイオン打込み部をアニールして、図
１４Ａに示すソース・ドレイン領域８４を形成する。
【００２２】この後、エッチ・マスク８０を除去し、図
１５Ａに示す様に第２のエッチ・マスク８６を形成する
。その後、普通の写真製版技術を用いてエッチ・マスク
８６をパターン決めし、図１５Ａに示す様に、エッチ・
マスク８６に対する構造を作る。次に、エッチ・マスク
８６を使って二酸化シリコン層７８及び二酸化シリコン
層５０及び６４をエッチし、ベース接点６８及びゲート
７２の構造によって覆われていないＮ形井戸３６及び３
８の表面を露出する。次に、図１５Ａの構造を、約７０
キロ電子ボルトのエネルギ及び約３×１０１５イオン／
ｃｍ２ の密度を持つ硼素イオンのイオン打込みにかけ
る。これが図１５Ａに示すＰ＋形ソース・ドレイン領域
９０及びベース接点領域９２を形成する。更に、二酸化
シリコン層７８のエッチングが異方性プロセスを用いて
実施されるから、側壁二酸化シリコン領域８８がベース
接点６８及びゲート７２の側面上に残る。
１５Ａに示す様に第２のエッチ・マスク８６を形成する
。その後、普通の写真製版技術を用いてエッチ・マスク
８６をパターン決めし、図１５Ａに示す様に、エッチ・
マスク８６に対する構造を作る。次に、エッチ・マスク
８６を使って二酸化シリコン層７８及び二酸化シリコン
層５０及び６４をエッチし、ベース接点６８及びゲート
７２の構造によって覆われていないＮ形井戸３６及び３
８の表面を露出する。次に、図１５Ａの構造を、約７０
キロ電子ボルトのエネルギ及び約３×１０１５イオン／
ｃｍ２ の密度を持つ硼素イオンのイオン打込みにかけ
る。これが図１５Ａに示すＰ＋形ソース・ドレイン領域
９０及びベース接点領域９２を形成する。更に、二酸化
シリコン層７８のエッチングが異方性プロセスを用いて
実施されるから、側壁二酸化シリコン領域８８がベース
接点６８及びゲート７２の側面上に残る。
【００２３】この為、ＮＰＮトランジスタ９４、Ｐチャ
ンネル形トランジスタ９６及びＮチャンネル形トランジ
スタ９８が作られる。ベース接点６８、ゲート７２，７
４、ソース・ドレイン領域８４、ソース・ドレイン領域
９０及びベース接点領域９２の表面のシリサイド化の様
な追加の工程を実施して、こうしてできた構造の導電度
を更によくすることができる。
ンネル形トランジスタ９６及びＮチャンネル形トランジ
スタ９８が作られる。ベース接点６８、ゲート７２，７
４、ソース・ドレイン領域８４、ソース・ドレイン領域
９０及びベース接点領域９２の表面のシリサイド化の様
な追加の工程を実施して、こうしてできた構造の導電度
を更によくすることができる。
【００２４】図１０Ａ乃至１５Ａについて述べた処理工
程の間、図９Ｂの構造は種々のマスク層によって保護さ
れている。マスク層８６は図１５Ｂに示す様に作られて
、コレクタ井戸１４８及びベース井戸１３８の表面に硼
素イオンのイオン打込みができる様にする。このイオン
打込みは、図１５Ａについて述べたのと同じ打込みであ
り、コレクタ接点領域１９２及びエミッタ領域１９０を
形成する。集積回路内に形成される他の装置と同じ様に
、追加の金属層（図面に示していない）を使って、ベー
ス接点１５８及びコレクタ接点１９２及びエミッタ１９
０と接触させ、集積回路内の他の装置との相互接続をす
る。この為、横形ＰＮＰ形トランジスタ１９４が形成さ
れ、Ｐ＋形領域１９０がエミッタとして作用し、Ｎ形領
域１３８がベースとして作用し、Ｐ形領域１４８がコレ
クタとして作用する。コレクタ／ベース界面がＰ形井戸
１４８及びＮ形井戸１３８の接合部にある。これらの２
つの領域は軽くドープされている。この為、ベース／コ
レクタ接合を逆バイアスするのが普通のバイアス方式で
あるが、これによってベース又はコレクタの一方が強く
ドープされていた場合よりも、一層厚手の空乏領域が形
成される。これは普通の構造よりも降伏電圧の閾値を一
層高くする。更に、ベース／コレクタ接合が従来の横形
トランジスタよりもベース／エミッタ接合に一層接近し
ているから、トランジスタ１９４は利得が一層大きくな
り性能が一層高くなる。更に、トランジスタ１９４は、
トランジスタ９４，９６，９８を形成するのに使われる
以外の余分の処理工程を使わずに形成される。
程の間、図９Ｂの構造は種々のマスク層によって保護さ
れている。マスク層８６は図１５Ｂに示す様に作られて
、コレクタ井戸１４８及びベース井戸１３８の表面に硼
素イオンのイオン打込みができる様にする。このイオン
打込みは、図１５Ａについて述べたのと同じ打込みであ
り、コレクタ接点領域１９２及びエミッタ領域１９０を
形成する。集積回路内に形成される他の装置と同じ様に
、追加の金属層（図面に示していない）を使って、ベー
ス接点１５８及びコレクタ接点１９２及びエミッタ１９
０と接触させ、集積回路内の他の装置との相互接続をす
る。この為、横形ＰＮＰ形トランジスタ１９４が形成さ
れ、Ｐ＋形領域１９０がエミッタとして作用し、Ｎ形領
域１３８がベースとして作用し、Ｐ形領域１４８がコレ
クタとして作用する。コレクタ／ベース界面がＰ形井戸
１４８及びＮ形井戸１３８の接合部にある。これらの２
つの領域は軽くドープされている。この為、ベース／コ
レクタ接合を逆バイアスするのが普通のバイアス方式で
あるが、これによってベース又はコレクタの一方が強く
ドープされていた場合よりも、一層厚手の空乏領域が形
成される。これは普通の構造よりも降伏電圧の閾値を一
層高くする。更に、ベース／コレクタ接合が従来の横形
トランジスタよりもベース／エミッタ接合に一層接近し
ているから、トランジスタ１９４は利得が一層大きくな
り性能が一層高くなる。更に、トランジスタ１９４は、
トランジスタ９４，９６，９８を形成するのに使われる
以外の余分の処理工程を使わずに形成される。
【００２５】この発明の特定の実施例を説明したが、こ
れはこの発明の範囲を制限するものと解してはならない
。以上の説明から当業者には、この発明の色々な実施例
が考えられよう。この発明は特許請求の範囲の記載のみ
によって限定されるものである。
れはこの発明の範囲を制限するものと解してはならない
。以上の説明から当業者には、この発明の色々な実施例
が考えられよう。この発明は特許請求の範囲の記載のみ
によって限定されるものである。
【００２６】以上の説明に関連して、この発明は下記の
実施態様を有する。
実施態様を有する。
【００２７】（１）第１の導電型を有する基板と、該第
１の導電型とは反対の第２の導電型であって、前記基板
の表面から隔たっている埋込みドープ領域と、前記第１
の導電型であって、前記基板内に形成され、前記表面か
ら埋込みドープ領域まで伸びる第１の井戸領域と、前記
第２の導電型であって、前記基板内に形成され、前記表
面から前記埋込み領域まで伸びると共に、前記第１の井
戸領域と接する第２の井戸領域と、ベース接点として作
用する、前記埋込みドープ領域に対する電気接点と、前
記第１の導電型を有し、前記表面で前記第１の井戸内に
形成され、コレクタ接点として作用する第１のドープ領
域と、前記第１の導電型を有し、前記表面で第２の井戸
の中に形成され、前記埋込みドープ領域から実質的に隔
たっていて、エミッタとして作用する第２のドープ領域
とを有するバイポーラ・トランジスタ。
１の導電型とは反対の第２の導電型であって、前記基板
の表面から隔たっている埋込みドープ領域と、前記第１
の導電型であって、前記基板内に形成され、前記表面か
ら埋込みドープ領域まで伸びる第１の井戸領域と、前記
第２の導電型であって、前記基板内に形成され、前記表
面から前記埋込み領域まで伸びると共に、前記第１の井
戸領域と接する第２の井戸領域と、ベース接点として作
用する、前記埋込みドープ領域に対する電気接点と、前
記第１の導電型を有し、前記表面で前記第１の井戸内に
形成され、コレクタ接点として作用する第１のドープ領
域と、前記第１の導電型を有し、前記表面で第２の井戸
の中に形成され、前記埋込みドープ領域から実質的に隔
たっていて、エミッタとして作用する第２のドープ領域
とを有するバイポーラ・トランジスタ。
【００２８】（２）（１）項に記載したバイポーラ・ト
ランジスタに於いて、電気接点が、第２の導電型を持っ
ていて、表面から埋込みドープ領域まで伸びる第３のド
ープ領域で構成されているバイポーラ・トランジスタ。
ランジスタに於いて、電気接点が、第２の導電型を持っ
ていて、表面から埋込みドープ領域まで伸びる第３のド
ープ領域で構成されているバイポーラ・トランジスタ。
【００２９】（３）（１）項に記載したバイポーラ・ト
ランジスタに於いて、第１及び第２のドープ領域の間で
前記表面に形成された誘電体層を有するバイポーラ・ト
ランジスタ。
ランジスタに於いて、第１及び第２のドープ領域の間で
前記表面に形成された誘電体層を有するバイポーラ・ト
ランジスタ。
【００３０】（４）（１）項に記載したバイポーラ・ト
ランジスタに於いて、第１の導電型がＰ形であり、第２
の導電型がＮ形であるバイポーラ・トランジスタ。
ランジスタに於いて、第１の導電型がＰ形であり、第２
の導電型がＮ形であるバイポーラ・トランジスタ。
【００３１】（５）（１）項に記載したバイポーラ・ト
ランジスタに於いて、基板が結晶シリコンで構成される
バイポーラ・トランジスタ。
ランジスタに於いて、基板が結晶シリコンで構成される
バイポーラ・トランジスタ。
【００３２】（６）バイポーラ・トランジスタを形成す
る方法に於いて、第１の導電型を有する基板を用意し、
該第１の導電型とは反対の第２の導電型を有し、基板の
表面から隔たった埋込みドープ領域を形成し、前記第１
の導電型を有し、前記表面から前記埋込みドープ領域ま
で伸びる様に前記基板内に第１の井戸領域を形成し、前
記第２の導電型であって、前記表面から前記埋込み領域
まで伸びると共に、前記第１の井戸領域に接する様に前
記基板内に第２の井戸領域を形成し、前記埋込みドープ
領域に対する電気接点をベース接点として作用する様に
形成し、前記第１の導電型を有し、前記表面で前記第１
の井戸内に、コレクタ接点として作用する第１のドープ
領域を形成し、前記第１の導電型を有し、前記表面で前
記第２の井戸内にエミッタとして作用する第２のドープ
領域を形成する工程を含む方法。
る方法に於いて、第１の導電型を有する基板を用意し、
該第１の導電型とは反対の第２の導電型を有し、基板の
表面から隔たった埋込みドープ領域を形成し、前記第１
の導電型を有し、前記表面から前記埋込みドープ領域ま
で伸びる様に前記基板内に第１の井戸領域を形成し、前
記第２の導電型であって、前記表面から前記埋込み領域
まで伸びると共に、前記第１の井戸領域に接する様に前
記基板内に第２の井戸領域を形成し、前記埋込みドープ
領域に対する電気接点をベース接点として作用する様に
形成し、前記第１の導電型を有し、前記表面で前記第１
の井戸内に、コレクタ接点として作用する第１のドープ
領域を形成し、前記第１の導電型を有し、前記表面で前
記第２の井戸内にエミッタとして作用する第２のドープ
領域を形成する工程を含む方法。
【００３３】（７）（６）項に記載した方法に於いて、
電気接点が第２の導電型を持っていて、表面から埋込み
ドープ領域まで伸びる第３のドープ領域で構成される方
法。
電気接点が第２の導電型を持っていて、表面から埋込み
ドープ領域まで伸びる第３のドープ領域で構成される方
法。
【００３４】（８）（６）項に記載した方法に於いて、
第１及び第２のドープ領域の間で表面に形成された誘電
体層を含む方法。
第１及び第２のドープ領域の間で表面に形成された誘電
体層を含む方法。
【００３５】（９）（６）項に記載した方法に於いて、
第１の導電型がＰ形であり、第２の導電型がＮ形である
方法。
第１の導電型がＰ形であり、第２の導電型がＮ形である
方法。
【００３６】（１０）（６）項に記載した方法に於いて
、基板が結晶シリコンで構成される方法。
、基板が結晶シリコンで構成される方法。
【００３７】（１１）ＢｉＣＭＯＳ集積回路内にバイポ
ーラ・トランジスタを形成する方法に於いて、第１の導
電型を持つ基板を用意し、該第１の導電型とは反対の第
２の導電型を持つ埋込みドープ領域を前記基板の表面か
ら隔たる様に形成し、該埋込みドープ領域は前記基板内
に他の埋込みドープ領域を形成するのと一緒に形成され
、前記第１の導電型を持ち、前記表面から埋込みドープ
領域まで伸びる様に第１の井戸領域を基板内に形成し、
該第１の井戸領域は、前記第１の導電型を持っていてそ
の中に他のトランジスタを形成する為に作られる他の井
戸領域の形成と一緒に形成され、前記第２の導電型を持
っていて、前記表面から埋込み領域まで伸びると共に、
前記第１の井戸領域に接する第２の井戸領域を基板内に
形成し、該第１の井戸領域は、前記第２の導電型を持っ
ていてその中に他のトランジスタを形成する為の別の井
戸領域の形成と一緒に形成され、ベース接点として作用
する、前記埋込みドープ領域に対する電気接点を形成し
、前記第１の導電型を持ち、コレクタ接点として作用す
る第１のドープ領域を前記表面で第１の井戸内に形成し
、該第１のドープ領域は、他のトランジスタに対するソ
ース及びドレインとして作用する他のドープ領域を基板
内に形成のと一緒に形成され、前記第１の導電型を持っ
ていてエミッタとして作用する第２のドープ領域を前記
表面で第２の井戸内に形成し、該第２のドープ領域は、
他のトランジスタのソース及びドレインとして作用する
他のドープ領域を前記基板内に形成するのと一緒に形成
される工程を含む方法。
ーラ・トランジスタを形成する方法に於いて、第１の導
電型を持つ基板を用意し、該第１の導電型とは反対の第
２の導電型を持つ埋込みドープ領域を前記基板の表面か
ら隔たる様に形成し、該埋込みドープ領域は前記基板内
に他の埋込みドープ領域を形成するのと一緒に形成され
、前記第１の導電型を持ち、前記表面から埋込みドープ
領域まで伸びる様に第１の井戸領域を基板内に形成し、
該第１の井戸領域は、前記第１の導電型を持っていてそ
の中に他のトランジスタを形成する為に作られる他の井
戸領域の形成と一緒に形成され、前記第２の導電型を持
っていて、前記表面から埋込み領域まで伸びると共に、
前記第１の井戸領域に接する第２の井戸領域を基板内に
形成し、該第１の井戸領域は、前記第２の導電型を持っ
ていてその中に他のトランジスタを形成する為の別の井
戸領域の形成と一緒に形成され、ベース接点として作用
する、前記埋込みドープ領域に対する電気接点を形成し
、前記第１の導電型を持ち、コレクタ接点として作用す
る第１のドープ領域を前記表面で第１の井戸内に形成し
、該第１のドープ領域は、他のトランジスタに対するソ
ース及びドレインとして作用する他のドープ領域を基板
内に形成のと一緒に形成され、前記第１の導電型を持っ
ていてエミッタとして作用する第２のドープ領域を前記
表面で第２の井戸内に形成し、該第２のドープ領域は、
他のトランジスタのソース及びドレインとして作用する
他のドープ領域を前記基板内に形成するのと一緒に形成
される工程を含む方法。
【００３８】（１２）（１１）項に記載した方法に於い
て、前記電気接点が、第２の導電型を持っていて、表面
から埋込みドープ領域まで伸びる第３のドープ領域で構
成される方法。
て、前記電気接点が、第２の導電型を持っていて、表面
から埋込みドープ領域まで伸びる第３のドープ領域で構
成される方法。
【００３９】（１３）（１１）項に記載した方法に於い
て、前記第１及び第２のドープ領域の間で表面に形成さ
れた誘電体層を有する方法。
て、前記第１及び第２のドープ領域の間で表面に形成さ
れた誘電体層を有する方法。
【００４０】（１４）（１１）項に記載した方法に於い
て、第１の導電型がＰ形であり、第２の導電型がＮ形で
ある方法。
て、第１の導電型がＰ形であり、第２の導電型がＮ形で
ある方法。
【００４１】（１５）（１１）項に記載した方法に於い
て、基板が結晶シリコンで構成される方法。
て、基板が結晶シリコンで構成される方法。
【００４２】（１６）ここで説明するこの発明の実施例
は、集積回路内に高圧横形バイポーラ・トランジスタ１
９４を容易に取入れる為の構造と方法を供する。埋込み
ベース接点１２８が形成され、ベース１３８それ自体が
集積回路内の井戸領域で形成される。反対にドープされ
た井戸領域１４８が横形ＰＮＰ形トランジスタ内のコレ
クタ領域１９２を取囲む様に形成される。このコレクタ
井戸１４８はベース井戸とは反対の導電型で形成される
。その後、コレクタに対する接点及び強くドープされた
エミッタ１９０が夫々コレクタ井戸及びベース井戸内に
形成される。更に軽くドープされたコレクタ井戸が、コ
レクタ及びベースの間の厚手の空乏領域を作り、こうし
て一層高い電圧での動作ができる様にする。ベース／コ
レクタ接合の位置がコレクタ井戸とベース井戸の接合に
なることにより、コレクタとエミッタとの間の間隔が短
縮される。この様に間隔が短縮されることにより、順バ
イアスされたベース／エミッタ接合から逆バイアスされ
たベース／コレクタ接合への担体の注入が一層大きくな
る。この為、横形ＰＮＰ形トランジスタの性能が改善さ
れる。この構造は、標準的なＢｉＣＭＯＳ処理に取入れ
るのが容易であり、他のバイポーラ処理と一緒にするこ
とができる。
は、集積回路内に高圧横形バイポーラ・トランジスタ１
９４を容易に取入れる為の構造と方法を供する。埋込み
ベース接点１２８が形成され、ベース１３８それ自体が
集積回路内の井戸領域で形成される。反対にドープされ
た井戸領域１４８が横形ＰＮＰ形トランジスタ内のコレ
クタ領域１９２を取囲む様に形成される。このコレクタ
井戸１４８はベース井戸とは反対の導電型で形成される
。その後、コレクタに対する接点及び強くドープされた
エミッタ１９０が夫々コレクタ井戸及びベース井戸内に
形成される。更に軽くドープされたコレクタ井戸が、コ
レクタ及びベースの間の厚手の空乏領域を作り、こうし
て一層高い電圧での動作ができる様にする。ベース／コ
レクタ接合の位置がコレクタ井戸とベース井戸の接合に
なることにより、コレクタとエミッタとの間の間隔が短
縮される。この様に間隔が短縮されることにより、順バ
イアスされたベース／エミッタ接合から逆バイアスされ
たベース／コレクタ接合への担体の注入が一層大きくな
る。この為、横形ＰＮＰ形トランジスタの性能が改善さ
れる。この構造は、標準的なＢｉＣＭＯＳ処理に取入れ
るのが容易であり、他のバイポーラ処理と一緒にするこ
とができる。
【図１】図１Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。
造するのに使われる処理工程を示す簡略側面図。
【図２】図２Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。
造するのに使われる処理工程を示す簡略側面図。
【図３】図３Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。
造するのに使われる処理工程を示す簡略側面図。
【図４】図４Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。図４Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
造するのに使われる処理工程を示す簡略側面図。図４Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
【図５】図５Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。
造するのに使われる処理工程を示す簡略側面図。
【図６】図６Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。
造するのに使われる処理工程を示す簡略側面図。
【図７】図７Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。図７Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
造するのに使われる処理工程を示す簡略側面図。図７Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
【図８】図８Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。図８Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
造するのに使われる処理工程を示す簡略側面図。図８Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
【図９】図９Ａはバイポーラ及び相補形ＭＯＳ装置を製
造するのに使われる処理工程を示す簡略側面図。図９Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
造するのに使われる処理工程を示す簡略側面図。図９Ｂ
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法
のなかでも適正な場所を示している。
【図１０】図１０Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。
を製造するのに使われる処理工程を示す簡略側面図。
【図１１】図１１Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。
を製造するのに使われる処理工程を示す簡略側面図。
【図１２】図１２Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。
を製造するのに使われる処理工程を示す簡略側面図。
【図１３】図１３Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。
を製造するのに使われる処理工程を示す簡略側面図。
【図１４】図１４Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。
を製造するのに使われる処理工程を示す簡略側面図。
【図１５】図１５Ａはバイポーラ及び相補形ＭＯＳ装置
を製造するのに使われる処理工程を示す簡略側面図。図
１５Ｂはこの発明の実施例を製造するのに必要な処理工
程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べ
た方法のなかでも適正な場所を示している。
を製造するのに使われる処理工程を示す簡略側面図。図
１５Ｂはこの発明の実施例を製造するのに必要な処理工
程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べ
た方法のなかでも適正な場所を示している。
１０ 基板
１６，１８ ドープ領域
１３８ ベース井戸
１４０ コレクタ井戸
１９０ エミッタ井戸
Claims (2)
- 【請求項１】 第１の導電型を有する基板と、該第１
の導電型とは反対の第２の導電型であって、前記基板の
表面から隔たっている埋込みドープ領域と、前記第１の
導電型であって、前記基板内に形成され、前記表面から
埋込みドープ領域まで伸びる第１の井戸領域と、前記第
２の導電型であって、前記基板内に形成され、前記表面
から前記埋込みドープ領域まで伸びると共に、前記第１
の井戸領域と接する第２の井戸領域と、ベース接点とし
て作用する、前記埋込みドープ領域に対する電気接点と
、前記第１の導電型を有し、前記表面で前記第１の井戸
内に形成され、コレクタ接点として作用する第１のドー
プ領域と、前記第１の導電型を有し、前記表面で第２の
井戸の中に形成され、前記埋込みドープ領域から実質的
に隔たっていて、エミッタとして作用する第２のドープ
領域とを有するバイポーラ・トランジスタ。 - 【請求項２】 バイポーラ・トランジスタを形成する
方法に於いて、第１の導電型を有する基板を用意し、該
第１の導電型とは反対の第２の導電型を有し、基板の表
面から隔たった埋込みドープ領域を形成し、前記第１の
導電型を有し、前記表面から前記埋込みドープ領域まで
伸びる様に前記基板内に第１の井戸領域を形成し、前記
第２の導電型であって、前記表面から前記埋込み領域ま
で伸びると共に、前記第１の井戸領域に接する様に前記
基板内に第２の井戸領域を形成し、前記埋込みドープ領
域に対する電気接点をベース接点として作用する様に形
成し、前記第１の導電型を有し、前記表面で前記第１の
井戸内に、コレクタ接点として作用する第１のドープ領
域を形成し、前記第１の導電型を有し、前記表面で前記
第２の井戸内にエミッタとして作用する第２のドープ領
域を形成する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/496,487 US5070381A (en) | 1990-03-20 | 1990-03-20 | High voltage lateral transistor |
| US496487 | 1995-06-29 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003112849A Division JP2004006821A (ja) | 1990-03-20 | 2003-04-17 | バイポーラ・トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04221835A true JPH04221835A (ja) | 1992-08-12 |
| JP3431639B2 JP3431639B2 (ja) | 2003-07-28 |
Family
ID=23972859
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05690891A Expired - Fee Related JP3431639B2 (ja) | 1990-03-20 | 1991-03-20 | バイポーラ・トランジスタを形成する方法 |
| JP2003112849A Pending JP2004006821A (ja) | 1990-03-20 | 2003-04-17 | バイポーラ・トランジスタ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003112849A Pending JP2004006821A (ja) | 1990-03-20 | 2003-04-17 | バイポーラ・トランジスタ |
Country Status (2)
| Country | Link |
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|---|---|---|---|---|
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| JPH05198666A (ja) * | 1991-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| DE19520182C2 (de) * | 1995-06-01 | 2003-06-18 | Infineon Technologies Ag | Bipolartransistor vom pnp-Typ |
| US5773338A (en) * | 1995-11-21 | 1998-06-30 | Lucent Technologies Inc. | Bipolar transistor with MOS-controlled protection for reverse-biased emitter-based junction |
| US5670396A (en) * | 1995-11-21 | 1997-09-23 | Lucent Technologies Inc. | Method of forming a DMOS-controlled lateral bipolar transistor |
| US5646055A (en) * | 1996-05-01 | 1997-07-08 | Motorola, Inc. | Method for making bipolar transistor |
| US6265752B1 (en) * | 1999-05-25 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Inc. | Method of forming a HVNMOS with an N+ buried layer combined with N well and a structure of the same |
| KR100671691B1 (ko) | 2005-04-06 | 2007-01-19 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 반도체소자의 제조 방법 |
| US7700405B2 (en) * | 2007-02-28 | 2010-04-20 | Freescale Semiconductor, Inc. | Microelectronic assembly with improved isolation voltage performance and a method for forming the same |
| US8222695B2 (en) * | 2009-06-30 | 2012-07-17 | Semiconductor Components Industries, Llc | Process of forming an electronic device including an integrated circuit with transistors coupled to each other |
| US8124468B2 (en) * | 2009-06-30 | 2012-02-28 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a well region |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| UST861057I4 (en) * | 1968-10-21 | 1969-04-29 | Hung chang lin semiconductor integrated circuit | |
| US4264382A (en) * | 1978-05-25 | 1981-04-28 | International Business Machines Corporation | Method for making a lateral PNP or NPN with a high gain utilizing reactive ion etching of buried high conductivity regions |
| DE3020609C2 (de) * | 1979-05-31 | 1985-11-07 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element |
-
1990
- 1990-03-20 US US07/496,487 patent/US5070381A/en not_active Expired - Lifetime
-
1991
- 1991-03-20 JP JP05690891A patent/JP3431639B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-17 JP JP2003112849A patent/JP2004006821A/ja active Pending
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