JP3431639B2 - バイポーラ・トランジスタを形成する方法 - Google Patents

バイポーラ・トランジスタを形成する方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は集積回路の設計及び製
造の分野に関する。更に具体的に云えば、この発明は集
積回路にバイポーラ・トランジスタを製造する分野に関
する。
【0002】
【従来の技術及び課題】集積回路で使われる寸法が小さ
い為、高圧動作に耐え得る部品を集積回路に作ることが
困難である。その例は、CMOS集積回路装置と一体化
した横形バイポーラ・トランジスタである。相補形MO
Sトランジスタと同じ集積回路内にあるバイポーラ・ト
ランジスタは普通BiCMOSと呼ばれている。BiC
MOS製造方法は極めて複雑であり、この方法を簡単に
したり、或いは追加の処理工程を用いないで余分の能力
が得られる様にすることが、貴重である。横形バイポー
ラ・トランジスタを含める場合が多いのは、他の方法に
容易に集積することができるからである。
【0003】横形バイポーラ・トランジスタは、接点又
はソース/ドレインに対する拡散部をコレクタ及びエミ
ッタとして使い、反対導電型の井戸をベース領域として
使うことによって形成するのが普通である。井戸に対す
る接点が埋込み接点領域によって得られるが、これは更
に品質の高い縦型トランジスタに普通使われている。
【0004】この方法は、横形トランジスタを製造する
のに余分の工程を必要とせず、横形トランジスタは縦形
トランジスタに対して反対導電型にすることができる様
にする。例えば、NPN形縦型トランジスタを使ってP
NP形横形トランジスタを作ることができる。然し、従
来の形式では、最適な動作特性が得られない。エミッタ
とコレクタとの間のベースの隔たりが、集積回路に於け
る最低のフィールド酸化物の寸法によって定まる。更
に、トランジスタの高圧動作が非常に限られている。
【0005】
【課題を解決するための手段及び作用】ここで説明する
この発明の実施例は、集積回路に高圧横形バイポーラ・
トランジスタを容易に取入れる構造及び方法になる。埋
込みベース接点が形成され、ベース自体が集積回路内の
井戸領域で形成される。反対にドープされた井戸領域
が、横形NPN形トランジスタのコレクタ領域を取巻く
様に形成される。このコレクタ井戸はベース井戸とは反
対の導電型で形成される。その後、コレクタに対する接
点及び著しくドープされたエミッタが、夫々コレクタ井
戸及びベース井戸の中に形成される。更に軽くドープさ
れたコレクタ井戸が、コレクタ及びベースの間の厚手の
空乏領域となり、こうして一層高い電圧での動作ができ
る様にする。
【0006】ベース/コレクタ接合が、コレクタ井戸と
ベース井戸の接合に移動することにより、コレクタ及び
エミッタの間の間隔が短縮される。この間隔が短縮され
たことにより、順バイアスされたベース/エミッタ接合
から逆バイアスされたベース/コレクタ接合への担体の
注入が一層多くなる。この為、横形PNP形トランジス
タの性能が改善される。この構造は標準的なBiCMO
S処理に取入れるのが容易であり、他のバイポーラ処理
と一緒にすることができる。
【0007】上記並びにその他の利点がバイポーラ・ト
ランジスタ構造で達成される。この構造は、第1の導電
型の基板と、該第1の導電型とは反対の第2の導電型
の、基板の表面から隔たっている埋込みドープ領域と、
第1の導電型の、基板内に形成され、表面から埋込みド
ープ領域間で伸びる第1の井戸領域と、第2の導電型
の、基板内に形成され、表面から埋込み領域まで伸びる
と共に第1の井戸領域に接する第2の井戸領域と、ベー
ス接点として作用する、埋込みドープ領域に対する電気
接点と、表面で第1の井戸内に形成されていて、第1の
導電型を有する、コレクタ接点として作用する第1のド
ープ領域と、第1の導電型を有する、表面で第2の井戸
内に形成され、エミッタとして作用する第2のドープ領
域とを有するバイポーラ・トランジスタ構造である。
【0008】更に、上記利点並びにその他の利点が、B
iCMOS集積回路内にバイポーラ・トランジスタを形
成する方法によって達成される。この方法は、第1の導
電型の基板を用意し、第1の導電型とは反対の第2の導
電型の、基板の表面から隔たる様に形成され、基板内の
他の埋込みドープ領域の形成と一緒に形成される埋込み
ドープ領域を形成し、第1の導電型を有し、表面から埋
込みドープ領域まで伸びる様に基板内に第1の井戸領域
を形成し、該第1の井戸領域は、第1の導電型を有しそ
の中に他のトランジスタを形成する為の他の井戸領域の
形成と一緒に形成され、第2の導電型を有し、表面から
埋込み領域まで伸びると共に第1の井戸領域に接する様
に基板内に第2の井戸領域を形成し、該第2の井戸領域
は、第2の導電型を有しその中に他のトランジスタを形
成する為の他の井戸領域の形成と一緒に形成され、ベー
ス接点として作用する、埋込みドープ領域に対する電気
接点を形成し、第1の導電型を有し、コレクタ接点とし
て作用する第1のドープ領域を前記表面で第1の井戸内
に形成し、該第1のドープ領域は、他のトランジスタに
対するソース及びドレインとして作用する他のドープ領
域を基板内に形成するのと一緒に形成され、第1の導電
型を有し、エミッタとして作用する第1のドープ領域を
前記表面で第2の井戸内に形成し、該第1のドープ領域
は、他のトランジスタに対するソース及びドレインとし
て作用する他のドープ領域を基板内に形成するのと一緒
に形成される工程を含む。
【0009】この発明は以下詳しく説明する特定の実施
例から、最もよく理解されよう。これらの実施例が図面
に示されている。
【0010】
【実施例】図1A乃至15Aは、この発明の色々な面を
用いてBiCMOS集積回路を製造するのに必要な処理
工程を示す簡略側面図である。
【0011】図1Aについて説明すると、ここで説明す
る製造方法の出発材料は、約10Ω−cmの導電度にP
形にドープされた<100>配向の結晶シリコンであ
る。これが図1Aに示す基板10である。二酸化シリコ
ン層12が、約900℃の温度で約250分間、O2
雰囲気内での熱酸化により、基板10の表面の上に形成
される。二酸化シリコン層12はこの後普通の写真製版
技術を用いてパターン決めし、図1Aに示す構造にす
る。この後、図1Aの構造は、約40キロ電子ボルトの
エネルギ及び約3×1015イオン/cm2 の密度を持つ
アンチモン・イオンの様なN形イオンのイオン打込みに
かけられる。このイオン打込みが図1Aに示すN形領域
16,18を作る。この後、図1Aの構造は蒸気の雰囲
気内での熱酸化にかけられ、5000Aの二酸化シリコ
ンを成長させる。この酸化工程が、図2Aに示す二酸化
シリコン層20を作る。更に、N+形にドープされた領
域16及び18が、基板10内に追いやられ、アニール
される。
【0012】その後、HF2 のエッチャントを用いて、
二酸化シリコン層20を除去する。
【0013】この後、図3Aに示す残りの構造は約4×
1012イオン/cm2 の密度まで、硼素イオンのイオン
打込みにかけられる。このイオン打込みが図3Aに示す
P形領域24,26,28を作る。図3Aの構造の表面
を平面状にし、基板10の表面の上にこの後真性シリコ
ン・エピタキシャル層30が形成される。こうしてでき
る構造が図4Aに示されている。図4Aの構造を作るの
に使ったのと同じ工程を用いて、サブベース接続部12
8及びエピタキシャル層30を含む図4Bの構造が作ら
れる。
【0014】平面度が一層高くて改良された構造となる
埋込みドープ領域16,18,24,26,28,12
8を形成する方法は、この出願の被譲渡人に譲渡され
た、1988年10月31日に出願された係属中の米国
特許出願通し番号第265,074号に記載されてい
る。ここでこれを引用する。
【0015】図4Aの構造の表面の上に、約900℃の
温度で約60分間、O2 の雰囲気での熱酸化により二酸
化シリコン層32が形成される。この構造が図5Aに示
されている。次に、低圧化学反応気相成長を用いて、窒
化シリコン層34が約1000Aの厚さに形成される。
次に、普通の写真製版技術を用いて、窒化シリコン層3
4をパターン決めして、図5Aに示す構造にする。この
後、図5Aの構造は、約70及び350キロ電子ボルト
のエネルギを持つと共に、何れも約2.2×1012イオ
ン/cm2 の密度を持つ燐イオンのイオン打込みにかけ
る。このイオン打込みが図5Aに示すN形領域36及び
38を形成する。
【0016】この後、図5Aの構造は、約900℃で約
190分間、蒸気の雰囲気内での熱酸化にかけられる。
これが、図6Aに示す厚手の二酸化シリコン領域40及
び42を形成する。この後、図6Aの構造は、約50キ
ロ電子ボルトのエネルギ及び約1×1012イオン/cm
2 の密度を持つ硼素イオンのイオン打込みにかける。こ
のイオン打込みが図6Aに示すP形領域44,46,4
8を形成する。図6Aの構造の表面を平面状にし、約1
100℃の温度で約250分間、N2 /O2 の雰囲気内
でのアニール工程を使って、拡散部36,38,44,
46,48を内方に追いやる。こうしてできる構造が図
7Aに示されている。図5A乃至7Aについて述べたの
と同じ処理工程を用いて、図7Bに示す様にコレクタ井
戸148及びベース井戸138が形成される。こう云う
工程を用いて隔離領域146も形成される。
【0017】その後、図7Aの構造の表面の上に、O2
の雰囲気内で、図8Aに示す様に二酸化シリコン層50
を熱成長させる。窒化シリコン層52が二酸化シリコン
層50の表面の上に形成され、パターン決めされて、図
8Aに示す構造となる。この後、この構造は約900℃
で約500分間、蒸気の雰囲気内での熱酸化工程にかけ
て、図8Aに示す様に約7000Aの厚さまで二酸化シ
リコン領域54を形成する。二酸化シリコン層50及び
厚手の二酸化シリコン領域54は、図8Aについて述べ
たのと同じ酸化工程を用いて、図8Bに示す様に形成さ
れる。
【0018】この後、高温の燐酸中の湿式化学エッチン
グを用いて、窒化シリコン層52を除去する。その後、
図8Aの構造の表面の上に、図9Aに示す様にフォトレ
ジスト層56を形成する。フォトレジスト層56は、約
300キロ電子ボルトのエネルギ及び150キロ電子ボ
ルトのエネルギで、何れも約1×1016原子/cm2
密度を持つ燐イオンを打込む時の厚手のイオン打込みマ
スクとなる位の厚さに選ばれる。このイオン打込みがア
ニールした時、図9Aに示すN+形接点領域58を形成
する。マスク層56が図9Bに示す様にも作られ、この
為イオン打込みが図9Bに示すN+接続部158を形成
する。
【0019】この後、普通の液体除去方法を用いて、マ
スク層56を除去する。次に、図9Aの構造の表面に、
図10Aに示す様に窒化シリコン層60を形成する。窒
化シリコン層60をパターン決めし、エッチングして、
N形井戸36の上方にある二酸化シリコン層50の表面
を露出する。その後、二酸化シリコン層64を熱酸化に
よって成長させる。二酸化シリコン層64は約1400
Aの厚さに成長させる。この構造を約6×1013イオン
/cm2 の密度及び約40キロ電子ボルトのエネルギを
持つ硼素イオンのイオン打込みにかける。この打込みの
部分をアニールして、図10Aに示すP形領域62を形
成する。
【0020】その後、高温の燐酸中の湿式化学エッチン
グを用いて、窒化シリコン層60を除去する。フォトマ
スク(図面に示していない)を形成し、パターン決めし
て、二酸化シリコン層64の上面の一部分を露出する。
その後、反応性イオン・エッチングを用いて、二酸化シ
リコン層64の露出部分を除去する。次にフォトマスク
(図面に示していない)を除去し、図11Aの構造の表
面の上に多結晶シリコン層66を形成する。多結晶シリ
コン層66は、イオン打込み、その場所でのドーピング
又は任意のその他の適当な方法の様な幾つか随意選択で
選べる方法の内の一つを用いて、N++形にドープされ
る。次に多結晶シリコン層66をパターン決めして、図
12Aに示すベース接点68、ゲート72及びゲート7
4を作る。この方法では、多結晶シリコン層66からの
ドーピングの一部分が、P形領域62の所で基板10の
表面に拡散し、N++形エミッタ76を形成する。
【0021】次に図12Aの構造の表面の上に、図13
Aに示す様に二酸化シリコン層78を形成する。窒化シ
リコンの様な材料で構成された適当なエッチング・マス
ク80が二酸化シリコン層78の表面の上に形成され
る。エッチ・マスク80及び二酸化シリコン層78をパ
ターン決めしてエッチングし、ゲート74によって覆わ
れていないP形井戸48の表面を露出する。エッチ・マ
スク80及び二酸化シリコン層78の除去は、CHF3
エッチャント内での反応性イオン・エッチングを用いた
異方性エッチングによって行なわれる。この為、二酸化
シリコン層78の一部分が側壁二酸化シリコン層82と
して残る。その後、150キロ電子ボルトのエネルギ及
び約3×1015イオン/cm2 の砒素のイオン打込みを
実施する。このイオン打込み部をアニールして、図14
Aに示すソース・ドレイン領域84を形成する。
【0022】この後、エッチ・マスク80を除去し、図
15Aに示す様に第2のエッチ・マスク86を形成す
る。その後、普通の写真製版技術を用いてエッチ・マス
ク86をパターン決めし、図15Aに示す様に、エッチ
・マスク86に対する構造を作る。次に、エッチ・マス
ク86を使って二酸化シリコン層78及び二酸化シリコ
ン層50及び64をエッチし、ベース接点68及びゲー
ト72の構造によって覆われていないN形井戸36及び
38の表面を露出する。次に、図15Aの構造を、約7
0キロ電子ボルトのエネルギ及び約3×1015イオン/
cm2 の密度を持つ硼素イオンのイオン打込みにかけ
る。これが図15Aに示すP+形ソース・ドレイン領域
90及びベース接点領域92を形成する。更に、二酸化
シリコン層78のエッチングが異方性プロセスを用いて
実施されるから、側壁二酸化シリコン領域88がベース
接点68及びゲート72の側面上に残る。
【0023】この為、NPNトランジスタ94、Pチャ
ンネル形トランジスタ96及びNチャンネル形トランジ
スタ98が作られる。ベース接点68、ゲート72,7
4、ソース・ドレイン領域84、ソース・ドレイン領域
90及びベース接点領域92の表面のシリサイド化の様
な追加の工程を実施して、こうしてできた構造の導電度
を更によくすることができる。
【0024】図10A乃至15Aについて述べた処理工
程の間、図9Bの構造は種々のマスク層によって保護さ
れている。マスク層86は図15Bに示す様に作られ
て、コレクタ井戸148及びベース井戸138の表面に
硼素イオンのイオン打込みができる様にする。このイオ
ン打込みは、図15Aについて述べたのと同じ打込みで
あり、コレクタ接点領域192及びエミッタ領域190
を形成する。集積回路内に形成される他の装置と同じ様
に、追加の金属層(図面に示していない)を使って、ベ
ース接点158及びコレクタ接点192及びエミッタ1
90と接触させ、集積回路内の他の装置との相互接続を
する。この為、横形PNP形トランジスタ194が形成
され、P+形領域190がエミッタとして作用し、N形
領域138がベースとして作用し、P形領域148がコ
レクタとして作用する。コレクタ/ベース界面がP形井
戸148及びN形井戸138の接合部にある。これらの
2つの領域は軽くドープされている。この為、ベース/
コレクタ接合を逆バイアスするのが普通のバイアス方式
であるが、これによってベース又はコレクタの一方が強
くドープされていた場合よりも、一層厚手の空乏領域が
形成される。これは普通の構造よりも降伏電圧の閾値を
一層高くする。更に、ベース/コレクタ接合が従来の横
形トランジスタよりもベース/エミッタ接合に一層接近
しているから、トランジスタ194は利得が一層大きく
なり性能が一層高くなる。更に、トランジスタ194
は、トランジスタ94,96,98を形成するのに使わ
れる以外の余分の処理工程を使わずに形成される。
【0025】この発明の特定の実施例を説明したが、こ
れはこの発明の範囲を制限するものと解してはならな
い。以上の説明から当業者には、この発明の色々な実施
例が考えられよう。この発明は特許請求の範囲の記載の
みによって限定されるものである。
【0026】以上の説明に関連して、この発明は下記の
実施態様を有する。
【0027】(1)第1の導電型を有する基板と、該第
1の導電型とは反対の第2の導電型であって、前記基板
の表面から隔たっている埋込みドープ領域と、前記第1
の導電型であって、前記基板内に形成され、前記表面か
ら埋込みドープ領域まで伸びる第1の井戸領域と、前記
第2の導電型であって、前記基板内に形成され、前記表
面から前記埋込み領域まで伸びると共に、前記第1の井
戸領域と接する第2の井戸領域と、ベース接点として作
用する、前記埋込みドープ領域に対する電気接点と、前
記第1の導電型を有し、前記表面で前記第1の井戸内に
形成され、コレクタ接点として作用する第1のドープ領
域と、前記第1の導電型を有し、前記表面で第2の井戸
の中に形成され、前記埋込みドープ領域から実質的に隔
たっていて、エミッタとして作用する第2のドープ領域
とを有するバイポーラ・トランジスタ。
【0028】(2)(1)項に記載したバイポーラ・ト
ランジスタに於いて、電気接点が、第2の導電型を持っ
ていて、表面から埋込みドープ領域まで伸びる第3のド
ープ領域で構成されているバイポーラ・トランジスタ。
【0029】(3)(1)項に記載したバイポーラ・ト
ランジスタに於いて、第1及び第2のドープ領域の間で
前記表面に形成された誘電体層を有するバイポーラ・ト
ランジスタ。
【0030】(4)(1)項に記載したバイポーラ・ト
ランジスタに於いて、第1の導電型がP形であり、第2
の導電型がN形であるバイポーラ・トランジスタ。
【0031】(5)(1)項に記載したバイポーラ・ト
ランジスタに於いて、基板が結晶シリコンで構成される
バイポーラ・トランジスタ。
【0032】(6)バイポーラ・トランジスタを形成す
る方法に於いて、第1の導電型を有する基板を用意し、
該第1の導電型とは反対の第2の導電型を有し、基板の
表面から隔たった埋込みドープ領域を形成し、前記第1
の導電型を有し、前記表面から前記埋込みドープ領域ま
で伸びる様に前記基板内に第1の井戸領域を形成し、前
記第2の導電型であって、前記表面から前記埋込み領域
まで伸びると共に、前記第1の井戸領域に接する様に前
記基板内に第2の井戸領域を形成し、前記埋込みドープ
領域に対する電気接点をベース接点として作用する様に
形成し、前記第1の導電型を有し、前記表面で前記第1
の井戸内に、コレクタ接点として作用する第1のドープ
領域を形成し、前記第1の導電型を有し、前記表面で前
記第2の井戸内にエミッタとして作用する第2のドープ
領域を形成する工程を含む方法。
【0033】(7)(6)項に記載した方法に於いて、
電気接点が第2の導電型を持っていて、表面から埋込み
ドープ領域まで伸びる第3のドープ領域で構成される方
法。
【0034】(8)(6)項に記載した方法に於いて、
第1及び第2のドープ領域の間で表面に形成された誘電
体層を含む方法。
【0035】(9)(6)項に記載した方法に於いて、
第1の導電型がP形であり、第2の導電型がN形である
方法。
【0036】(10)(6)項に記載した方法に於い
て、基板が結晶シリコンで構成される方法。
【0037】(11)BiCMOS集積回路内にバイポ
ーラ・トランジスタを形成する方法に於いて、第1の導
電型を持つ基板を用意し、該第1の導電型とは反対の第
2の導電型を持つ埋込みドープ領域を前記基板の表面か
ら隔たる様に形成し、該埋込みドープ領域は前記基板内
に他の埋込みドープ領域を形成するのと一緒に形成さ
れ、前記第1の導電型を持ち、前記表面から埋込みドー
プ領域まで伸びる様に第1の井戸領域を基板内に形成
し、該第1の井戸領域は、前記第1の導電型を持ってい
てその中に他のトランジスタを形成する為に作られる他
の井戸領域の形成と一緒に形成され、前記第2の導電型
を持っていて、前記表面から埋込み領域まで伸びると共
に、前記第1の井戸領域に接する第2の井戸領域を基板
内に形成し、該第1の井戸領域は、前記第2の導電型を
持っていてその中に他のトランジスタを形成する為の別
の井戸領域の形成と一緒に形成され、ベース接点として
作用する、前記埋込みドープ領域に対する電気接点を形
成し、前記第1の導電型を持ち、コレクタ接点として作
用する第1のドープ領域を前記表面で第1の井戸内に形
成し、該第1のドープ領域は、他のトランジスタに対す
るソース及びドレインとして作用する他のドープ領域を
基板内に形成のと一緒に形成され、前記第1の導電型を
持っていてエミッタとして作用する第2のドープ領域を
前記表面で第2の井戸内に形成し、該第2のドープ領域
は、他のトランジスタのソース及びドレインとして作用
する他のドープ領域を前記基板内に形成するのと一緒に
形成される工程を含む方法。
【0038】(12)(11)項に記載した方法に於い
て、前記電気接点が、第2の導電型を持っていて、表面
から埋込みドープ領域まで伸びる第3のドープ領域で構
成される方法。
【0039】(13)(11)項に記載した方法に於い
て、前記第1及び第2のドープ領域の間で表面に形成さ
れた誘電体層を有する方法。
【0040】(14)(11)項に記載した方法に於い
て、第1の導電型がP形であり、第2の導電型がN形で
ある方法。
【0041】(15)(11)項に記載した方法に於い
て、基板が結晶シリコンで構成される方法。
【0042】(16)ここで説明するこの発明の実施例
は、集積回路内に高圧横形バイポーラ・トランジスタ1
94を容易に取入れる為の構造と方法を供する。埋込み
ベース接点128が形成され、ベース138それ自体が
集積回路内の井戸領域で形成される。反対にドープされ
た井戸領域148が横形PNP形トランジスタ内のコレ
クタ領域192を取囲む様に形成される。このコレクタ
井戸148はベース井戸とは反対の導電型で形成され
る。その後、コレクタに対する接点及び強くドープされ
たエミッタ190が夫々コレクタ井戸及びベース井戸内
に形成される。更に軽くドープされたコレクタ井戸が、
コレクタ及びベースの間の厚手の空乏領域を作り、こう
して一層高い電圧での動作ができる様にする。ベース/
コレクタ接合の位置がコレクタ井戸とベース井戸の接合
になることにより、コレクタとエミッタとの間の間隔が
短縮される。この様に間隔が短縮されることにより、順
バイアスされたベース/エミッタ接合から逆バイアスさ
れたベース/コレクタ接合への担体の注入が一層大きく
なる。この為、横形PNP形トランジスタの性能が改善
される。この構造は、標準的なBiCMOS処理に取入
れるのが容易であり、他のバイポーラ処理と一緒にする
ことができる。
【図面の簡単な説明】
【図1】図1Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。
【図2】図2Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。
【図3】図3Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。
【図4】図4Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。図4B
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図1A乃至15Aについて述べた方法
のなかでも適正な場所を示している。
【図5】図5Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。
【図6】図6Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。
【図7】図7Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。図7B
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図1A乃至15Aについて述べた方法
のなかでも適正な場所を示している。
【図8】図8Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。図8B
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図1A乃至15Aについて述べた方法
のなかでも適正な場所を示している。
【図9】図9Aはバイポーラ及び相補形MOS装置を製
造するのに使われる処理工程を示す簡略側面図。図9B
はこの発明の実施例を製造するのに必要な処理工程を示
す簡略側面図で、図1A乃至15Aについて述べた方法
のなかでも適正な場所を示している。
【図10】図10Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。
【図11】図11Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。
【図12】図12Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。
【図13】図13Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。
【図14】図14Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。
【図15】図15Aはバイポーラ及び相補形MOS装置
を製造するのに使われる処理工程を示す簡略側面図。図
15Bはこの発明の実施例を製造するのに必要な処理工
程を示す簡略側面図で、図1A乃至15Aについて述べ
た方法のなかでも適正な場所を示している。
【符号の説明】
10 基板 16,18 ドープ領域 138 ベース井戸 140 コレクタ井戸 190 エミッタ井戸
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒープ バン トラン アメリカ合衆国テキサス州キャロルト ン,ウッドベリィ ストリート 1816 (56)参考文献 特開 昭51−82570(JP,A) 特開 平1−264259(JP,A) 特開 昭63−81970(JP,A) 特開 昭51−57295(JP,A) 欧州公開405045(EP,A1)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 バイポーラ・トランジスタを形成する方
    法であって、 第1の導電型を有する基板を用意する工程、 イオン打ち込みをした後に前記基板上に真性エピタキシ
    ャル層を成長しエピタキシャル基板を形成することによ
    り、前記第1の導電型とは反対の第2の導電型を有し、
    前記エピタキシャル基板の表面から隔たった埋込みドー
    プ領域を形成する工程、 イオン打ち込みにより、前記エピタキシャル基板の表面
    の下に前記第1の導電型を有する第1のドープ領域を形
    成する工程、 イオン打ち込みにより、前記エピタキシャル基板の表面
    の下に前記第2の導電型を有する第2のドープ領域を形
    成する工程、 アニールにより、前記第1のドープ領域を熱拡散して前
    記表面から前記埋込みドープ領域まで伸び、前記第1の
    導電型を有する第1の井戸領域を前記エピタキシャル基
    板内に形成するとともに、前記第2のドープ領域を熱拡
    散して前記表面から前記埋込みドープ領域まで伸び、前
    記第1の井戸領域と接する前記第2の導電型を有する第
    2の井戸領域を前記エピタキシャル基板内に形成する工
    程、 前記埋込みドープ領域に対してベース接点として作用す
    る電気接点を形成する工程、 イオン打ち込みにより、前記表面の下で前記第1の井戸
    領域内に、コレクタ接点として作用し前記第1の導電型
    を有する第3のドープ領域を形成するとともに、前記表
    面の下で前記第2の井戸領域内にエミッタとして作用し
    前記第1の導電型を有する第4のドープ領域を形成する
    工程とからなる前記方法。
  2. 【請求項2】 請求項1に記載したバイポーラ・トラン
    ジスタを形成する方法であって、前記電気接点が第2の
    導電型を有し、前記表面から前記埋込みドープ領域まで
    伸びる第5のドープ領域を有することを特徴とする方
    法。
  3. 【請求項3】 請求項1に記載したバイポーラ・トラン
    ジスタを形成する方法であって、前記第3及び前記第4
    のドープ領域の間で前記表面に形成された誘電体層を更
    に含むことを特徴とする方法。
  4. 【請求項4】 請求項1に記載したバイポーラ・トラン
    ジスタを形成する方法であって、前記第1の導電型がP
    形であり、前記第2の導電型がN形であることを特徴と
    する方法。
  5. 【請求項5】 請求項1に記載したバイポーラ・トラン
    ジスタを形成する方法であって、前記基板が結晶性シリ
    コンで構成されることを特徴とする方法。
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