JPH05198666A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH05198666A
JPH05198666A JP4131082A JP13108292A JPH05198666A JP H05198666 A JPH05198666 A JP H05198666A JP 4131082 A JP4131082 A JP 4131082A JP 13108292 A JP13108292 A JP 13108292A JP H05198666 A JPH05198666 A JP H05198666A
Authority
JP
Japan
Prior art keywords
well
main surface
semiconductor substrate
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4131082A
Other languages
English (en)
Inventor
Shigeki Komori
重樹 小森
Takashi Kuroi
隆 黒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4131082A priority Critical patent/JPH05198666A/ja
Priority to DE4230687A priority patent/DE4230687A1/de
Priority to KR1019920020938A priority patent/KR960006971B1/ko
Publication of JPH05198666A publication Critical patent/JPH05198666A/ja
Priority to US08/261,355 priority patent/US5455437A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Abstract

(57)【要約】 【目的】 本発明は、基板から分離された基板と同じ導
電型のウェル、を有する半導体装置において、多量の少
数キャリアが該ウェル中に注入された場合でも、ウェル
と基板とが互いに干渉しないように改良することを主要
な特徴とする。 【構成】 当該半導体装置は、主表面を有する第１導電
型の半導体基板１を備える。半導体基板１の主表面中に
は、第１導電型の第１のウェル４が設けられている。第
１のウェル４は、側部と底部とを有し、かつ主表面から
延びている。半導体基板１の主表面中に、第１のウェル
４の側部および底部を取囲むように設けられた第２導電
型の第２のウェル６が設けられている。第２のウェル６
の底部は結晶欠陥領域７を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、基板から分離され
た、基板と同じ導電型のウェル、を有する半導体装置に
おいて、多量の少数キャリアが注入された場合でも、該
ウェルと基板とが互いに干渉しないように改良された半
導体装置に関する。この発明は、さらに、そのような半
導体装置の製造方法に関する。
【０００２】
【従来の技術】図８は、二重構造のウェルを含む従来の
半導体装置の断面図である。Ｐ型半導体基板１の主表面
中に、Ｎウェル５，６が設けられており、さらにこれら
のＮウェル５，６に隣接するようにＰウェル２とＰウェ
ル３が設けられている。さらに、Ｎウェル６の中に、Ｐ
ウェル４が設けられている。
【０００３】Ｐウェル４内には、たとえば、図９に示す
ようなダイナミックランダムアクセスメモリが形成され
る。図８および図９を参照して、Ｐ型半導体基板１中に
Ｎウェル６が設けられ、Ｎウェル６内にＰウェル４が設
けられている。Ｐウェル４の主表面上にワード線３２が
設けられている。Ｐウェル４の主表面中であって、かつ
ワード線３２の両側に、Ｎ+ 拡散層（以下、Ｎ+ 層と略
す）２１が設けられている。一方のＮ+ 層２１には記憶
ノード３３が接続され、記憶ノード３３の上にキャパシ
タ絶縁膜３６を介在させてセルプレート３４が設けられ
ている。他方のＮ+ 層２１には、ビット線３１が接続さ
れている。
【０００４】次に、図８に示す二重構造のウェルの利点
において説明する。図８を参照して、Ｐウェル４は、Ｎ
ウェル５，６によって、Ｐ型半導体基板１の主表面中に
直接形成されたＰウェル２，３と、接合により分離され
ている。その結果、Ｐウェル４は、Ｐウェル２，３と干
渉することが少ないので、それぞれのウェルの中に形成
された、互いに影響を与え合うデバイス（図示せず）同
士を隔離することができる。また、少数キャリア注入に
弱いデバイス要素を他のデバイス要素から隔離すること
が可能となる。たとえば、Ｐウェル４内に少数キャリア
が発生しても、この少数キャリアはＮウェル６で吸収さ
れ、ひいてはＰウェル２，３中に形成されている、少数
キャリア注入に弱いデバイス要素（図示せず）に届かな
い。
【０００５】
【発明が解決しようとする課題】二重構造のウェルは以
上のような利点を有するが、一方で、以下のような問題
点を有している。
【０００６】図１０を参照して、Ｎ+ 層２１から、一度
に多量の少数キャリアがＰウェル４内に注入された場
合、Ｎウェル６がその少数キャリアを多量に吸収する結
果、Ｎウェル６の抵抗成分の増加により電圧降下が生じ
る。その結果、Ｎウェル６の、Ｎ+ 層２１の直下に位置
する領域６ａが低電位となる。ひいては、領域６ａがＰ
型半導体基板１と順方向バイアスとなり、ＰＮＰトラン
ジスタがＯＮし、Ｐウェル４とＰ型半導体基板１との間
で干渉が生じる。
【０００７】また、図１１を参照して、Ｎウェル５の主
表面中に設けられたＰ+ 層２２に、３．３Ｖを超えた電
圧４．３Ｖを印加した場合、Ｎウェル５内にＰ+ 層２２
から少数キャリアが多量に注入される。この場合、Ｎウ
ェル５に隣接する、Ｐウェル４，Ｐウェル３およびＰ型
半導体基板１のＰ型領域４ａ，３ａ，１ａに、高電位な
キャリアが注入されたことによる高電位部分ができる。
これにより、たとえばＰウェル４とＮ+ 層２１が順バイ
アスされ、ひいては電流がＮ+ 層２１に流れ込んで、た
とえばＤＲＡＭの記憶情報を消失させてしまう。
【０００８】以上のように、従来の二重構造のウェル
は、多量のキャリア注入に弱かった。これを改良するた
めに、図１０を参照して、電圧降下を乗じさせないよう
に接合耐圧を犠牲にして、Ｎウェル６の濃度を上げた
り、また、集積度を犠牲にしてＮウェル６を小さなウェ
ルに分割する必要がある、等々の問題点があった。
【０００９】この発明の目的は、基板から分離された、
基板と同じ導電型のウェル、を有する半導体装置におい
て、多量の少数キャリアが注入された場合でも、ウェル
と基板とが互いに干渉しないように改良することにあ
る。
【００１０】この発明の他の目的は、そのような半導体
装置を製造する方法を提供することにある。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、主表面を有する第１導電型の半導体基板と、上記
半導体基板の主表面中に設けられた第１導電型の第１の
ウェルと、を備える。上記第１のウェルは側部と底部と
を有し、かつ上記主表面から延びている。当該装置は、
さらに、上記半導体基板の主表面中に設けられ、かつ、
上記第１のウェルの上記側部および底部を取囲むように
設けられた第２導電型の第２のウェルとを備える。上記
第２のウェルの底部は結晶欠陥領域を有している。
【００１２】この発明の他の局面に従う半導体装置の製
造方法においては、まず第１導電型の半導体基板を準備
する。上記半導体基板の主表面中に、側部と底部とを有
し、かつ上記主表面から延びる第１導電型の第１のウェ
ルを形成する。上記半導体基板の主表面中に、上記第１
のウェルの上記側部と上記底部とを取囲むための、側部
と底部を有する第２導電型の第２のウェルを形成する。
上記第２のウェルの上記底部に結晶欠陥領域を形成す
る。
【００１３】
【作用】この発明に係る半導体装置によれば、第２のウ
ェルの底部は結晶欠陥を有している。この結晶欠陥領域
は、不要なキャリアをトラップし、ひいては不要なキャ
リアを低減させる。すなわち、半導体基板の主表面中に
設けられた第１導電型の第１のウェル中に多量の少数キ
ャリアが注入されても、これらの少数キャリアは、第２
導電型の第２のウェルの底部に設けられた結晶欠陥領域
にトラップされてひいては第１導電型の第１のウェルと
半導体基板との間で干渉作用は生じなくなる。
【００１４】この発明に係る半導体装置の製造方法によ
れば、第２のウェルの底部に結晶欠陥領域を形成する。
この結晶欠陥領域は、不要なキャリアをトラップし、ひ
いては不要なキャリアを低減させる。すなわち、この方
法によって得られた半導体装置によれば、半導体基板の
主表面中に設けられた第１導電型の第１のウェル中に多
量の少数キャリアが注入されても、これらの少数キャリ
アは、第２導電型の第２のウェルの底部に設けられた結
晶欠陥領域にトラップされ、ひいては第１導電型の第１
のウェルと半導体基板との間で干渉作用は生じなくな
る。
【００１５】
【実施例】以下、本発明の実施例を図について説明す
る。
【００１６】図１は、この発明の一実施例に係る半導体
装置の断面図である。図１を参照して、Ｐ型半導体基板
１の主表面に、Ｎウェル６が設けられている。Ｐ型半導
体基板１の主表面には、Ｎウェル６に隣接してＮウェル
５が設けられている。さらに、Ｐ型半導体基板１の主表
面には、Ｐウェル２がＮウェル６に隣接して設けられ、
Ｐウェル３がＮウェル５に隣接して設けられている。Ｎ
ウェル６中にＰウェル４が設けられている。Ｐウェル４
は、側部と底部とを有し、かつ主表面から延びている。
Ｎウェル６は、Ｐウェル４の側部および底部を取囲むよ
うに設けられている。Ｎウェル６の側部および底部は、
Ｐウェル４を取囲むように設けられた結晶欠陥領域７を
有している。結晶欠陥領域７は、この部分に、３×１０
13ｃｍ-2以上のドーズ量のＮ型不純物イオンを注入する
ことによって形成される。また、この結晶欠陥領域７
は、この部分に、３×１０13ｃｍ-2以上のドーズ量の、
Ｓｉ、Ｏ、Ｆ、Ｃからなる群より選ばれた、導電性に寄
与しない元素を打込むことによっても形成される。
【００１７】Ｐウェル４には、たとえば、ダイナミック
ランダムアクセスメモリが形成されてもよく、Ｎウェル
５には、たとえばＰチャネルトランジスタが形成されて
もよい。これについては、後述する。
【００１８】次に、動作について説明する。図２を参照
して、Ｎ+ 層２１がＰウェル４（−１．５Ｖ）より低電
位（−２．５Ｖ）になった場合、多量の少数キャリアが
Ｐウェル４内に注入され、ひいては、Ｎウェル６の、Ｎ
+ 層２１の直下部分６ａに低電位領域が生じる。
【００１９】次に、Ｐウェル４、Ｎウェル６およびＰ型
半導体基板１との間にできるＰＮＰトランジスタがＯＮ
状態に移るときに、Ｎウェル６（ベース層に相当する）
の底部の結晶欠陥領域７に少数キャリアがトラップさ
れ、この少数キャリアの寿命が縮められる。その結果、
ＰＮＰトランジスタの動作が著しく阻止されるため、Ｐ
ウェル４とＰ型半導体基板１（またはＰウェル２または
Ｐウェル３）との導通が阻止される。
【００２０】また、Ｎウェル６の側部に形成された結晶
欠陥領域７ａは、Ｎ+ 層２１から出て横方向に拡散する
少数キャリアをトラップし、ひいては上に述べたと同様
の原理で、Ｐウェル４とＰウェル２とが、その境界に存
在するＮウェル６を介して、干渉し合うのを阻止する。
【００２１】さらに、Ｎウェル５内に形成されたＰ+ 層
２２がＮウェル５（３．３Ｖ）より高電位になった場
合、少数キャリアがＰ+ 層２２から出てＮウェル５の側
部および底部の欠陥層７ｂ、７ｃ、７ｄに流れ込み、こ
の少数キャリアの寿命が縮められる。その結果、Ｎウェ
ル５とＰウェル４との導通は結晶欠陥層７ｂにより阻止
され、Ｎウェル５とＰ型半導体基板１との導通は結晶欠
陥層７ｃにより阻止され、Ｎウェル５とＰウェル３との
導通は結晶欠陥層７ｄにより阻止される。
【００２２】図３は、この発明の他の実施例に係る半導
体装置の断面図である。なお、図３に示す実施例におい
て、図１に示す実施例中の部分と同じ部分には、同一の
参照番号を付し、その説明を省略する（以下の図面も同
様である）。図３を参照して、Ｐ+ 層２２とＰウェル３
との間の距離が、Ｎウェル５の底部とＰ+ 層２２との間
の垂直方向の距離の１０倍以上であれば、Ｎウェル５の
側部５ａに結晶欠陥領域を設ける必要はない。
【００２３】図４は、この発明のさらに他の実施例に係
る半導体装置の断面図である。図４に示すように、Ｐ+
層２２が、Ｐウェル３とＰウェル４との双方から遠く離
れて設けられている場合には、Ｐ+ 層２２から出て横方
向へ向かうキャリアの流れを無視できるようになるの
で、Ｎウェル５の側部５ａ，５ｂに結晶欠陥領域を設け
る必要はない。
【００２４】図５は、この発明のさらに他の実施例に係
る半導体装置の断面図である。図５に示す半導体装置
が、図３に示す半導体装置と相違する点は、Ｎウェル５
が省略されており、かつＮウェル６の、Ｐウェル４の端
部に近い位置にＮ+ 層２３，２４が設けられている点で
ある。このような構造の場合には、Ｎウェル６の底部の
みならず、側部にも結晶欠陥領域７を形成する必要があ
る。
【００２５】図６のように、Ｎウェル６の、Ｐウェル４
の端部に近い位置にＮ+ 層がないときは、Ｎウェル６の
側部に結晶欠陥領域を形成する必要はない。
【００２６】次に、図７を参照しながら、図１に示す半
導体装置の製造方法を説明する。図７（ａ）を参照し
て、Ｐ型半導体基板１の上に、Ｎウェルを形成すべき部
分に開口部５１ａを有するレジストパターン５１を形成
する。レジストパターン５１をマスクにして、半導体基
板１の主表面に、リンを１〜５ＭｅＶの高エネルギで、
３×１０13〜１×１０16ｃｍ-2のドーズ量で、注入す
る。このリン注入により、Ｎウェルの底部３１が形成さ
れる。また、リンを３×１０13〜１×１０16ｃｍ-2とい
う高いドーズ量で注入しているので、このときに、底部
３１に結晶欠陥領域７が形成される。
【００２７】なお、この結晶欠陥領域７は、半導体基板
１の主表面にＮ型イオンと導電型に寄与しない元素とを
併用して注入することによっても形成される。この場合
には、Ｎ型不純物イオンのドーズ量は１×１０12ｃｍ-2
以上にされ、上記導電型に寄与しいな元素のドーズ量は
３×１０13ｃｍ-2以上にされ、さらにＮ型不純物イオン
および上記元素は１〜５ＭｅＶの注入エネルギで注入さ
れるのが好ましい。また、結晶欠陥領域７は次の方法に
よって形成することも可能である。すなわち、Ｎウェル
６を、Ｎ型不純物イオンを熱拡散することによって形成
する。その後、半導体基板の主表面に、Ｓｉ、Ｏ、Ｆ、
Ｃからなる群より選ばれた、導電型に寄与しない元素
を、ドーズ量３×１０13ｃｍ-2以上、１〜５ＭｅＶの注
入エネルギの条件で注入する。このような方法によって
も、Ｎウェル６の底部に、結晶欠陥領域７を形成するこ
ともできる。
【００２８】図７（ｂ）を参照して、半導体基板１の上
に、Ｎウェル６およびＮウェル５の側部を形成すべき部
分に開口部５２ａを有するレジストパターン５２を形成
する。レジストパターン５２をマスクにして、リンを１
００ｋｅＶ〜１Ｍｅｖのエネルギ、ドーズ量３×１０12
〜１×１０16ｃｍ-2の条件で、半導体基板１の主表面に
注入する。このリン注入によって、Ｎウェル６の側部と
Ｎウェル５の側部が形成され、かつこれらの側部に、注
入ダメージが形成される。その後、炉によるアニールを
行なうことによって、注入ダメージは、回復不能な二次
欠陥である、結晶欠陥領域７ａ，７ｂ，７ｄになる。
【００２９】なお、側部を形成するためのイオン注入
を、注入エネルギを変えて、２回以上に、分けて行なっ
てもよい。また、Ｓｉ、Ｆ、Ｏ、Ｃなどの、導電型に寄
与しない元素を同時に注入してもよい。
【００３０】図７（ｃ）を参照して、Ｎウェル５を形成
すべき部分に開口部５３ａを有するレジストパターン５
３を半導体基板１の上に形成する。レジストパターン５
３をマスクにして、半導体基板１の主表面に、リンを１
００ｋｅＶ〜１ＭｅＶのエネルギ、注入量１×１０12〜
１×１０15ｃｍ-2の条件で、１回もしくは２回以上注入
する。次に、ランプアニールにより急速かつ高温に過熱
すると、注入ダメージはシリコン表面へ押しやられ、二
次欠陥のないＮウェル５が形成される。
【００３１】図７（ｄ）を参照して、Ｐウェル４、Ｐウ
ェル２およびＰウェル３を形成すべき部分に開口部５４
ａを有するレジストパターン５４を半導体基板１の上に
形成する。レジストパターン５４をマスクにして、半導
体基板１の主表面に、ボロンを２０ｋｅＶ〜１ＭｅＶの
エネルギ、注入量１×１０12〜１×１０15ｃｍ-2の条件
で、結晶欠陥が生じないよう、１回もしくは２回以上注
入する。これによって、Ｐウェル４、Ｐウェル２、およ
びＰウェル３が形成される。
【００３２】図１２は、この発明が適用された具体的な
半導体装置の断面図である。図１２は、半導体装置の、
センスアンプ部、メモリセル部および周辺部が形成され
ている部分の断面図である。半導体基板１（シリコン基
板）の主表面にＮウェル６と、該Ｎウェル６に接続され
るＮウェル５が設けられている。Ｎウェル６には、Ｐウ
ェル２が隣接して形成されている。Ｎウェル５には、Ｐ
ウェル３が隣接して形成されている。Ｎウェル６内に
は、Ｐウェル４が設けられている。Ｐウェル４は、半導
体基板１から分離されたウェルである。Ｎウェル６の底
部には結晶欠陥領域７が設けられている。Ｐウェル４内
には、分離酸化膜５０によって互いに分離された、メモ
リセル部が形成されている。メモリセル部は、Ｐウェル
４の表面に形成された一対のＮ+ 層２１と、基板１の上
に設けられたワード線３２と、Ｎ+ 層２１に接続された
ストレージノード３３と、ストレージノード３３の上に
設けられたキャパシタ誘電膜３６と、キャパシタ誘電膜
３６の上に設けられたセルプレート３４とからなる。一
方のＮ+ 層２１には、ビット線３１が接続されている。
Ｎウェル５の主表面中には、一対のＰ+ 層２２が設けら
れ、Ｎウェル５の上にはワード線３２が設けられてい
る。Ｐウェル３の主表面中には、一対のＮ+ 層２１が設
けられており、Ｐウェル３の上にはワード線３２が設け
られている。Ｐウェル２の主表面中には、一対のＮ+ 層
２１が設けられ、Ｐウェル２の上にはワード線３２が設
けられている。メモリセルとワード線３２を覆うよう
に、半導体基板１の上に層間絶縁膜４０が形成されてい
る。層間絶縁膜４０中には、所定の部分にコンタクトホ
ールが設けられ、このコンタクトホールを通って、アル
ミニウム配線４１が、それぞれのＮ+ 層２１、Ｐ+ 層２
２、ビット線３１に接続されている。
【００３３】以上のように構成される半導体装置によれ
ば、Ｎウェル６の底部に結晶欠陥領域７を形成している
ので、結晶欠陥領域７が不要なキャリアをトラップし、
ひいてはこの不要なキャリアを低減させる。したがっ
て、Ｐウェル４中に多量の少数キャリアが注入されて
も、これらの少数キャリアは、Ｎウェル６の底部に設け
られた結晶欠陥領域７にトラップされ、ひいてはＰウェ
ル４と半導体基板１との間で干渉作用は生じなくなる。
【００３４】
【発明の効果】以上説明したとおり、この発明に係る半
導体装置によれば、第２導電型の第２のウェルの底部に
結晶欠陥領域が設けられている。この結晶欠陥領域は、
不要なキャリアをトラップし、ひいては不要なキャリア
の寿命を低減させる。その結果、半導体基板の主表面に
設けられた第１導電型の第１のウェル中に多量の少数キ
ャリアが注入されても、これらの少数キャリアは第２導
電型の第２のウェルの底部に設けられた結晶欠陥領域に
トラップされ、ひいては、第１導電型の第１のウェルと
半導体基板との間で干渉作用を生じさせないという効果
を奏する。
【００３５】この発明に係る半導体装置の製造方法によ
れば、第２のウェルの底部に結晶欠陥領域を形成する。
この結晶欠陥領域は、不要なキャリアをトラップし、ひ
いては不要キャリアの寿命を低減させる。その結果、こ
の方法を用いると、半導体基板の主表面中に設けられた
第１導電型の第１のウェル中に多量の少数キャリアが注
入されても、これらの少数キャリアが第２導電型の第２
のウェルの底部に設けられた結晶欠陥領域にトラップさ
れ、ひいては、第１導電型の第１のウェルと半導体基板
との間で干渉作用を生じさせない、半導体装置が得られ
る。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体装置の断面図
である。
【図２】この発明に係る半導体装置の作用効果を説明す
るための断面図である。
【図３】この発明の他の実施例に係る半導体装置の断面
図である。
【図４】この発明のさらに他の実施例に係る半導体装置
の断面図である。
【図５】この発明のさらに他の実施例に係る半導体装置
の断面図である。
【図６】この発明のさらに他の実施例に係る半導体装置
の断面図である。
【図７】この発明の実施例に従った製造方法の順序の各
工程における半導体装置の部分断面図である。
【図８】従来の二重ウェル構造を有する半導体装置の断
面図である。
【図９】二重ウェル構造の半導体装置に形成される半導
体デバイスの一例を示した断面図である。
【図１０】従来の二重ウェル構造の半導体装置の問題点
を示した断面図である。
【図１１】従来の二重ウェル構造の半導体装置のさらに
他の問題点を示した断面図である。
【図１２】本発明が適用された半導体装置の断面図であ
る。
【符号の説明】
１ Ｐ型半導体基板 ４ Ｐウェル ６ Ｎウェル ７ 結晶欠陥領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面中に設けられた第１導電型の第
    １のウェルと、を備え、 前記第１のウェルは側部と底部とを有し、かつ前記主表
    面から延びており、 当該装置は、さらに、 前記半導体基板の主表面中に設けられ、かつ、前記第１
    のウェルの前記側部および底部を取囲むように設けられ
    た第２導電型の第２のウェルを備え、 前記第２のウェルの底部は結晶欠陥領域を有している半
    導体装置。
  2. 【請求項２】 第１導電型の半導体基板を準備する工程
    と、 前記半導体基板の主表面中に、側部と底部とを有し、か
    つ前記主表面から延びる第１導電型の第１のウェルを形
    成する工程と、 前記半導体基板の主表面中に、前記第１のウェルの前記
    側部と前記底部とを取囲むための、側部と底部を有する
    第２導電型の第２のウェルを形成する工程と、 前記第２のウェルの前記底部に結晶欠陥領域を形成する
    工程と、 を備えた、半導体装置の製造方法。
JP4131082A 1991-11-20 1992-05-22 半導体装置およびその製造方法 Withdrawn JPH05198666A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4131082A JPH05198666A (ja) 1991-11-20 1992-05-22 半導体装置およびその製造方法
DE4230687A DE4230687A1 (de) 1991-11-20 1992-09-14 Halbleitereinrichtung und verfahren zu deren herstellung
KR1019920020938A KR960006971B1 (ko) 1991-11-20 1992-11-09 반도체장치 및 그 제조방법
US08/261,355 US5455437A (en) 1991-11-20 1994-06-16 Semiconductor device having crystalline defect isolation regions

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP30472691 1991-11-20
JP3-304726 1991-11-20
JP4131082A JPH05198666A (ja) 1991-11-20 1992-05-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH05198666A true JPH05198666A (ja) 1993-08-06

Family

ID=26466018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4131082A Withdrawn JPH05198666A (ja) 1991-11-20 1992-05-22 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US5455437A (ja)
JP (1) JPH05198666A (ja)
KR (1) KR960006971B1 (ja)
DE (1) DE4230687A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794579A (ja) * 1993-09-24 1995-04-07 Sony Corp ウェルインウェル構造を有する半導体装置およびその製造方法
JPH0945800A (ja) * 1995-08-02 1997-02-14 Hitachi Ltd 半導体集積回路装置の製造方法
JPH09312348A (ja) * 1996-05-23 1997-12-02 Toshiba Microelectron Corp 半導体装置及びその製造方法
JPH10163421A (ja) * 1996-11-29 1998-06-19 Sanyo Electric Co Ltd 半導体集積回路
JPH10199825A (ja) * 1996-12-30 1998-07-31 Hyundai Electron Ind Co Ltd 半導体素子の三重ウェルの製造方法
JP2005536057A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド エピレス基板における分離型の相補型ｍｏｓ装置
JP2012165005A (ja) * 2000-02-29 2012-08-30 Freescale Semiconductor Inc 半導体素子および作製方法
JP2018110142A (ja) * 2016-12-28 2018-07-12 ラピスセミコンダクタ株式会社 スイッチデバイス及びスイッチ回路

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335870A (ja) * 1994-06-14 1995-12-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH104182A (ja) * 1996-06-14 1998-01-06 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
EP0831518B1 (en) * 1996-09-05 2006-03-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same
JP2976912B2 (ja) * 1997-01-13 1999-11-10 日本電気株式会社 半導体記憶装置
US5821589A (en) * 1997-03-19 1998-10-13 Genus, Inc. Method for cmos latch-up improvement by mev billi (buried implanted layer for laternal isolation) plus buried layer implantation
US6107672A (en) * 1997-09-04 2000-08-22 Matsushita Electronics Corporation Semiconductor device having a plurality of buried wells
US6137148A (en) * 1998-06-26 2000-10-24 Elmos Semiconductor Ag NMOS transistor
JP3288361B2 (ja) * 1999-12-22 2002-06-04 エヌイーシーマイクロシステム株式会社 半導体記憶装置
US6809014B2 (en) * 2001-03-14 2004-10-26 Micron Technology, Inc. Method to fabricate surface p-channel CMOS
US7294561B2 (en) * 2003-08-14 2007-11-13 Ibis Technology Corporation Internal gettering in SIMOX SOI silicon substrates
JP2006310625A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体記憶装置
DE102013218494B4 (de) * 2013-09-16 2021-06-02 Infineon Technologies Ag Halbleiterbauelement mit einer Passivierungsschicht und Herstellungsverfahren
US10186586B1 (en) * 2017-09-26 2019-01-22 Sanken Electric Co., Ltd. Semiconductor device and method for forming the semiconductor device
US11164746B2 (en) * 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3899793A (en) * 1968-08-24 1975-08-12 Sony Corp Integrated circuit with carrier killer selectively diffused therein and method of making same
GB1334520A (en) * 1970-06-12 1973-10-17 Atomic Energy Authority Uk Formation of electrically insulating layers in semiconducting materials
US4053925A (en) * 1975-08-07 1977-10-11 Ibm Corporation Method and structure for controllng carrier lifetime in semiconductor devices
GB1525936A (en) * 1975-11-21 1978-09-27 Texas Instruments Ltd Transistor and integrated circuit manufacture
US4259683A (en) * 1977-02-07 1981-03-31 General Electric Company High switching speed P-N junction devices with recombination means centrally located in high resistivity layer
JPS5459074A (en) * 1977-10-20 1979-05-12 Toshiba Corp Semiconductor device
JPS54138380A (en) * 1978-04-19 1979-10-26 Mitsubishi Electric Corp Manufacture for planar type high speed switching thyristor
US4278475A (en) * 1979-01-04 1981-07-14 Westinghouse Electric Corp. Forming of contoured irradiated regions in materials such as semiconductor bodies by nuclear radiation
JPS55156362A (en) * 1979-05-24 1980-12-05 Chiyou Lsi Gijutsu Kenkyu Kumiai Complementary mos semiconductor device and manufacture thereof
DE3067750D1 (en) * 1979-07-23 1984-06-14 Tokyo Shibaura Electric Co Charge storage type semiconductor device
GB2078441A (en) * 1980-06-17 1982-01-06 Westinghouse Electric Corp Forming impurity regions in semiconductor bodies by high energy ion irradiation
US4656493A (en) * 1982-05-10 1987-04-07 General Electric Company Bidirectional, high-speed power MOSFET devices with deep level recombination centers in base region
JPS5976431A (ja) * 1982-10-22 1984-05-01 Fujitsu Ltd 半導体装置及びその製造方法
US4716451A (en) * 1982-12-10 1987-12-29 Rca Corporation Semiconductor device with internal gettering region
US4633289A (en) * 1983-09-12 1986-12-30 Hughes Aircraft Company Latch-up immune, multiple retrograde well high density CMOS FET
US4710477A (en) * 1983-09-12 1987-12-01 Hughes Aircraft Company Method for forming latch-up immune, multiple retrograde well high density CMOS FET
US4684413A (en) * 1985-10-07 1987-08-04 Rca Corporation Method for increasing the switching speed of a semiconductor device by neutron irradiation
JPS632370A (ja) * 1986-06-23 1988-01-07 Nissan Motor Co Ltd 半導体装置
JPS63254762A (ja) * 1987-04-13 1988-10-21 Nissan Motor Co Ltd Ｃｍｏｓ半導体装置
US5097308A (en) * 1990-03-13 1992-03-17 General Instrument Corp. Method for controlling the switching speed of bipolar power devices
US5070381A (en) * 1990-03-20 1991-12-03 Texas Instruments Incorporated High voltage lateral transistor

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794579A (ja) * 1993-09-24 1995-04-07 Sony Corp ウェルインウェル構造を有する半導体装置およびその製造方法
JPH0945800A (ja) * 1995-08-02 1997-02-14 Hitachi Ltd 半導体集積回路装置の製造方法
JPH09312348A (ja) * 1996-05-23 1997-12-02 Toshiba Microelectron Corp 半導体装置及びその製造方法
JPH10163421A (ja) * 1996-11-29 1998-06-19 Sanyo Electric Co Ltd 半導体集積回路
JPH10199825A (ja) * 1996-12-30 1998-07-31 Hyundai Electron Ind Co Ltd 半導体素子の三重ウェルの製造方法
JP2012165005A (ja) * 2000-02-29 2012-08-30 Freescale Semiconductor Inc 半導体素子および作製方法
JP2005536057A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド エピレス基板における分離型の相補型ｍｏｓ装置
JP2012080117A (ja) * 2002-08-14 2012-04-19 Advanced Analogic Technologies Inc エピレス基板における分離型の相補型ｍｏｓ装置
JP2018110142A (ja) * 2016-12-28 2018-07-12 ラピスセミコンダクタ株式会社 スイッチデバイス及びスイッチ回路

Also Published As

Publication number Publication date
US5455437A (en) 1995-10-03
KR930011239A (ko) 1993-06-24
DE4230687A1 (de) 1993-05-27
KR960006971B1 (ko) 1996-05-25

Similar Documents

Publication Publication Date Title
JPH05198666A (ja) 半導体装置およびその製造方法
EP0503904B1 (en) Stacked type CMOS semiconductor device and method of manufacturing it
US20040042283A1 (en) Multilayered doped conductor
JPH10294443A (ja) Ｄｒａｍアレーデバイスのビットライン接合の作成方法およびｄｒａｍセル
JPH05129429A (ja) 半導体装置およびその製造方法
JP3958388B2 (ja) 半導体装置
KR0172985B1 (ko) 반도체 장치와 그 제조방법
US7214989B2 (en) Semiconductor device and semiconductor integrated circuit device
KR100280930B1 (ko) 반도체 장치
US6064098A (en) Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
US6475861B1 (en) Semiconductor device and fabrication method thereof
JP3777000B2 (ja) 半導体装置とその製造方法
EP0066429A2 (en) Semiconductor memory
KR950012744B1 (ko) 반도체 기억장치의 제조방법
JPH0440865B2 (ja)
US6252269B1 (en) Semiconductor memory device
JP2908146B2 (ja) 半導体装置およびその製造方法
KR100267197B1 (ko) 반도체장치및그제조방법
JP4376325B2 (ja) 半導体記憶装置およびその製造方法
US6150685A (en) Semiconductor device with filed-effect transistors of a complementary type and method of manufacturing the same
JPH10189771A (ja) 半導体装置及びその製造方法
JP2581453B2 (ja) 半導体記憶装置およびその製造方法
JPS60200568A (ja) 半導体記憶装置
KR100486205B1 (ko) 반도체기억소자및그제조방법
GB2248516A (en) Channel stop arrangement for semiconductor device

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990803