JPH10189771A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189771A JPH10189771A JP8358921A JP35892196A JPH10189771A JP H10189771 A JPH10189771 A JP H10189771A JP 8358921 A JP8358921 A JP 8358921A JP 35892196 A JP35892196 A JP 35892196A JP H10189771 A JPH10189771 A JP H10189771A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 メモリセルのソフトエラー耐性が高く且つ動
作速度の低下と消費電力の増大とが防止されている半導
体装置を提供する。 【解決手段】 バイポーラトランジスタのコレクタ領域
の一部になっているＮ型の埋め込み拡散層とメモリセル
領域３２のＮ型の埋め込み拡散層３７ａとが同時に形成
されており、埋め込み拡散層３７ａが電子に対するポテ
ンシャル溝になっている。また、メモリセル領域３２の
ＭＯＳトランジスタ５３ａの閾値電圧が周辺回路領域３
３ｂのＭＯＳトランジスタ５３ｂ等の閾値電圧よりも高
く、メモリセル領域３２のスタンバイ電流の増大が防止
されている。
作速度の低下と消費電力の増大とが防止されている半導
体装置を提供する。 【解決手段】 バイポーラトランジスタのコレクタ領域
の一部になっているＮ型の埋め込み拡散層とメモリセル
領域３２のＮ型の埋め込み拡散層３７ａとが同時に形成
されており、埋め込み拡散層３７ａが電子に対するポテ
ンシャル溝になっている。また、メモリセル領域３２の
ＭＯＳトランジスタ５３ａの閾値電圧が周辺回路領域３
３ｂのＭＯＳトランジスタ５３ｂ等の閾値電圧よりも高
く、メモリセル領域３２のスタンバイ電流の増大が防止
されている。
Description
【０００１】
【発明の属する技術分野】本願の発明は、少なくとも電
界効果トランジスタが設けられているメモリセル領域
と、少なくともバイポーラトランジスタが設けられてい
る非メモリセル領域とを有する半導体装置及びその製造
方法に関するものである。
界効果トランジスタが設けられているメモリセル領域
と、少なくともバイポーラトランジスタが設けられてい
る非メモリセル領域とを有する半導体装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】ＳＲＡＭにはメモリセル領域と周辺回路
領域とが設けられており、図１８は高抵抗負荷型ＳＲＡ
Ｍのメモリセルの等価回路を示している。このメモリセ
ルのフリップフロップ１１は駆動用のＮＭＯＳトランジ
スタ１２、１３と負荷用の抵抗素子１４、１５とから成
っており、このフリップフロップ１１と転送用のＮＭＯ
Ｓトランジスタ１６、１７とでメモリセルが構成されて
いる。
領域とが設けられており、図１８は高抵抗負荷型ＳＲＡ
Ｍのメモリセルの等価回路を示している。このメモリセ
ルのフリップフロップ１１は駆動用のＮＭＯＳトランジ
スタ１２、１３と負荷用の抵抗素子１４、１５とから成
っており、このフリップフロップ１１と転送用のＮＭＯ
Ｓトランジスタ１６、１７とでメモリセルが構成されて
いる。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、抵抗素子１４、
１５には電源線２２が接続されている。また、ワード線
２３がＮＭＯＳトランジスタ１６、１７のゲート電極に
なっており、これらのＮＭＯＳトランジスタ１６、１７
の各々の一方のソース／ドレイン領域に一対の真補のビ
ット線２４、２５が夫々接続されている。
領域には接地線２１が接続されており、抵抗素子１４、
１５には電源線２２が接続されている。また、ワード線
２３がＮＭＯＳトランジスタ１６、１７のゲート電極に
なっており、これらのＮＭＯＳトランジスタ１６、１７
の各々の一方のソース／ドレイン領域に一対の真補のビ
ット線２４、２５が夫々接続されている。
【０００４】この様なＳＲＡＭでは、ＮＭＯＳトランジ
スタ１２、１３のドレイン領域が記憶ノード拡散層にな
っており、これらのドレイン領域に電荷が蓄積され、こ
れらのドレイン領域が所定の電位になることによってデ
ータが記憶されている。ところが、パッケージ用のモー
ルド樹脂等に微量に含まれているウランやトリウム等の
放射性元素から放出されるα線が半導体基体に入射する
と、このα線による衝突電離によって電子−正孔対が発
生する。
スタ１２、１３のドレイン領域が記憶ノード拡散層にな
っており、これらのドレイン領域に電荷が蓄積され、こ
れらのドレイン領域が所定の電位になることによってデ
ータが記憶されている。ところが、パッケージ用のモー
ルド樹脂等に微量に含まれているウランやトリウム等の
放射性元素から放出されるα線が半導体基体に入射する
と、このα線による衝突電離によって電子−正孔対が発
生する。
【０００５】発生した電子−正孔対のうちの正孔は接地
されている半導体基体のＰウェル中を流れていくが、電
子は正電圧が印加されているＮＭＯＳトランジスタ１
２、１３のドレイン領域等に捕集される。この結果、こ
れらのドレイン領域に蓄積されている電荷量が変動し、
これらのドレイン領域の電位が反転して記憶データも反
転するというソフトエラーの生じる可能性がある。
されている半導体基体のＰウェル中を流れていくが、電
子は正電圧が印加されているＮＭＯＳトランジスタ１
２、１３のドレイン領域等に捕集される。この結果、こ
れらのドレイン領域に蓄積されている電荷量が変動し、
これらのドレイン領域の電位が反転して記憶データも反
転するというソフトエラーの生じる可能性がある。
【０００６】特に、α線がＮＭＯＳトランジスタ１２、
１３のドレイン領域及びそれらの空乏層を貫通すると、
これらの空乏層が瞬間的に伸びることによるファネリン
グ現象によって電子の捕集効率が高くなって、ソフトエ
ラーの生じる可能性が更に高くなる。
１３のドレイン領域及びそれらの空乏層を貫通すると、
これらの空乏層が瞬間的に伸びることによるファネリン
グ現象によって電子の捕集効率が高くなって、ソフトエ
ラーの生じる可能性が更に高くなる。
【０００７】そこで、記憶ノード同士の間に容量素子を
付加して、衝突電離によって発生した電子をこの容量素
子に取り込んだり（例えば、特開昭６２−１５４２９６
号公報）、電子に対するポテンシャル障壁としてのＰ+
型の埋め込み拡散層をメモリセル領域に形成して、拡散
してきた電子が空乏層に突入することを防止したり（例
えば、特開昭６２−２４５６６０号公報）している。
付加して、衝突電離によって発生した電子をこの容量素
子に取り込んだり（例えば、特開昭６２−１５４２９６
号公報）、電子に対するポテンシャル障壁としてのＰ+
型の埋め込み拡散層をメモリセル領域に形成して、拡散
してきた電子が空乏層に突入することを防止したり（例
えば、特開昭６２−２４５６６０号公報）している。
【０００８】一方、ＳＲＡＭの周辺回路領域等にはバイ
ポーラトランジスタが設けられているが、バイポーラト
ランジスタのベース領域及びエミッタ領域をハロゲンラ
ンプアニール等の高速熱処理で形成すると、ベース領域
の深さとエミッタ領域の深さとの差であるベース幅の正
確な制御が可能で、バイポーラトランジスタの特性、特
に、遮断周波数等の高周波特性の向上が可能であること
が知られている。
ポーラトランジスタが設けられているが、バイポーラト
ランジスタのベース領域及びエミッタ領域をハロゲンラ
ンプアニール等の高速熱処理で形成すると、ベース領域
の深さとエミッタ領域の深さとの差であるベース幅の正
確な制御が可能で、バイポーラトランジスタの特性、特
に、遮断周波数等の高周波特性の向上が可能であること
が知られている。
【０００９】
【発明が解決しようとする課題】しかし、特開昭６２−
１５４２９６号公報の様に容量素子を付加する構造は、
ＴＦＴ負荷型ＳＲＡＭ等の様に負荷素子として２層の導
電層を用いる半導体装置には有効であるが、高抵抗負荷
型ＳＲＡＭ等の様に負荷素子として１層の導電層しか用
いない半導体装置では、容量素子を形成することが難し
いために適用自体が困難であった。
１５４２９６号公報の様に容量素子を付加する構造は、
ＴＦＴ負荷型ＳＲＡＭ等の様に負荷素子として２層の導
電層を用いる半導体装置には有効であるが、高抵抗負荷
型ＳＲＡＭ等の様に負荷素子として１層の導電層しか用
いない半導体装置では、容量素子を形成することが難し
いために適用自体が困難であった。
【００１０】また、特開昭６２−２４５６６０号公報の
様にＰ+ 型の埋め込み拡散層をメモリセル領域に形成す
る構造では、このＰ+ 型の埋め込み拡散層を新たに形成
するための製造工程を追加する必要があるので、製造コ
ストの増大を抑制しつつソフトエラー耐性を高めること
が困難であった。
様にＰ+ 型の埋め込み拡散層をメモリセル領域に形成す
る構造では、このＰ+ 型の埋め込み拡散層を新たに形成
するための製造工程を追加する必要があるので、製造コ
ストの増大を抑制しつつソフトエラー耐性を高めること
が困難であった。
【００１１】しかも、Ｐ+ 型の埋め込み拡散層を高エネ
ルギーイオン注入によって形成すると、結晶性を回復さ
せるための熱処理をその後に行っても、イオン注入損傷
による欠陥層が半導体基体中に局所的に残る可能性があ
るので、１ビットレベルの記憶保持能力を低下させるこ
となくソフトエラー耐性を高めることが困難であった。
ルギーイオン注入によって形成すると、結晶性を回復さ
せるための熱処理をその後に行っても、イオン注入損傷
による欠陥層が半導体基体中に局所的に残る可能性があ
るので、１ビットレベルの記憶保持能力を低下させるこ
となくソフトエラー耐性を高めることが困難であった。
【００１２】更に、ＳＲＡＭの周辺回路領域等における
バイポーラトランジスタの特性を向上させるためにベー
ス領域及びエミッタ領域を高速熱処理で形成すると、抵
抗素子１４、１５等である負荷素子中の不純物が拡散し
て、負荷素子の特性が変動していた。また、ゲート絶縁
膜が劣化すると共にゲート絶縁膜へホットキャリアが注
入されて、メモリセル領域等におけるＭＯＳトランジス
タのゲート耐圧や寿命等の特性も劣化し易かった。
バイポーラトランジスタの特性を向上させるためにベー
ス領域及びエミッタ領域を高速熱処理で形成すると、抵
抗素子１４、１５等である負荷素子中の不純物が拡散し
て、負荷素子の特性が変動していた。また、ゲート絶縁
膜が劣化すると共にゲート絶縁膜へホットキャリアが注
入されて、メモリセル領域等におけるＭＯＳトランジス
タのゲート耐圧や寿命等の特性も劣化し易かった。
【００１３】このため、バイポーラトランジスタのみの
単体装置に高速熱処理を適用して特性を向上させること
は従来から多数報告されているが、周辺回路領域にバイ
ポーラトランジスタが設けられているＳＲＡＭ等の複合
装置に高速熱処理を適用して負荷素子やＭＯＳトランジ
スタ等のバイポーラトランジスタ以外の素子も優れた特
性を有している半導体装置を製造することは従来は困難
であった。
単体装置に高速熱処理を適用して特性を向上させること
は従来から多数報告されているが、周辺回路領域にバイ
ポーラトランジスタが設けられているＳＲＡＭ等の複合
装置に高速熱処理を適用して負荷素子やＭＯＳトランジ
スタ等のバイポーラトランジスタ以外の素子も優れた特
性を有している半導体装置を製造することは従来は困難
であった。
【００１４】
【課題を解決するための手段】本願の発明による半導体
装置は、Ｎ型の第１の電界効果トランジスタが設けられ
ているメモリセル領域と、ＮＰＮ型のバイポーラトラン
ジスタとＮ型の第２の電界効果トランジスタとが設けら
れている非メモリセル領域とが、同一の半導体基体に設
けられている半導体装置において、Ｎ型の第１の埋め込
み拡散層が前記メモリセル領域の前記半導体基体中に設
けられており、Ｎ型の第２の埋め込み拡散層が前記バイ
ポーラトランジスタのコレクタ領域の一部になってお
り、前記第１の電界効果トランジスタの閾値電圧が前記
第２の電界効果トランジスタの閾値電圧よりも高いこと
を特徴としている。
装置は、Ｎ型の第１の電界効果トランジスタが設けられ
ているメモリセル領域と、ＮＰＮ型のバイポーラトラン
ジスタとＮ型の第２の電界効果トランジスタとが設けら
れている非メモリセル領域とが、同一の半導体基体に設
けられている半導体装置において、Ｎ型の第１の埋め込
み拡散層が前記メモリセル領域の前記半導体基体中に設
けられており、Ｎ型の第２の埋め込み拡散層が前記バイ
ポーラトランジスタのコレクタ領域の一部になってお
り、前記第１の電界効果トランジスタの閾値電圧が前記
第２の電界効果トランジスタの閾値電圧よりも高いこと
を特徴としている。
【００１５】本願の発明による半導体装置は、前記第１
の埋め込み拡散層が前記メモリセル領域から前記非メモ
リセル領域へ０．５〜２μｍだけ突出していることが好
ましい。
の埋め込み拡散層が前記メモリセル領域から前記非メモ
リセル領域へ０．５〜２μｍだけ突出していることが好
ましい。
【００１６】本願の発明による半導体装置は、前記半導
体基体の表面に露出している第１及び第２のプラグ領域
が夫々前記第１及び第２の埋め込み拡散層に接続されて
いることが好ましい。
体基体の表面に露出している第１及び第２のプラグ領域
が夫々前記第１及び第２の埋め込み拡散層に接続されて
いることが好ましい。
【００１７】本願の発明による半導体装置は、半導体基
板とこの半導体基板上の厚さ０．５〜１μｍの半導体層
とで前記半導体基体が構成されており、前記第１及び第
２の埋め込み拡散層が前記半導体基板の表面部に設けら
れていることが好ましい。
板とこの半導体基板上の厚さ０．５〜１μｍの半導体層
とで前記半導体基体が構成されており、前記第１及び第
２の埋め込み拡散層が前記半導体基板の表面部に設けら
れていることが好ましい。
【００１８】本願の発明による第１の半導体装置の製造
方法は、Ｎ型の第１の電界効果トランジスタが設けられ
ているメモリセル領域と、ＮＰＮ型のバイポーラトラン
ジスタとＮ型の第２の電界効果トランジスタとが設けら
れている非メモリセル領域とが、同一の半導体基体に設
けられている半導体装置の製造方法において、前記メモ
リセル領域と前記バイポーラトランジスタを形成すべき
領域との半導体基板の表面部に夫々Ｎ型の第１及び第２
の拡散層を同時に形成する工程と、前記半導体基板上に
エピタキシャル層を成長させて、前記半導体基体を形成
すると共に前記拡散層を埋め込み拡散層にする工程と、
前記第１の電界効果トランジスタの閾値電圧を前記第２
の電界効果トランジスタの閾値電圧よりも高くする工程
とを具備することを特徴としている。
方法は、Ｎ型の第１の電界効果トランジスタが設けられ
ているメモリセル領域と、ＮＰＮ型のバイポーラトラン
ジスタとＮ型の第２の電界効果トランジスタとが設けら
れている非メモリセル領域とが、同一の半導体基体に設
けられている半導体装置の製造方法において、前記メモ
リセル領域と前記バイポーラトランジスタを形成すべき
領域との半導体基板の表面部に夫々Ｎ型の第１及び第２
の拡散層を同時に形成する工程と、前記半導体基板上に
エピタキシャル層を成長させて、前記半導体基体を形成
すると共に前記拡散層を埋め込み拡散層にする工程と、
前記第１の電界効果トランジスタの閾値電圧を前記第２
の電界効果トランジスタの閾値電圧よりも高くする工程
とを具備することを特徴としている。
【００１９】本願の発明による第１の半導体装置の製造
方法は、前記第１及び第２の電界効果トランジスタのチ
ャネル領域にＰ型の不純物を同時に導入する工程と、前
記第１の電界効果トランジスタのチャネル領域にのみＰ
型の不純物を導入する工程とを具備することが好まし
い。
方法は、前記第１及び第２の電界効果トランジスタのチ
ャネル領域にＰ型の不純物を同時に導入する工程と、前
記第１の電界効果トランジスタのチャネル領域にのみＰ
型の不純物を導入する工程とを具備することが好まし
い。
【００２０】本願の発明による第２の半導体装置の製造
方法は、電界効果トランジスタ及び負荷素子から成るフ
リップフロップが設けられているメモリセル領域と、バ
イポーラトランジスタが設けられている非メモリセル領
域とを有する半導体装置の製造方法において、前記バイ
ポーラトランジスタの少なくともベース領域及びエミッ
タ領域を高速熱処理で形成する工程と、前記高速熱処理
の後に前記負荷素子を形成する工程とを具備することを
特徴としている。
方法は、電界効果トランジスタ及び負荷素子から成るフ
リップフロップが設けられているメモリセル領域と、バ
イポーラトランジスタが設けられている非メモリセル領
域とを有する半導体装置の製造方法において、前記バイ
ポーラトランジスタの少なくともベース領域及びエミッ
タ領域を高速熱処理で形成する工程と、前記高速熱処理
の後に前記負荷素子を形成する工程とを具備することを
特徴としている。
【００２１】本願の発明による第２の半導体装置の製造
方法は、前記フリップフロップの記憶ノード拡散層に接
続する前記負荷素子を形成する工程と、前記接続部分に
リンを導入する工程とを具備することが好ましい。
方法は、前記フリップフロップの記憶ノード拡散層に接
続する前記負荷素子を形成する工程と、前記接続部分に
リンを導入する工程とを具備することが好ましい。
【００２２】本願の発明による第２の半導体装置の製造
方法は、抵抗素子を前記負荷素子にすることができる。
方法は、抵抗素子を前記負荷素子にすることができる。
【００２３】本願の発明による第２の半導体装置の製造
方法は、前記電界効果トランジスタとは反対導電型の電
界効果トランジスタを前記負荷素子にして、この反対導
電型の電界効果トランジスタのゲート電極を前記記憶ノ
ード拡散層に接続することができる。
方法は、前記電界効果トランジスタとは反対導電型の電
界効果トランジスタを前記負荷素子にして、この反対導
電型の電界効果トランジスタのゲート電極を前記記憶ノ
ード拡散層に接続することができる。
【００２４】本願の発明による第２の半導体装置の製造
方法は、前記高速熱処理の温度を１０００〜１１５０℃
にすることが好ましい。
方法は、前記高速熱処理の温度を１０００〜１１５０℃
にすることが好ましい。
【００２５】本願の発明による半導体装置では、Ｎ型の
第１の埋め込み拡散層がメモリセル領域に設けられてい
るので、この第１の埋め込み拡散層に正電圧を印加して
おけば、衝突電離によって電子−正孔対を発生させるα
線が半導体基体中に入射しても、正孔は半導体基体中を
流れていき、第１の埋め込み拡散層に捕集された電子は
この第１の埋め込み拡散層中を流れていくので、メモリ
セル領域の第１の電界効果トランジスタの拡散層におけ
る電荷量の変動を抑制することができる。
第１の埋め込み拡散層がメモリセル領域に設けられてい
るので、この第１の埋め込み拡散層に正電圧を印加して
おけば、衝突電離によって電子−正孔対を発生させるα
線が半導体基体中に入射しても、正孔は半導体基体中を
流れていき、第１の埋め込み拡散層に捕集された電子は
この第１の埋め込み拡散層中を流れていくので、メモリ
セル領域の第１の電界効果トランジスタの拡散層におけ
る電荷量の変動を抑制することができる。
【００２６】しかも、メモリセル領域における第１の電
界効果トランジスタの閾値電圧が非メモリセル領域にお
ける第２の電界効果トランジスタの閾値電圧よりも高い
ので、メモリセル領域における第１の埋め込み拡散層か
ら不純物が上方拡散することによる第１の電界効果トラ
ンジスタのサブスレッショルド電流の増大が防止されて
いる。
界効果トランジスタの閾値電圧が非メモリセル領域にお
ける第２の電界効果トランジスタの閾値電圧よりも高い
ので、メモリセル領域における第１の埋め込み拡散層か
ら不純物が上方拡散することによる第１の電界効果トラ
ンジスタのサブスレッショルド電流の増大が防止されて
いる。
【００２７】一般に、メモリセルを構成している電界効
果トランジスタのサブスレッショルド電流が増大する
と、安定的な記憶動作を保証するために、メモリセルを
構成している負荷素子の抵抗値を低減させる必要があ
り、その結果、この抵抗値で決定されるメモリセル領域
のスタンバイ電流が増大する。しかし、上述の様にメモ
リセル領域における第１の電界効果トランジスタのサブ
スレッショルド電流の増大が防止されているので、メモ
リセル領域のスタンバイ電流の増大が防止されている。
果トランジスタのサブスレッショルド電流が増大する
と、安定的な記憶動作を保証するために、メモリセルを
構成している負荷素子の抵抗値を低減させる必要があ
り、その結果、この抵抗値で決定されるメモリセル領域
のスタンバイ電流が増大する。しかし、上述の様にメモ
リセル領域における第１の電界効果トランジスタのサブ
スレッショルド電流の増大が防止されているので、メモ
リセル領域のスタンバイ電流の増大が防止されている。
【００２８】更に、メモリセル領域における第１の埋め
込み拡散層も非メモリセル領域におけるバイポーラトラ
ンジスタのコレクタ領域の一部になっている第２の埋め
込み拡散層も共にＮ型であるので、メモリセル領域にお
ける第１の埋め込み拡散層を非メモリセル領域における
第２の埋め込み拡散層と同時に形成することができる。
込み拡散層も非メモリセル領域におけるバイポーラトラ
ンジスタのコレクタ領域の一部になっている第２の埋め
込み拡散層も共にＮ型であるので、メモリセル領域にお
ける第１の埋め込み拡散層を非メモリセル領域における
第２の埋め込み拡散層と同時に形成することができる。
【００２９】また、第１の埋め込み拡散層がメモリセル
領域から非メモリセル領域へ０．５〜２μｍだけ突出し
ていれば、メモリセル領域の周辺部においても第１の電
界効果トランジスタの拡散層における電荷量の変動を抑
制しつつ、必要な面積の増大も抑制することができる。
領域から非メモリセル領域へ０．５〜２μｍだけ突出し
ていれば、メモリセル領域の周辺部においても第１の電
界効果トランジスタの拡散層における電荷量の変動を抑
制しつつ、必要な面積の増大も抑制することができる。
【００３０】また、半導体基体の表面に露出している第
１のプラグ領域がメモリセル領域における第１の埋め込
み拡散層に接続されていれば、この第１の埋め込み拡散
層に正電圧を容易に印加することができる。しかも、第
２のプラグ領域が非メモリセル領域における第２の埋め
込み拡散層に接続されているので、第１のプラグ領域を
第２のプラグ領域と同時に形成することができる。
１のプラグ領域がメモリセル領域における第１の埋め込
み拡散層に接続されていれば、この第１の埋め込み拡散
層に正電圧を容易に印加することができる。しかも、第
２のプラグ領域が非メモリセル領域における第２の埋め
込み拡散層に接続されているので、第１のプラグ領域を
第２のプラグ領域と同時に形成することができる。
【００３１】また、第１及び第２の埋め込み拡散層上の
半導体層が薄いほどメモリセルのソフトエラー発生率が
低く、逆に、この半導体層が厚いほどバイポーラトラン
ジスタのベース開放エミッタ接地コレクタ最大電圧及び
コレクタ電流が大きい。そして、この半導体層の厚さが
０．５〜１μｍであれば、ソフトエラー発生率が低く且
つベース開放エミッタ接地コレクタ最大電圧及びコレク
タ電流が大きい。
半導体層が薄いほどメモリセルのソフトエラー発生率が
低く、逆に、この半導体層が厚いほどバイポーラトラン
ジスタのベース開放エミッタ接地コレクタ最大電圧及び
コレクタ電流が大きい。そして、この半導体層の厚さが
０．５〜１μｍであれば、ソフトエラー発生率が低く且
つベース開放エミッタ接地コレクタ最大電圧及びコレク
タ電流が大きい。
【００３２】本願の発明による第１の半導体装置の製造
方法では、半導体基板の表面部に第１及び第２の拡散層
を形成した後、この半導体基板上にエピタキシャル層を
成長させることによって、第１及び第２の埋め込み拡散
層を半導体基体中に形成しており、高エネルギーイオン
注入によって第１及び第２の埋め込み拡散層を形成して
いるのではない。このため、イオン注入損傷による欠陥
層が半導体基体中に局所的に残ることがない。
方法では、半導体基板の表面部に第１及び第２の拡散層
を形成した後、この半導体基板上にエピタキシャル層を
成長させることによって、第１及び第２の埋め込み拡散
層を半導体基体中に形成しており、高エネルギーイオン
注入によって第１及び第２の埋め込み拡散層を形成して
いるのではない。このため、イオン注入損傷による欠陥
層が半導体基体中に局所的に残ることがない。
【００３３】しかも、メモリセル領域における第１の埋
め込み拡散層と非メモリセル領域におけるバイポーラト
ランジスタのコレクタ領域の一部になる第２の埋め込み
拡散層とを同時に形成しているので、メモリセル領域に
第１の埋め込み拡散層を形成することによる製造工程の
増加がない。
め込み拡散層と非メモリセル領域におけるバイポーラト
ランジスタのコレクタ領域の一部になる第２の埋め込み
拡散層とを同時に形成しているので、メモリセル領域に
第１の埋め込み拡散層を形成することによる製造工程の
増加がない。
【００３４】また、第１及び第２の電界効果トランジス
タの両方のチャネル領域にＰ型の不純物を同時に導入す
ると共に第１の電界効果トランジスタのチャネル領域に
のみＰ型の不純物を導入することによって、第１の電界
効果トランジスタの閾値電圧を第２の電界効果トランジ
スタの閾値電圧よりも高くすれば、第１及び第２の電界
効果トランジスタのチャネル領域にＰ型の不純物を別個
に導入する場合に比べてマスク数が少なくてよい。
タの両方のチャネル領域にＰ型の不純物を同時に導入す
ると共に第１の電界効果トランジスタのチャネル領域に
のみＰ型の不純物を導入することによって、第１の電界
効果トランジスタの閾値電圧を第２の電界効果トランジ
スタの閾値電圧よりも高くすれば、第１及び第２の電界
効果トランジスタのチャネル領域にＰ型の不純物を別個
に導入する場合に比べてマスク数が少なくてよい。
【００３５】本願の発明による第２の半導体装置の製造
方法では、バイポーラトランジスタの少なくともベース
領域及びエミッタ領域を高速熱処理で形成しているの
で、バイポーラトランジスタのベース幅を正確に制御す
ることができる。しかも、高速熱処理を行った後に負荷
素子を形成しているので、負荷素子中の不純物の拡散を
防止することもできる。
方法では、バイポーラトランジスタの少なくともベース
領域及びエミッタ領域を高速熱処理で形成しているの
で、バイポーラトランジスタのベース幅を正確に制御す
ることができる。しかも、高速熱処理を行った後に負荷
素子を形成しているので、負荷素子中の不純物の拡散を
防止することもできる。
【００３６】また、フリップフロップの記憶ノード拡散
層と負荷素子との接続部分にリンを導入すれば、リンは
ヒ素等に比べて拡散係数が大きいので、高速熱処理の後
に負荷素子を形成していても、負荷素子を形成した後の
熱処理によってリンを十分に拡散させることができる。
このため、記憶ノード拡散層における不純物濃度の変化
を緩やかにして、この記憶ノード拡散層における接合リ
ークを低減させることができる。
層と負荷素子との接続部分にリンを導入すれば、リンは
ヒ素等に比べて拡散係数が大きいので、高速熱処理の後
に負荷素子を形成していても、負荷素子を形成した後の
熱処理によってリンを十分に拡散させることができる。
このため、記憶ノード拡散層における不純物濃度の変化
を緩やかにして、この記憶ノード拡散層における接合リ
ークを低減させることができる。
【００３７】また、バイポーラトランジスタの少なくと
もベース領域及びエミッタ領域を形成するための高速熱
処理の温度を１０００〜１１５０℃にすれば、バイポー
ラトランジスタのベース幅を更に正確に制御することが
でき、且つ、電界効果トランジスタのゲート絶縁膜の劣
化及びゲート絶縁膜へのホットキャリアの注入を防止す
ることができる。
もベース領域及びエミッタ領域を形成するための高速熱
処理の温度を１０００〜１１５０℃にすれば、バイポー
ラトランジスタのベース幅を更に正確に制御することが
でき、且つ、電界効果トランジスタのゲート絶縁膜の劣
化及びゲート絶縁膜へのホットキャリアの注入を防止す
ることができる。
【００３８】
【発明の実施の形態】以下、高抵抗負荷型ＳＲＡＭ及び
その製造方法に適用した本願の発明の一実施形態を、図
１〜１７を参照しながら説明する。なお、本実施形態の
高抵抗負荷型ＳＲＡＭでも、メモリセルの等価回路は既
に図１８に示した通りである。本実施形態の高抵抗負荷
型ＳＲＡＭを製造するためには、図４に示す様に、Ｐ型
のＳｉ基板３１の表面に厚さ４００ｎｍのＳｉＯ2 層
（図示せず）を熱酸化で形成する。
その製造方法に適用した本願の発明の一実施形態を、図
１〜１７を参照しながら説明する。なお、本実施形態の
高抵抗負荷型ＳＲＡＭでも、メモリセルの等価回路は既
に図１８に示した通りである。本実施形態の高抵抗負荷
型ＳＲＡＭを製造するためには、図４に示す様に、Ｐ型
のＳｉ基板３１の表面に厚さ４００ｎｍのＳｉＯ2 層
（図示せず）を熱酸化で形成する。
【００３９】その後、メモリセル領域３２の全体と、メ
モリセル領域３２に隣接している周辺回路領域３３ａの
うちでメモリセル領域３２に接している部分と、バイポ
ーラトランジスタを形成するための周辺回路領域３３ｂ
のうちで埋め込みコレクタ領域を形成すべき部分とにお
いて、ＳｉＯ2 層を選択的にエッチングして開口部を形
成する。このとき、ＭＯＳトランジスタを形成するため
の周辺回路領域３３ｃには開口部を形成しない。
モリセル領域３２に隣接している周辺回路領域３３ａの
うちでメモリセル領域３２に接している部分と、バイポ
ーラトランジスタを形成するための周辺回路領域３３ｂ
のうちで埋め込みコレクタ領域を形成すべき部分とにお
いて、ＳｉＯ2 層を選択的にエッチングして開口部を形
成する。このとき、ＭＯＳトランジスタを形成するため
の周辺回路領域３３ｃには開口部を形成しない。
【００４０】そして、ＳｉＯ2 層をマスクにしてＳｉ基
板３１中にＳｂを拡散させて、メモリセル領域３２及び
周辺回路領域３３ａ、３３ｂにおけるＳｉ基板３１の表
面部にＮ型の拡散層３４ａ、３４ｂを選択的に形成す
る。なお、拡散層３４ａ、３４ｂはイオン注入によって
形成してもよい。その後、ＳｉＯ2 層にＳｂが添加され
て形成されたアンチモンガラス層を、緩衝弗酸によるエ
ッチング等で除去する。
板３１中にＳｂを拡散させて、メモリセル領域３２及び
周辺回路領域３３ａ、３３ｂにおけるＳｉ基板３１の表
面部にＮ型の拡散層３４ａ、３４ｂを選択的に形成す
る。なお、拡散層３４ａ、３４ｂはイオン注入によって
形成してもよい。その後、ＳｉＯ2 層にＳｂが添加され
て形成されたアンチモンガラス層を、緩衝弗酸によるエ
ッチング等で除去する。
【００４１】次に、図５に示す様に、Ｐを添加したＳｉ
Ｈ2 Ｃｌ2 を成長ガスとして用いて、厚さ０．５〜１．
０μｍのＮ型の単結晶Ｓｉ層３５をＳｉ基板３１上にエ
ピタキシャル成長させて、Ｓｉ基板３１と単結晶Ｓｉ層
３５とでＳｉ基体３６を形成すると共に拡散層３４ａ、
３４ｂを埋め込み拡散層３７ａ、３７ｂにする。
Ｈ2 Ｃｌ2 を成長ガスとして用いて、厚さ０．５〜１．
０μｍのＮ型の単結晶Ｓｉ層３５をＳｉ基板３１上にエ
ピタキシャル成長させて、Ｓｉ基板３１と単結晶Ｓｉ層
３５とでＳｉ基体３６を形成すると共に拡散層３４ａ、
３４ｂを埋め込み拡散層３７ａ、３７ｂにする。
【００４２】次に、図６に示す様に、厚さ４００ｎｍの
ＳｉＯ2 層４１をＳｉ基体３６の表面にＬＯＣＯＳ法で
選択的に形成して素子分離領域を区画する。その後、単
結晶Ｓｉ層３５中にＢを選択的にイオン注入して、ＭＯ
Ｓトランジスタを形成すべき領域にＰ型のウェル領域４
２を形成すると共に、バイポーラトランジスタを形成す
べき領域にバイポーラトランジスタ同士をＰＮ接合分離
するためのＰ型のアイソレーション領域（図示せず）を
形成する。
ＳｉＯ2 層４１をＳｉ基体３６の表面にＬＯＣＯＳ法で
選択的に形成して素子分離領域を区画する。その後、単
結晶Ｓｉ層３５中にＢを選択的にイオン注入して、ＭＯ
Ｓトランジスタを形成すべき領域にＰ型のウェル領域４
２を形成すると共に、バイポーラトランジスタを形成す
べき領域にバイポーラトランジスタ同士をＰＮ接合分離
するためのＰ型のアイソレーション領域（図示せず）を
形成する。
【００４３】そして、ウェル領域４２及びアイソレーシ
ョン領域を形成するためのイオン注入時に用いたマスク
（図示せず）をそのまま用いて、ＭＯＳトランジスタを
形成すべき領域つまりメモリセル領域３２及び周辺回路
領域３３ａ、３３ｃに、２×１０12ｃｍ-2のドーズ量で
Ｂをイオン注入する。
ョン領域を形成するためのイオン注入時に用いたマスク
（図示せず）をそのまま用いて、ＭＯＳトランジスタを
形成すべき領域つまりメモリセル領域３２及び周辺回路
領域３３ａ、３３ｃに、２×１０12ｃｍ-2のドーズ量で
Ｂをイオン注入する。
【００４４】そして、今度は、周辺回路領域３３ａ〜３
３ｃを覆うマスク（図示せず）を用いて、メモリセル領
域３２にのみ１×１０12ｃｍ-2のドーズ量で再びＢをイ
オン注入する。この結果、メモリセル領域３２に形成さ
れるＭＯＳトランジスタの閾値電圧が０．６Ｖに調整さ
れ、周辺回路領域３３ａ、３３ｃに形成されるＭＯＳト
ランジスタの閾値電圧が０．４５Ｖに調整される。
３ｃを覆うマスク（図示せず）を用いて、メモリセル領
域３２にのみ１×１０12ｃｍ-2のドーズ量で再びＢをイ
オン注入する。この結果、メモリセル領域３２に形成さ
れるＭＯＳトランジスタの閾値電圧が０．６Ｖに調整さ
れ、周辺回路領域３３ａ、３３ｃに形成されるＭＯＳト
ランジスタの閾値電圧が０．４５Ｖに調整される。
【００４５】その後、単結晶Ｓｉ層３５中にＰを選択的
にイオン注入して、埋め込み拡散層３７ａに接続すると
共にＳｉ基体３６の表面に露出するプラグ領域４３ａ
（図３）と、埋め込み拡散層３７ｂに接続すると共にＳ
ｉ基体３６の表面に露出するプラグ領域４３ｂとを形成
する。
にイオン注入して、埋め込み拡散層３７ａに接続すると
共にＳｉ基体３６の表面に露出するプラグ領域４３ａ
（図３）と、埋め込み拡散層３７ｂに接続すると共にＳ
ｉ基体３６の表面に露出するプラグ領域４３ｂとを形成
する。
【００４６】なお、図６に示した以上の工程では、ウェ
ル領域４２及びアイソレーション領域を形成し且つメモ
リセル領域３２及び周辺回路領域３３ａ、３３ｃに形成
されるＭＯＳトランジスタの閾値電圧を調整した後にプ
ラグ領域４３ａ、４３ｂを形成しているが、これらの順
序は逆でもよい。
ル領域４２及びアイソレーション領域を形成し且つメモ
リセル領域３２及び周辺回路領域３３ａ、３３ｃに形成
されるＭＯＳトランジスタの閾値電圧を調整した後にプ
ラグ領域４３ａ、４３ｂを形成しているが、これらの順
序は逆でもよい。
【００４７】次に、図７に示す様に、ＳｉＯ2 層４１に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 層４４を形成する。そして、厚さが共に７０
〜１５０ｎｍである多結晶Ｓｉ層とシリサイド層とをＣ
ＶＤ法やスパッタ法で順次に堆積させてポリサイド層４
５を形成し、このポリサイド層４５をＭＯＳトランジス
タのゲート電極のパターンに加工する。
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 層４４を形成する。そして、厚さが共に７０
〜１５０ｎｍである多結晶Ｓｉ層とシリサイド層とをＣ
ＶＤ法やスパッタ法で順次に堆積させてポリサイド層４
５を形成し、このポリサイド層４５をＭＯＳトランジス
タのゲート電極のパターンに加工する。
【００４８】次に、図８に示す様に、ポリサイド層４５
及びＳｉＯ2 層４１をマスクにしてメモリセル領域３２
及び周辺回路領域３３ａ、３３ｃにＡｓをイオン注入し
て、Ｎ型の低濃度の拡散層４６を形成する。そして、Ｓ
ｉＯ2 層４７を堆積させ、ＳｉＯ2 層４７の全面をエッ
チバックして、このＳｉＯ2 層４７から成る側壁スペー
サをポリサイド層４５の側面に形成する。
及びＳｉＯ2 層４１をマスクにしてメモリセル領域３２
及び周辺回路領域３３ａ、３３ｃにＡｓをイオン注入し
て、Ｎ型の低濃度の拡散層４６を形成する。そして、Ｓ
ｉＯ2 層４７を堆積させ、ＳｉＯ2 層４７の全面をエッ
チバックして、このＳｉＯ2 層４７から成る側壁スペー
サをポリサイド層４５の側面に形成する。
【００４９】その後、薄いＳｉＯ2 層５１を堆積させ、
ポリサイド層４５及びＳｉＯ2 層４１、４７をマスクに
してメモリセル領域３２及び周辺回路領域３３ａ、３３
ｃにＡｓをイオン注入して、Ｎ型の高濃度の拡散層５２
を形成する。この結果、メモリセル領域３２及び周辺回
路領域３３ａ、３３ｃに、拡散層４６、５２をソース／
ドレイン領域とするＬＤＤ構造のＮ型のＭＯＳトランジ
スタ５３ａ〜５３ｃが夫々形成される。
ポリサイド層４５及びＳｉＯ2 層４１、４７をマスクに
してメモリセル領域３２及び周辺回路領域３３ａ、３３
ｃにＡｓをイオン注入して、Ｎ型の高濃度の拡散層５２
を形成する。この結果、メモリセル領域３２及び周辺回
路領域３３ａ、３３ｃに、拡散層４６、５２をソース／
ドレイン領域とするＬＤＤ構造のＮ型のＭＯＳトランジ
スタ５３ａ〜５３ｃが夫々形成される。
【００５０】その後、ＳｉＯ2 層５４を堆積させて、Ｓ
ｉＯ2 層５１、５４で層間絶縁膜を形成する。なお、拡
散層５２を形成するためのイオン注入は薄いＳｉＯ2 層
５１を介して行っているので、チャネリングを防止する
ことができて、浅い拡散層５２を形成することができ
る。
ｉＯ2 層５１、５４で層間絶縁膜を形成する。なお、拡
散層５２を形成するためのイオン注入は薄いＳｉＯ2 層
５１を介して行っているので、チャネリングを防止する
ことができて、浅い拡散層５２を形成することができ
る。
【００５１】次に、図９に示す様に、周辺回路領域３３
ｂのうちでベース領域を形成すべき部分のＳｉ基体３６
を露出させる開口部５５をＳｉＯ2 層５１、５４に形成
し、これらのＳｉＯ2 層５１、５４をマスクにしたイオ
ン注入で、Ｎ型のＳＩＣ（Selectively Implanted Coll
ector ）領域５６を埋め込み拡散層３７ａ上に形成す
る。このＳＩＣ領域５６によって、コレクタ抵抗の低減
とベース幅の制御とを行うことができる。
ｂのうちでベース領域を形成すべき部分のＳｉ基体３６
を露出させる開口部５５をＳｉＯ2 層５１、５４に形成
し、これらのＳｉＯ2 層５１、５４をマスクにしたイオ
ン注入で、Ｎ型のＳＩＣ（Selectively Implanted Coll
ector ）領域５６を埋め込み拡散層３７ａ上に形成す
る。このＳＩＣ領域５６によって、コレクタ抵抗の低減
とベース幅の制御とを行うことができる。
【００５２】その後、厚さ１００〜２００ｎｍの多結晶
Ｓｉ層５７をＣＶＤ法で堆積させ、この多結晶Ｓｉ層５
７にＢをイオン注入した後、ＴＥＯＳを原料にした減圧
ＣＶＤ法で厚さ１００〜２００ｎｍのＳｉＯ2 層５８を
堆積させる。なお、厚さ５０〜１００ｎｍの多結晶Ｓｉ
層と厚さ４０〜１００ｎｍのシリサイド層とをＣＶＤ法
やスパッタ法等で順次に堆積させて形成したポリサイド
層を、多結晶Ｓｉ層５７の代わりに用いてもよい。
Ｓｉ層５７をＣＶＤ法で堆積させ、この多結晶Ｓｉ層５
７にＢをイオン注入した後、ＴＥＯＳを原料にした減圧
ＣＶＤ法で厚さ１００〜２００ｎｍのＳｉＯ2 層５８を
堆積させる。なお、厚さ５０〜１００ｎｍの多結晶Ｓｉ
層と厚さ４０〜１００ｎｍのシリサイド層とをＣＶＤ法
やスパッタ法等で順次に堆積させて形成したポリサイド
層を、多結晶Ｓｉ層５７の代わりに用いてもよい。
【００５３】その後、周辺回路領域３３ｂのうちで内部
ベース領域を形成すべき部分のＳｉ基体３６を露出させ
る開口部６１をＳｉＯ2 層５８及び多結晶Ｓｉ層５７に
形成し、ＳｉＯ2 層５８等をマスクにして開口部６１の
浅い領域にＢをイオン注入して、内部ベース領域６２を
形成する。
ベース領域を形成すべき部分のＳｉ基体３６を露出させ
る開口部６１をＳｉＯ2 層５８及び多結晶Ｓｉ層５７に
形成し、ＳｉＯ2 層５８等をマスクにして開口部６１の
浅い領域にＢをイオン注入して、内部ベース領域６２を
形成する。
【００５４】その後、ＴＥＯＳを原料にした減圧ＣＶＤ
法やＳｉＨ4 等を原料にした常圧ＣＶＤ法で厚さ１００
〜５００ｎｍのＳｉＯ2 層６３を堆積させ、ＳｉＯ2 層
６３の全面をエッチバックして、このＳｉＯ2 層６３か
ら成る側壁スペーサを開口部６１の内側面に形成する。
法やＳｉＨ4 等を原料にした常圧ＣＶＤ法で厚さ１００
〜５００ｎｍのＳｉＯ2 層６３を堆積させ、ＳｉＯ2 層
６３の全面をエッチバックして、このＳｉＯ2 層６３か
ら成る側壁スペーサを開口部６１の内側面に形成する。
【００５５】次に、図１０に示す様に、多結晶Ｓｉ層５
７をストッパにしたエッチングでＳｉＯ2 層５８をベー
ス電極のパターンに加工し、更に、ＳｉＯ2 層５８をマ
スクにしたエッチングで多結晶Ｓｉ層５７を除去して、
この多結晶Ｓｉ層５７でベース電極６４を形成する。そ
して、ＮＭＯＳトランジスタ１６、１７の一方のソース
／ドレイン領域になっている拡散層５２に達するコンタ
クト孔６５を、メモリセル領域３２のＳｉＯ2 層５４、
５１等に形成する。
７をストッパにしたエッチングでＳｉＯ2 層５８をベー
ス電極のパターンに加工し、更に、ＳｉＯ2 層５８をマ
スクにしたエッチングで多結晶Ｓｉ層５７を除去して、
この多結晶Ｓｉ層５７でベース電極６４を形成する。そ
して、ＮＭＯＳトランジスタ１６、１７の一方のソース
／ドレイン領域になっている拡散層５２に達するコンタ
クト孔６５を、メモリセル領域３２のＳｉＯ2 層５４、
５１等に形成する。
【００５６】その後、厚さ５０〜１００ｎｍの多結晶Ｓ
ｉ層を堆積させてこの多結晶Ｓｉ層にＡｓをイオン注入
し、更に、厚さ５０〜１００ｎｍのＷＳｉ層を堆積させ
て、これらの多結晶Ｓｉ層とＷＳｉ層とでポリサイド層
６６を形成する。そして、このポリサイド層６６をパタ
ーニングして、メモリセル領域３２には接地線２１とビ
ット線２４、２５用の取り出し電極６７とを形成し、周
辺回路領域３３ｂにはエミッタ電極６８を形成する。
ｉ層を堆積させてこの多結晶Ｓｉ層にＡｓをイオン注入
し、更に、厚さ５０〜１００ｎｍのＷＳｉ層を堆積させ
て、これらの多結晶Ｓｉ層とＷＳｉ層とでポリサイド層
６６を形成する。そして、このポリサイド層６６をパタ
ーニングして、メモリセル領域３２には接地線２１とビ
ット線２４、２５用の取り出し電極６７とを形成し、周
辺回路領域３３ｂにはエミッタ電極６８を形成する。
【００５７】次に、図１１に示す様に、ＳｉＯ2 層７１
等を堆積させて層間絶縁膜を形成した後、１０５０〜１
１５０℃、５〜１５秒のハロゲンランプアニールを行っ
て、内部ベース領域６２中のＢを活性化させ、エミッタ
電極６８としてのポリサイド層６６から単結晶Ｓｉ層３
５にＡｓを拡散させ且つ活性化させてエミッタ領域７５
を形成し、更に、ベース電極６４としての多結晶Ｓｉ層
５７から単結晶Ｓｉ層３５にＢを拡散させ且つ活性化さ
せて外部ベース領域７６を形成する。
等を堆積させて層間絶縁膜を形成した後、１０５０〜１
１５０℃、５〜１５秒のハロゲンランプアニールを行っ
て、内部ベース領域６２中のＢを活性化させ、エミッタ
電極６８としてのポリサイド層６６から単結晶Ｓｉ層３
５にＡｓを拡散させ且つ活性化させてエミッタ領域７５
を形成し、更に、ベース電極６４としての多結晶Ｓｉ層
５７から単結晶Ｓｉ層３５にＢを拡散させ且つ活性化さ
せて外部ベース領域７６を形成する。
【００５８】この結果、ＮＰＮ型のバイポーラトランジ
スタ７７が周辺回路領域３３ｂに形成される。その後、
ＮＭＯＳトランジスタ１２、１３のゲート電極であるポ
リサイド層４５と、ＮＭＯＳトランジスタ１２、１３の
ドレイン領域及びＮＭＯＳトランジスタ１６、１７の他
方のソース／ドレイン領域として共用されており記憶ノ
ード拡散層になっている拡散層４６、５２とに達するコ
ンタクト孔７２を、メモリセル領域３２のＳｉＯ2 層７
１、５４、５１等に形成する。
スタ７７が周辺回路領域３３ｂに形成される。その後、
ＮＭＯＳトランジスタ１２、１３のゲート電極であるポ
リサイド層４５と、ＮＭＯＳトランジスタ１２、１３の
ドレイン領域及びＮＭＯＳトランジスタ１６、１７の他
方のソース／ドレイン領域として共用されており記憶ノ
ード拡散層になっている拡散層４６、５２とに達するコ
ンタクト孔７２を、メモリセル領域３２のＳｉＯ2 層７
１、５４、５１等に形成する。
【００５９】その後、多結晶Ｓｉ層７３を堆積させ、抵
抗素子１４、１５及び電源線２２のパターンに多結晶Ｓ
ｉ層７３を加工する。そして、この多結晶Ｓｉ層７３の
うちでコンタクト孔７２の近傍部分及び電源線２２とし
ての部分にＰをイオン注入して、これらの部分を低抵抗
化する。次に、図１２に示す様に、ＢＰＳＧ層７４等を
堆積させて層間絶縁膜を形成した後、リフロー等によっ
てＢＰＳＧ層７４等の表面を平坦化する。
抗素子１４、１５及び電源線２２のパターンに多結晶Ｓ
ｉ層７３を加工する。そして、この多結晶Ｓｉ層７３の
うちでコンタクト孔７２の近傍部分及び電源線２２とし
ての部分にＰをイオン注入して、これらの部分を低抵抗
化する。次に、図１２に示す様に、ＢＰＳＧ層７４等を
堆積させて層間絶縁膜を形成した後、リフロー等によっ
てＢＰＳＧ層７４等の表面を平坦化する。
【００６０】なお、このリフロー等のための熱処理で
も、多結晶Ｓｉ層７３のうちでコンタクト孔７２の近傍
部分に既にイオン注入してあるＰが単結晶Ｓｉ層３５中
に十分に拡散して、Ａｓのみで形成されている拡散層４
６、５２に比べて、コンタクト孔７２に臨んでいて記憶
ノード拡散層になっている拡散層４６、５２の不純物濃
度の変化が緩やかになる。
も、多結晶Ｓｉ層７３のうちでコンタクト孔７２の近傍
部分に既にイオン注入してあるＰが単結晶Ｓｉ層３５中
に十分に拡散して、Ａｓのみで形成されている拡散層４
６、５２に比べて、コンタクト孔７２に臨んでいて記憶
ノード拡散層になっている拡散層４６、５２の不純物濃
度の変化が緩やかになる。
【００６１】次に、図１〜３に示す様に、コンタクト孔
７８を選択的に形成し、バリアメタル層８１及びタング
ステンプラグ８２でコンタクト孔７８を埋める。そし
て、バリアメタル層８３、Ｃｕを含有するＡｌ層８４及
び反射防止層８５を順次に堆積させ、これらをビット線
２４、２５やその他の配線のパターンに加工する。
７８を選択的に形成し、バリアメタル層８１及びタング
ステンプラグ８２でコンタクト孔７８を埋める。そし
て、バリアメタル層８３、Ｃｕを含有するＡｌ層８４及
び反射防止層８５を順次に堆積させ、これらをビット線
２４、２５やその他の配線のパターンに加工する。
【００６２】その後、層間絶縁膜（図示せず）と第２層
目のＡｌ層（図示せず）とを形成し、更に、表面保護膜
としてのＳｉＮ膜８６をプラズマＣＶＤ法で堆積させ
て、本実施形態の高抵抗負荷型ＳＲＡＭを完成させる。
なお、図３はメモリセル領域３２のうちでプラグ領域４
３ａが形成されている部分を示しており、メモリセル領
域３２のその他の部分は図１の構造を有している。
目のＡｌ層（図示せず）とを形成し、更に、表面保護膜
としてのＳｉＮ膜８６をプラズマＣＶＤ法で堆積させ
て、本実施形態の高抵抗負荷型ＳＲＡＭを完成させる。
なお、図３はメモリセル領域３２のうちでプラグ領域４
３ａが形成されている部分を示しており、メモリセル領
域３２のその他の部分は図１の構造を有している。
【００６３】本実施形態の高抵抗負荷型ＳＲＡＭでは、
動作時に、プラグ領域４３ａを介して埋め込み拡散層３
７ａに例えば３．３Ｖの電源電圧が印加される。このた
め、Ｓｉ基体３６中に入射したα線による衝突電離によ
って発生した電子にとって埋め込み拡散層３７ａがポテ
ンシャル溝になり、衝突電離によって発生した電子はメ
モリセル領域３２の拡散層４６、５２に捕集されにく
い。
動作時に、プラグ領域４３ａを介して埋め込み拡散層３
７ａに例えば３．３Ｖの電源電圧が印加される。このた
め、Ｓｉ基体３６中に入射したα線による衝突電離によ
って発生した電子にとって埋め込み拡散層３７ａがポテ
ンシャル溝になり、衝突電離によって発生した電子はメ
モリセル領域３２の拡散層４６、５２に捕集されにく
い。
【００６４】図１３は、埋め込み拡散層３７ａに印加さ
れている電圧とソフトエラー発生率との関係を示してい
る。この図１３から、埋め込み拡散層３７ａ自体が設け
られていない場合や、埋め込み拡散層３７ａが設けられ
ていても浮遊状態になっていたり接地されたりしている
場合に比べて、１Ｖ程度以上の電圧が埋め込み拡散層３
７ａに印加されている場合は、ソフトエラー発生率の低
いことが分かる。
れている電圧とソフトエラー発生率との関係を示してい
る。この図１３から、埋め込み拡散層３７ａ自体が設け
られていない場合や、埋め込み拡散層３７ａが設けられ
ていても浮遊状態になっていたり接地されたりしている
場合に比べて、１Ｖ程度以上の電圧が埋め込み拡散層３
７ａに印加されている場合は、ソフトエラー発生率の低
いことが分かる。
【００６５】一方、図１に示した様に、埋め込み拡散層
３７ａはメモリセル領域３２から周辺回路領域３３ａへ
ｔだけ突出している。図１４は、この突出量ｔとメモリ
セル領域３２の周辺部におけるソフトエラー発生率との
関係を示している。
３７ａはメモリセル領域３２から周辺回路領域３３ａへ
ｔだけ突出している。図１４は、この突出量ｔとメモリ
セル領域３２の周辺部におけるソフトエラー発生率との
関係を示している。
【００６６】この図１４から、突出量ｔが０．５μｍ以
上になるとメモリセル領域３２の周辺部におけるソフト
エラー発生率が低下することが分かる。しかし、突出量
ｔが２μｍでソフトエラー発生率の低下が飽和するの
で、メモリセル領域３２に必要な面積の増大を抑制して
集積度の低下を抑制するために、突出量ｔは２μｍ以下
であることが好ましい。
上になるとメモリセル領域３２の周辺部におけるソフト
エラー発生率が低下することが分かる。しかし、突出量
ｔが２μｍでソフトエラー発生率の低下が飽和するの
で、メモリセル領域３２に必要な面積の増大を抑制して
集積度の低下を抑制するために、突出量ｔは２μｍ以下
であることが好ましい。
【００６７】なお、パターンの粗密に依存してパターン
が不均一に加工されることを緩和するために、記憶動作
を行う実質的なメモリセル領域の外周部に、記憶動作を
行わないダミーメモリセル領域と称される領域が設けら
れる場合があるが、その場合に０．５〜２μｍだけ突出
させるメモリセル領域３２とは、ダミーメモリセル領域
を含まない実質的なメモリセル領域を指す。
が不均一に加工されることを緩和するために、記憶動作
を行う実質的なメモリセル領域の外周部に、記憶動作を
行わないダミーメモリセル領域と称される領域が設けら
れる場合があるが、その場合に０．５〜２μｍだけ突出
させるメモリセル領域３２とは、ダミーメモリセル領域
を含まない実質的なメモリセル領域を指す。
【００６８】ところで、本実施形態では、上述の様にＮ
型の埋め込み拡散層３７ａを電子のポテンシャル溝にし
てソフトエラー耐性を高めているが、この埋め込み拡散
層３７ａを形成するために、図４、５に示した様に、Ｓ
ｉ基板３１の表面部に拡散層３４ａを形成した後、単結
晶Ｓｉ層３５をＳｉ基板３１上にエピタキシャル成長さ
せている。
型の埋め込み拡散層３７ａを電子のポテンシャル溝にし
てソフトエラー耐性を高めているが、この埋め込み拡散
層３７ａを形成するために、図４、５に示した様に、Ｓ
ｉ基板３１の表面部に拡散層３４ａを形成した後、単結
晶Ｓｉ層３５をＳｉ基板３１上にエピタキシャル成長さ
せている。
【００６９】このため、メモリセル領域３２に単に埋め
込み拡散層３７ａを形成するだけでは、エピタキシャル
成長時の高温の熱処理によって拡散層３７ａ中のＳｂが
上方拡散して、図１５に示す様に、メモリセル領域３２
におけるＭＯＳトランジスタ５３ａのサブスレッショル
ド電流が増大する。
込み拡散層３７ａを形成するだけでは、エピタキシャル
成長時の高温の熱処理によって拡散層３７ａ中のＳｂが
上方拡散して、図１５に示す様に、メモリセル領域３２
におけるＭＯＳトランジスタ５３ａのサブスレッショル
ド電流が増大する。
【００７０】ＳＲＡＭ等の半導体記憶装置では、メモリ
セルを構成しているＭＯＳトランジスタのサブスレッシ
ョルド電流が増大すると、安定的な記憶動作を保証する
ために、メモリセルを構成しているインバータの負荷素
子である抵抗素子や薄膜トランジスタ等が供給可能な電
流も増大させる必要があり、その結果、スタンバイ電流
が増大して消費電力が増大する。
セルを構成しているＭＯＳトランジスタのサブスレッシ
ョルド電流が増大すると、安定的な記憶動作を保証する
ために、メモリセルを構成しているインバータの負荷素
子である抵抗素子や薄膜トランジスタ等が供給可能な電
流も増大させる必要があり、その結果、スタンバイ電流
が増大して消費電力が増大する。
【００７１】しかし、本実施形態では、既述の様に、図
６の工程で、メモリセル領域３２のＭＯＳトランジスタ
５３ａの閾値電圧を０．６Ｖに調整し、周辺回路領域３
３ａ、３３ｃのＭＯＳトランジスタ５３ｂ、５３ｃの閾
値電圧を０．４５Ｖに調整することによって、ＭＯＳト
ランジスタ５３ａのスタンバイ電流の増大による消費電
力の増大を抑制しつつ、ＭＯＳトランジスタ５３ｂ、５
３ｃによって高速動作を達成している。
６の工程で、メモリセル領域３２のＭＯＳトランジスタ
５３ａの閾値電圧を０．６Ｖに調整し、周辺回路領域３
３ａ、３３ｃのＭＯＳトランジスタ５３ｂ、５３ｃの閾
値電圧を０．４５Ｖに調整することによって、ＭＯＳト
ランジスタ５３ａのスタンバイ電流の増大による消費電
力の増大を抑制しつつ、ＭＯＳトランジスタ５３ｂ、５
３ｃによって高速動作を達成している。
【００７２】図１６は、Ｓｉ基板３１上のエピタキシャ
ル層である単結晶Ｓｉ層３５の厚さとソフトエラー発生
率及びバイポーラトランジスタ７７のベース開放エミッ
タ接地コレクタ最大電圧ＢＶCEO との関係を示してい
る。この図１６から明らかな様に、単結晶Ｓｉ層３５が
薄いほどソフトエラー発生率が低く、逆に、単結晶Ｓｉ
層３５が厚いほどＢＶCEO が大きい。このＢＶCEO とし
ては、好ましくは６Ｖ以上、少なくとも３．３Ｖが必要
である。
ル層である単結晶Ｓｉ層３５の厚さとソフトエラー発生
率及びバイポーラトランジスタ７７のベース開放エミッ
タ接地コレクタ最大電圧ＢＶCEO との関係を示してい
る。この図１６から明らかな様に、単結晶Ｓｉ層３５が
薄いほどソフトエラー発生率が低く、逆に、単結晶Ｓｉ
層３５が厚いほどＢＶCEO が大きい。このＢＶCEO とし
ては、好ましくは６Ｖ以上、少なくとも３．３Ｖが必要
である。
【００７３】従って、図１６から、本実施形態の様に単
結晶Ｓｉ層３５の厚さが０．５〜１μｍであれば、ソフ
トエラー発生率が低く且つＢＶCEO が上述の要件を満た
していることが分かる。また、この図１６には示されて
いないが、バイポーラトランジスタ７７のコレクタ電流
ＩC 、特に、エミッタ接地順方向電流増幅率ｈfe＝５０
の場合のコレクタ電流ＩC である所謂Knee電流も、ＢＶ
CEO が上述の要件を満たす範囲で最大になる。
結晶Ｓｉ層３５の厚さが０．５〜１μｍであれば、ソフ
トエラー発生率が低く且つＢＶCEO が上述の要件を満た
していることが分かる。また、この図１６には示されて
いないが、バイポーラトランジスタ７７のコレクタ電流
ＩC 、特に、エミッタ接地順方向電流増幅率ｈfe＝５０
の場合のコレクタ電流ＩC である所謂Knee電流も、ＢＶ
CEO が上述の要件を満たす範囲で最大になる。
【００７４】図１７は、内部ベース領域６２中のＢを活
性化させると共にエミッタ領域７５及び外部ベース領域
７６を形成するために図１１の工程で行ったハロゲンラ
ンプアニールの温度と、ＭＯＳトランジスタ５３ａ〜５
３ｃにおけるゲート耐圧の初期不良率及びバイポーラト
ランジスタ７７の遮断周波数との関係を示している。
性化させると共にエミッタ領域７５及び外部ベース領域
７６を形成するために図１１の工程で行ったハロゲンラ
ンプアニールの温度と、ＭＯＳトランジスタ５３ａ〜５
３ｃにおけるゲート耐圧の初期不良率及びバイポーラト
ランジスタ７７の遮断周波数との関係を示している。
【００７５】この図１７から明らかな様に、ハロゲンラ
ンプアニールの温度が１０００〜１１５０℃であれば、
バイポーラトランジスタ７７のベース幅を正確に制御す
ることができて遮断周波数等の高周波特性が優れてお
り、ＭＯＳトランジスタ５３ａ〜５３ｃのゲート酸化膜
としてのＳｉＯ2 層４４の劣化を防止することができて
ゲート耐圧の初期不良率が低い。
ンプアニールの温度が１０００〜１１５０℃であれば、
バイポーラトランジスタ７７のベース幅を正確に制御す
ることができて遮断周波数等の高周波特性が優れてお
り、ＭＯＳトランジスタ５３ａ〜５３ｃのゲート酸化膜
としてのＳｉＯ2 層４４の劣化を防止することができて
ゲート耐圧の初期不良率が低い。
【００７６】ところで、従来の高抵抗負荷型ＳＲＡＭで
は、抵抗素子１４、１５としての多結晶Ｓｉ層７３のう
ちでコンタクト孔７２の近傍部分にも拡散層４６、５２
と同様に拡散係数の小さいＡｓがイオン注入されていた
ので、記憶ノード拡散層になっている拡散層４６、５２
の不純物濃度の変化が急峻であった。
は、抵抗素子１４、１５としての多結晶Ｓｉ層７３のう
ちでコンタクト孔７２の近傍部分にも拡散層４６、５２
と同様に拡散係数の小さいＡｓがイオン注入されていた
ので、記憶ノード拡散層になっている拡散層４６、５２
の不純物濃度の変化が急峻であった。
【００７７】しかし、本実施形態では、抵抗素子１４、
１５としての多結晶Ｓｉ層７３のうちでコンタクト孔７
２の近傍部分に拡散係数の大きいＰをイオン注入してい
るので、既述の様に拡散層４６、５２の不純物濃度の変
化が緩やかであり、拡散層４６、５２における接合リー
クが少ない。このため、記憶ノード拡散層になっている
この拡散層４６、５２に蓄積されている電荷量が変動し
にくく、この拡散層４６、５２の電位も反転しにくく
て、メモリセルの記憶保持特性が優れている。
１５としての多結晶Ｓｉ層７３のうちでコンタクト孔７
２の近傍部分に拡散係数の大きいＰをイオン注入してい
るので、既述の様に拡散層４６、５２の不純物濃度の変
化が緩やかであり、拡散層４６、５２における接合リー
クが少ない。このため、記憶ノード拡散層になっている
この拡散層４６、５２に蓄積されている電荷量が変動し
にくく、この拡散層４６、５２の電位も反転しにくく
て、メモリセルの記憶保持特性が優れている。
【００７８】そして、この様に、抵抗素子１４、１５と
しての多結晶Ｓｉ層７３のうちでコンタクト孔７２の近
傍部分に拡散係数の大きいＰをイオン注入しているにも
拘らず、内部ベース領域６２中のＢを活性化させると共
にエミッタ領域７５及び外部ベース領域７６を形成する
ためのハロゲンランプアニールを行った後に抵抗素子１
４、１５を形成しているので、多結晶Ｓｉ層７３中のＰ
の拡散を防止することができて、抵抗素子１４、１５の
特性の変動を防止することができる。
しての多結晶Ｓｉ層７３のうちでコンタクト孔７２の近
傍部分に拡散係数の大きいＰをイオン注入しているにも
拘らず、内部ベース領域６２中のＢを活性化させると共
にエミッタ領域７５及び外部ベース領域７６を形成する
ためのハロゲンランプアニールを行った後に抵抗素子１
４、１５を形成しているので、多結晶Ｓｉ層７３中のＰ
の拡散を防止することができて、抵抗素子１４、１５の
特性の変動を防止することができる。
【００７９】つまり、本実施形態の高抵抗負荷型ＳＲＡ
Ｍでは、バイポーラトランジスタ７７の特性と抵抗素子
１４、１５の特性とＭＯＳトランジスタ５３ａ〜５３ｃ
の特性との何れもが優れている。
Ｍでは、バイポーラトランジスタ７７の特性と抵抗素子
１４、１５の特性とＭＯＳトランジスタ５３ａ〜５３ｃ
の特性との何れもが優れている。
【００８０】なお、以上の実施形態は、高抵抗負荷型Ｓ
ＲＡＭ及びその製造方法に本願の発明を適用したもので
あるが、ＴＦＴ負荷型ＳＲＡＭ及びその製造方法にも本
願の発明を適用することができる。この場合は、以上の
実施形態で抵抗素子１４、１５としての多結晶Ｓｉ層７
３のうちでコンタクト孔７２の近傍部分にＰをイオン注
入した代わりに、ＴＦＴ（薄膜トランジスタ）のゲート
電極としての多結晶Ｓｉ層にＰをイオン注入する。
ＲＡＭ及びその製造方法に本願の発明を適用したもので
あるが、ＴＦＴ負荷型ＳＲＡＭ及びその製造方法にも本
願の発明を適用することができる。この場合は、以上の
実施形態で抵抗素子１４、１５としての多結晶Ｓｉ層７
３のうちでコンタクト孔７２の近傍部分にＰをイオン注
入した代わりに、ＴＦＴ（薄膜トランジスタ）のゲート
電極としての多結晶Ｓｉ層にＰをイオン注入する。
【００８１】また、上述の実施形態におけるハロゲンラ
ンプアニールの代わりに、ハロゲンランプアニール以外
の高速熱処理を行うこともできる。更に、高抵抗負荷型
やＴＦＴ負荷型のＳＲＡＭが搭載されると共にこれらの
ＳＲＡＭの周辺回路の他に論理回路等も非メモリセル領
域に設けられているＡＳＩＣ及びその製造方法等にも本
願の発明を適用することができる。
ンプアニールの代わりに、ハロゲンランプアニール以外
の高速熱処理を行うこともできる。更に、高抵抗負荷型
やＴＦＴ負荷型のＳＲＡＭが搭載されると共にこれらの
ＳＲＡＭの周辺回路の他に論理回路等も非メモリセル領
域に設けられているＡＳＩＣ及びその製造方法等にも本
願の発明を適用することができる。
【００８２】
【発明の効果】本願の発明による半導体装置では、α線
が半導体基体中に入射しても、メモリセル領域の第１の
電界効果トランジスタの拡散層における電荷量の変動を
抑制することができるので、メモリセルのソフトエラー
耐性が高い。
が半導体基体中に入射しても、メモリセル領域の第１の
電界効果トランジスタの拡散層における電荷量の変動を
抑制することができるので、メモリセルのソフトエラー
耐性が高い。
【００８３】しかも、非メモリセル領域における第２の
電界効果トランジスタの閾値電圧はメモリセル領域にお
ける第１の電界効果トランジスタの閾値電圧よりも低
く、且つ、メモリセル領域のスタンバイ電流の増大が防
止されているので、動作速度の低下と消費電力の増大と
が防止されている。
電界効果トランジスタの閾値電圧はメモリセル領域にお
ける第１の電界効果トランジスタの閾値電圧よりも低
く、且つ、メモリセル領域のスタンバイ電流の増大が防
止されているので、動作速度の低下と消費電力の増大と
が防止されている。
【００８４】更に、メモリセル領域における第１の埋め
込み拡散層を非メモリセル領域における第２の埋め込み
拡散層と同時に形成することができるので、製造工程の
増加による製造コストの増大を抑制することができる。
込み拡散層を非メモリセル領域における第２の埋め込み
拡散層と同時に形成することができるので、製造工程の
増加による製造コストの増大を抑制することができる。
【００８５】また、第１の埋め込み拡散層がメモリセル
領域から非メモリセル領域へ０．５〜２μｍだけ突出し
ていれば、メモリセル領域の周辺部においても第１の電
界効果トランジスタの拡散層における電荷量の変動を抑
制しつつ、必要な面積の増大も抑制することができるの
で、集積度の低下を抑制しつつソフトエラー耐性を高め
ることができる。
領域から非メモリセル領域へ０．５〜２μｍだけ突出し
ていれば、メモリセル領域の周辺部においても第１の電
界効果トランジスタの拡散層における電荷量の変動を抑
制しつつ、必要な面積の増大も抑制することができるの
で、集積度の低下を抑制しつつソフトエラー耐性を高め
ることができる。
【００８６】また、半導体基体の表面に露出している第
１のプラグ領域がメモリセル領域における第１の埋め込
み拡散層に接続されていれば、この第１の埋め込み拡散
層に正電圧を容易に印加することができるので、ソフト
エラー耐性を容易に高めることができ、更に、第１のプ
ラグ領域を第２のプラグ領域と同時に形成することがで
きるので、製造工程の増加による製造コストの増大を抑
制することもできる。
１のプラグ領域がメモリセル領域における第１の埋め込
み拡散層に接続されていれば、この第１の埋め込み拡散
層に正電圧を容易に印加することができるので、ソフト
エラー耐性を容易に高めることができ、更に、第１のプ
ラグ領域を第２のプラグ領域と同時に形成することがで
きるので、製造工程の増加による製造コストの増大を抑
制することもできる。
【００８７】また、第１及び第２の埋め込み拡散層上の
半導体層の厚さが０．５〜１μｍであれば、メモリセル
のソフトエラー発生率が低く且つバイポーラトランジス
タのベース開放エミッタ接地コレクタ最大電圧及びコレ
クタ電流が大きいので、メモリセルのソフトエラー耐性
が高く且つバイポーラトランジスタの特性が優れてい
る。
半導体層の厚さが０．５〜１μｍであれば、メモリセル
のソフトエラー発生率が低く且つバイポーラトランジス
タのベース開放エミッタ接地コレクタ最大電圧及びコレ
クタ電流が大きいので、メモリセルのソフトエラー耐性
が高く且つバイポーラトランジスタの特性が優れてい
る。
【００８８】本願の発明による第１の半導体装置の製造
方法では、イオン注入損傷による欠陥層が半導体基体中
に局所的に残ることがなく、しかも、メモリセル領域に
第１の埋め込み拡散層を形成することによる製造工程の
増加がないので、メモリセルのソフトエラー耐性が高く
且つ動作速度の低下と消費電力の増大とが防止されてい
る半導体装置を、１ビットレベルの記憶保持能力を低下
させることなく且つ製造コストの増大を抑制しつつ製造
することができる。
方法では、イオン注入損傷による欠陥層が半導体基体中
に局所的に残ることがなく、しかも、メモリセル領域に
第１の埋め込み拡散層を形成することによる製造工程の
増加がないので、メモリセルのソフトエラー耐性が高く
且つ動作速度の低下と消費電力の増大とが防止されてい
る半導体装置を、１ビットレベルの記憶保持能力を低下
させることなく且つ製造コストの増大を抑制しつつ製造
することができる。
【００８９】また、第１及び第２の電界効果トランジス
タの両方のチャネル領域にＰ型の不純物を同時に導入す
ると共に第１の電界効果トランジスタのチャネル領域に
のみＰ型の不純物を導入することによって、第１の電界
効果トランジスタの閾値電圧を第２の電界効果トランジ
スタの閾値電圧よりも高くすれば、マスク数が少なくて
よいので、製造コストの増大を更に抑制することができ
る。
タの両方のチャネル領域にＰ型の不純物を同時に導入す
ると共に第１の電界効果トランジスタのチャネル領域に
のみＰ型の不純物を導入することによって、第１の電界
効果トランジスタの閾値電圧を第２の電界効果トランジ
スタの閾値電圧よりも高くすれば、マスク数が少なくて
よいので、製造コストの増大を更に抑制することができ
る。
【００９０】本願の発明による第２の半導体装置の製造
方法では、バイポーラトランジスタのベース幅を正確に
制御することができ、しかも、負荷素子中の不純物の拡
散を防止することもできるので、バイポーラトランジス
タの特性と負荷素子の特性との両方が優れている半導体
装置を製造することができる。
方法では、バイポーラトランジスタのベース幅を正確に
制御することができ、しかも、負荷素子中の不純物の拡
散を防止することもできるので、バイポーラトランジス
タの特性と負荷素子の特性との両方が優れている半導体
装置を製造することができる。
【００９１】また、フリップフロップの記憶ノード拡散
層と負荷素子との接続部分にリンを導入すれば、この記
憶ノード拡散層における接合リークを低減させることが
できるので、メモリセルの記憶保持特性が優れている半
導体装置を製造することができる。
層と負荷素子との接続部分にリンを導入すれば、この記
憶ノード拡散層における接合リークを低減させることが
できるので、メモリセルの記憶保持特性が優れている半
導体装置を製造することができる。
【００９２】また、バイポーラトランジスタの少なくと
もベース領域及びエミッタ領域を形成するための高速熱
処理の温度を１０００〜１１５０℃にすれば、バイポー
ラトランジスタのベース幅を更に正確に制御することが
でき、且つ、電界効果トランジスタのゲート絶縁膜の劣
化及びゲート絶縁膜へのホットキャリアの注入を防止す
ることができるので、バイポーラトランジスタの特性と
負荷素子の特性と電界効果トランジスタの特性との何れ
もが優れている半導体装置を製造することができる。
もベース領域及びエミッタ領域を形成するための高速熱
処理の温度を１０００〜１１５０℃にすれば、バイポー
ラトランジスタのベース幅を更に正確に制御することが
でき、且つ、電界効果トランジスタのゲート絶縁膜の劣
化及びゲート絶縁膜へのホットキャリアの注入を防止す
ることができるので、バイポーラトランジスタの特性と
負荷素子の特性と電界効果トランジスタの特性との何れ
もが優れている半導体装置を製造することができる。
【図１】本願の発明の一実施形態による高抵抗負荷型Ｓ
ＲＡＭのメモリセル領域及びそれに隣接する周辺回路領
域の側断面図である。
ＲＡＭのメモリセル領域及びそれに隣接する周辺回路領
域の側断面図である。
【図２】一実施形態による高抵抗負荷型ＳＲＡＭの周辺
回路領域の側断面図である。
回路領域の側断面図である。
【図３】一実施形態による高抵抗負荷型ＳＲＡＭのメモ
リセル領域のうちで図１とは異なる部分の側断面図であ
る。
リセル領域のうちで図１とは異なる部分の側断面図であ
る。
【図４】一実施形態の最初の製造工程を示す側断面図で
ある。
ある。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】埋め込み拡散層に印加されている電圧とソフ
トエラー発生率との関係を示すグラフである。
トエラー発生率との関係を示すグラフである。
【図１４】メモリセル領域から周辺回路領域への埋め込
み拡散層の突出量ｔとソフトエラー発生率との関係を示
すグラフである。
み拡散層の突出量ｔとソフトエラー発生率との関係を示
すグラフである。
【図１５】メモリセル領域におけるＭＯＳトランジスタ
のゲート長とサブスレッショルド電流との関係を示すグ
ラフである。
のゲート長とサブスレッショルド電流との関係を示すグ
ラフである。
【図１６】エピタキシャル層の厚さとソフトエラー発生
率及びベース開放エミッタ接地コレクタ最大電圧ＢＶ
CEO との関係を示すグラフである。
率及びベース開放エミッタ接地コレクタ最大電圧ＢＶ
CEO との関係を示すグラフである。
【図１７】ハロゲンランプアニールの温度とＭＯＳトラ
ンジスタにおけるゲート耐圧の初期不良率及びバイポー
ラトランジスタの遮断周波数との関係を示すグラフであ
る。
ンジスタにおけるゲート耐圧の初期不良率及びバイポー
ラトランジスタの遮断周波数との関係を示すグラフであ
る。
【図１８】本願の発明を適用し得る高抵抗負荷型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
１１ フリップフロップ ３１ Ｓｉ基板（半導
体基板） ３２ メモリセル領域 ３３ａ、３３ｂ、３３ｃ 周辺回路領域（非メモリセル
領域） ３４ａ 拡散層（第１の拡散層） ３４ｂ 拡散層（第２の拡散層） ３５ 単結晶Ｓｉ層（半導体層、エピタキシャル層） ３６ Ｓｉ基体（半導体基体） ３７ａ 埋め込み拡散層（第１の埋め込み拡散層） ３７ｂ 埋め込み拡散層（第２の埋め込み拡散層） ４３ａ プラグ領域（第１のプラグ領域） ４３ｂ プラグ領域（第２のプラグ領域） ４６、５２ 拡散層（記憶ノード拡散層） ５３ａ ＭＯＳトランジスタ（第１の電界効果トランジ
スタ、電界効果トランジスタ） ５３ｂ、５３ｃ ＭＯＳトランジスタ（第２の電界効果
トランジスタ） ６２ 内部ベース領域（ベース領域） ７２ コンタ
クト孔（接続部分） ７３ 多結晶Ｓｉ層（負荷素子） ７５ エミッ
タ領域 ７７ バイポーラトランジスタ
体基板） ３２ メモリセル領域 ３３ａ、３３ｂ、３３ｃ 周辺回路領域（非メモリセル
領域） ３４ａ 拡散層（第１の拡散層） ３４ｂ 拡散層（第２の拡散層） ３５ 単結晶Ｓｉ層（半導体層、エピタキシャル層） ３６ Ｓｉ基体（半導体基体） ３７ａ 埋め込み拡散層（第１の埋め込み拡散層） ３７ｂ 埋め込み拡散層（第２の埋め込み拡散層） ４３ａ プラグ領域（第１のプラグ領域） ４３ｂ プラグ領域（第２のプラグ領域） ４６、５２ 拡散層（記憶ノード拡散層） ５３ａ ＭＯＳトランジスタ（第１の電界効果トランジ
スタ、電界効果トランジスタ） ５３ｂ、５３ｃ ＭＯＳトランジスタ（第２の電界効果
トランジスタ） ６２ 内部ベース領域（ベース領域） ７２ コンタ
クト孔（接続部分） ７３ 多結晶Ｓｉ層（負荷素子） ７５ エミッ
タ領域 ７７ バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１
Claims (11)
- 【請求項１】 Ｎ型の第１の電界効果トランジスタが設
けられているメモリセル領域と、ＮＰＮ型のバイポーラ
トランジスタとＮ型の第２の電界効果トランジスタとが
設けられている非メモリセル領域とが、同一の半導体基
体に設けられている半導体装置において、 Ｎ型の第１の埋め込み拡散層が前記メモリセル領域の前
記半導体基体中に設けられており、 Ｎ型の第２の埋め込み拡散層が前記バイポーラトランジ
スタのコレクタ領域の一部になっており、 前記第１の電界効果トランジスタの閾値電圧が前記第２
の電界効果トランジスタの閾値電圧よりも高いことを特
徴とする半導体装置。 - 【請求項２】 前記第１の埋め込み拡散層が前記メモリ
セル領域から前記非メモリセル領域へ０．５〜２μｍだ
け突出していることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記半導体基体の表面に露出している第
１及び第２のプラグ領域が夫々前記第１及び第２の埋め
込み拡散層に接続されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 半導体基板とこの半導体基板上の厚さ
０．５〜１μｍの半導体層とで前記半導体基体が構成さ
れており、 前記第１及び第２の埋め込み拡散層が前記半導体基板の
表面部に設けられていることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】 Ｎ型の第１の電界効果トランジスタが設
けられているメモリセル領域と、ＮＰＮ型のバイポーラ
トランジスタとＮ型の第２の電界効果トランジスタとが
設けられている非メモリセル領域とが、同一の半導体基
体に設けられている半導体装置の製造方法において、 前記メモリセル領域と前記バイポーラトランジスタを形
成すべき領域との半導体基板の表面部に夫々Ｎ型の第１
及び第２の拡散層を同時に形成する工程と、 前記半導体基板上にエピタキシャル層を成長させて、前
記半導体基体を形成すると共に前記拡散層を埋め込み拡
散層にする工程と、 前記第１の電界効果トランジスタの閾値電圧を前記第２
の電界効果トランジスタの閾値電圧よりも高くする工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１及び第２の電界効果トランジス
タのチャネル領域にＰ型の不純物を同時に導入する工程
と、 前記第１の電界効果トランジスタのチャネル領域にのみ
Ｐ型の不純物を導入する工程とを具備することを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項７】 電界効果トランジスタ及び負荷素子から
成るフリップフロップが設けられているメモリセル領域
と、バイポーラトランジスタが設けられている非メモリ
セル領域とを有する半導体装置の製造方法において、 前記バイポーラトランジスタの少なくともベース領域及
びエミッタ領域を高速熱処理で形成する工程と、 前記高速熱処理の後に前記負荷素子を形成する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記フリップフロップの記憶ノード拡散
層に接続する前記負荷素子を形成する工程と、 前記接続部分にリンを導入する工程とを具備することを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 抵抗素子を前記負荷素子にすることを特
徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記電界効果トランジスタとは反対導
電型の電界効果トランジスタを前記負荷素子にして、こ
の反対導電型の電界効果トランジスタのゲート電極を前
記記憶ノード拡散層に接続することを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１１】 前記高速熱処理の温度を１０００〜１
１５０℃にすることを特徴とする請求項７記載の半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35892196A JP3562611B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体装置及びその製造方法 |
| US08/964,907 US6124617A (en) | 1996-11-05 | 1997-11-05 | Semiconductor device and method of fabricating same |
| US09/131,350 US6362037B1 (en) | 1996-11-05 | 1998-08-10 | Semiconductor device and method of fabricating same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-308779 | 1996-11-05 | ||
| JP30877996 | 1996-11-05 | ||
| JP35892196A JP3562611B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体装置及びその製造方法 |
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| JPH10189771A true JPH10189771A (ja) | 1998-07-21 |
| JP3562611B2 JP3562611B2 (ja) | 2004-09-08 |
Family
ID=26565690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35892196A Expired - Fee Related JP3562611B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
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| KR20100071211A (ko) * | 2008-12-19 | 2010-06-29 | 삼성전자주식회사 | 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법 |
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|---|---|---|---|---|
| JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
| CA1131801A (en) * | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
| JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| US5148255A (en) * | 1985-09-25 | 1992-09-15 | Hitachi, Ltd. | Semiconductor memory device |
| US4984200A (en) * | 1987-11-30 | 1991-01-08 | Hitachi, Ltd. | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement |
| GB2233492A (en) * | 1989-06-16 | 1991-01-09 | Philips Nv | A method of manufacturing a semiconductor bimos device |
| US5457062A (en) * | 1989-06-30 | 1995-10-10 | Texas Instruments Incorporated | Method for forming gigaohm load for BiCMOS process |
| JPH03198371A (ja) * | 1989-12-27 | 1991-08-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5480815A (en) * | 1992-08-19 | 1996-01-02 | Nec Corporation | Method of manufacturing a biopolar transistor in which an emitter region is formed by impurities supplied from double layered polysilicon |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| US5698893A (en) * | 1995-01-03 | 1997-12-16 | Motorola, Inc. | Static-random-access memory cell with trench transistor and enhanced stability |
| US5828112A (en) * | 1995-09-18 | 1998-10-27 | Kabushiki Kaisha Toshiba | Semiconductor device incorporating an output element having a current-detecting section |
-
1996
- 1996-12-27 JP JP35892196A patent/JP3562611B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-05 US US08/964,907 patent/US6124617A/en not_active Expired - Fee Related
-
1998
- 1998-08-10 US US09/131,350 patent/US6362037B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6362037B1 (en) | 2002-03-26 |
| US6124617A (en) | 2000-09-26 |
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