JPH05129429A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH05129429A
JPH05129429A JP4087330A JP8733092A JPH05129429A JP H05129429 A JPH05129429 A JP H05129429A JP 4087330 A JP4087330 A JP 4087330A JP 8733092 A JP8733092 A JP 8733092A JP H05129429 A JPH05129429 A JP H05129429A
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重樹 小森
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Abstract

(57)【要約】 【目的】 微細化に適したウェル構造を有する半導体装
置およびその製造方法を提供する。 【構成】 分離酸化膜（２２）によって分離絶縁された
活性領域において、所定の深さに平板状のウェル（２
４，２６，２８）を埋込形成し、その平板状ウェル（２
４，２６，２８）の表面全面に接するとともに、上部周
辺が全周にわたって分離酸化膜（２２）の下面に接する
ように埋込形成された、高濃度不純物層（３２，３３，
３４）を有する。その結果、すべてのウェルが熱拡散工
程を経ずに形成されるため、チャネルへの不純物の染み
出しによる不都合な現象が防止される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、隣接するウェル間の干渉防止に
より素子分離特性の向上を図ったウェル構造を有する、
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）などの半導体装
置が、微細化，高集積化が求められ、それに伴なって、
異なる導電型のウェルを隣接して設けたウェル構造が、
多く用いられるようになった。このようなウェル構造で
は、隣接するウェル間の干渉によって、ＤＲＡＭのソフ
トエラーや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
のラッチアップなどの不都合な現象が生じるという問題
があった。このようなウェル間の干渉防止を図るため、
種々のウェル構造の開発が進められている。
【０００３】たとえば「ＩＥＤＭ ８８ ｐ４８〜ｐ５
１」には、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）のソフトエラーを防止するた
めのウェル構造を有する半導体装置が示されている。こ
の文献に示されたウェルは、すべて熱拡散工程を経て形
成されるものであるが、高集積化の進んだ今日、熱拡散
によるウェルの不純物濃度分布の制御が困難になってき
ている。
【０００４】また、隣接ウェル間の干渉防止を図るため
の従来の技術として、半導体基板表面においてウェル間
の分離絶縁を行なう分離酸化膜の下面に高濃度不純物層
を形成した半導体装置が存在した。
【０００５】以下従来の半導体装置の、隣接するウェル
間の干渉防止を図ったウェルの構造について、図１４を
参照しながら説明する。図１４に示すウェルの構造にお
いては、ｐ型のシリコン基板１表面から所定の深さにか
けて、ｎウェル２，ｐウェル３およびｎウェル４が、互
いに隣接して配置され、各ウェルは、シリコン基板１表
面において分離酸化膜６によって分離されている。ｎウ
ェル４の内側には、ｐウェル５が形成されている。ま
た、ウェル間の分離特性を向上するために、分離酸化膜
の下面には、ｎウェル２内において高濃度ｎ型層７が、
ｐウェル３内において高濃度ｐ型層８が、ｎウェル４内
において高濃度ｎ型層９が、ｐウェル５内において高濃
度ｐ型層１０がそれぞれ形成されている。
【０００６】次に、上記従来のウェル構造を有する半導
体装置の製造工程を、図１５ないし図２６に基づいて説
明する。
【０００７】まず、ｐ型のシリコン基板１の主面上に、
ｎウェル４を形成する領域のみが開口するように、レジ
スト膜１１を形成する。その状態でｎ型の不純物である
リンを、所定の注入エネルギ，ドーズ量で注入し（図１
５）、ｎウェル４を形成する（図１６）。
【０００８】次に、ｎウェル２を形成する領域のみを開
口するように、レジスト膜１２を形成し、リンを、ｎウ
ェル４の場合よりも低い注入エネルギで注入して（図１
７）、ウェル２を形成し、図１８に示す状態となる。
【０００９】その後、ｐウェル３，５を形成する領域の
みが開口するように、レジスト膜１３を形成し、ｐ型不
純物である硼素を注入して（図１９）、ｐウェル３，５
を形成し、図２０に示す状態となる。
【００１０】次に、半導体基板１の主表面上全面に、酸
化膜１４とシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１５を形成
する（図２１）。このシリコン窒化膜１５を写真製版お
よびエッチングによってパターニングした後（図２
２）、さらに、ｎウェル２，４の表面を覆うようにレジ
スト膜１６を形成する。この状態で硼素を注入し（図２
３）、ｐウェル３，５の表面の一部に高濃度ｐ型層８，
１０を形成する。
【００１１】次に、レジスト膜１６を除去した後、こん
どはｐウェル３，５表面を覆うようにレジスト膜１７を
形成する（図２４）。この状態でリンを注入し、ｎウェ
ル２，４の表面に高濃度ｎ型層７，９を形成した後、レ
ジスト膜１７を除去する（図２５）。
【００１２】その後、熱酸化によって分離酸化膜６を形
成し、図２６および図１４に示す構造が完成する。
【００１３】
【発明が解決しようとする課題】上記従来のウェルの構
造および製造方法には、次のような問題点があった。
【００１４】素子分離強化のための、分離酸化膜６直下
の高濃度ｎ型層７、高濃度ｐ型層８，１０が、分離酸化
膜６の形成工程前に形成されるので、分離酸化膜６形成
のための熱処理時の高温のために、高濃度ｎ型層７ある
いは高濃度ｐ型層８，１０の不純物が、熱拡散によって
各ウェルの活性領域に染み出してしまう。そのため、こ
れらの活性領域に形成されるトランジスタのチャネル幅
が狭い場合には、活性領域の不純物濃度が高くなってし
きい値電圧Ｖthが高くなりすぎ、トランジスタが正常に
動作しないという不都合が生じ、微細化のために極めて
好ましくないものであった。
【００１５】また、図１４に示したような従来のウェル
構造では、次のような問題もあった。図２７（ａ）に示
すように、半導体基板１とｎウェル４の間、およびｎウ
ェル４とｐウェル５の間は、それぞれｐｎ接合によって
分離されているが、それぞれのｐｎ接合には、接合用量
Ｃ1 ，Ｃ2 が存在する。したがって、これらのｐｎ接合
においては、電流の直流成分に関しては分離されている
が、交流成分については電気的に接続されているといえ
る。そのため、たとえばｎウェル４に電源電圧ＶC C が
印加され、それに高周波ノイズＶN （ｔ）が重なると、
その高周波ノイズＶN （ｔ）は、ｐウェル５の電位Ｖ5
と半導体基板１の電位Ｖ1 の差となって現われる。図２
７（ａ）に示す従来のウェル構造では、ｎウェル４の下
面に隣接する半導体基板１のｐ型不純物濃度が比較的低
いため、ｎウェル４と半導体基板１とによって形成され
るｐｎ接合において、半導体基板１側に空乏層が生じや
すい。そのため、接合容量Ｃ1 が比較的小さくなり、そ
の結果、高周波ノイズＶN （ｔ）のうちの大半がｐウェ
ル５の電位Ｖ5 のゆれ現象となって現われるため、ｐウ
ェル５上に形成されるメモリに記憶された情報が消失し
たり、その他の素子の動作を不安定なものにするという
問題があった。
【００１６】本発明は上記の従来の問題点に鑑み、微細
化，高集積化に適した素子分離強化手段を有するウェル
構造およびその製造方法を提供することを目的とする。
【００１７】また、本発明の他の目的は、電源電圧に重
なる高周波ノイズに対して良好な絶縁性を有するウェル
構造を備えた半導体装置を提供することである。
【００１８】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置は、半導体基板表面に、活性領域を
分離絶縁する分離酸化膜と、この分離酸化膜によって分
離絶縁された活性領域表面から所定の深さにかけて形成
された上層第１導電型ウェルとを備える。この上層第１
導電型ウェルの下面は、その活性領域全域にわたって連
続して埋込形成された、所定厚さの高濃度第１導電型層
によって覆われ、、その高濃度第１導電型層の下面は、
活性領域全域にわたって埋込形成された、所定厚さの下
層第１導電型ウェルによって覆われている。上層第１導
電型ウェルの周側面は、分離酸化膜と高濃度第１導電型
層とによって包囲されている。
【００１９】また、本発明の半導体装置は、他の局面に
おいては、下層第１導電型ウェルの下面および外周側
面、ならびに上層第１導電型ウェルおよび高濃度第１導
電型層の外周側面を覆うように埋込み形成された、所定
厚さの第２導電型ウェルと、その第２導電型ウェルの下
面全域に接するように、少なくともその第２導電型ウェ
ルの下方の領域に埋込み形成された、所定厚さの高濃度
第１導電型埋込層をさらに備えている。
【００２０】また上記半導体装置を形成するための本発
明の製造方法は、半導体基板の表面に、活性領域を分離
絶縁する分離酸化膜を形成する工程と、第１導電型の不
純物を、所定の注入エネルギおよびドーズ量で前記半導
体基板表面に注入し、前記活性領域全域にわたって、所
定の深さに所定の厚さの下層第１導電型ウェルを埋込み
形成する工程と、前記下層第１導電型ウェルを形成した
ときよりも低い注入エネルギで第１導電型不純物を注入
し、前記下層第１導電型ウェルの上面に接するように、
前記活性領域全域にわたって高濃度第１導電型層を形成
する工程とを備えている。
【００２１】また本発明の半導体装置の製造方法は、他
の局面においては、分離酸化膜を形成する工程の後、か
つ下層第１導電型ウェルを埋込み形成する工程の前に、
下層第１導電型ウェルの下面および外周側壁、ならび
に、高濃度第１導電型ウェルおよび前記高濃度第１導電
型層の外周側壁に接してそれらを包囲する位置に、所定
の注入エネルギとドーズ量で、第２導電型の不純物を注
入し、第２導電型ウェルを形成する工程を備えている。
さらに、分離酸化膜を形成する工程の後、かつ第２導電
型ウェルを形成する工程の前に、少なくとも第２導電型
ウェルの全領域の下面に接するように、所定の注入エネ
ルギとドーズ量で第１導電型不純物を注入し、高濃度第
１導電型埋込層を形成する工程をさらに備えている。
【００２２】
【作用】本発明の半導体装置によれば、上層第１導電型
ウェルの下面を覆うとともに、周囲が分離酸化膜の下面
に接するように形成された高濃度第１導電型層を有する
ことにより、ウェルの素子分離強化が図られる。この高
濃度第１導電型層は、従来技術のように分離酸化膜の下
面において活性領域まで連続して形成された高濃度不純
物層と異なり、活性領域からの距離が比較的長く確保さ
れている。そのため、熱処理時の拡散による不純物の活
性領域への染み出しが防止され、活性領域のしきい値電
圧の上昇も抑えられる。
【００２３】また、下層第１導電型ウェルの下面を第２
導電型ウェルで包囲し、さらに、少なくとも第２導電型
ウェルの下方の領域に埋込形成された高濃度第１導電型
埋込層を備えることにより、第２導電型ウェルと高濃度
第１導電型埋込層の間に形成されるｐｎ接合における空
乏層の発生が抑制される。したがってその接合容量が大
きくなり、第２導電型ウェルに印加された電源電圧の高
周波ノイス成分の上層第１導電型ウェルへの分担の割合
が小さくなり、上層第１導電型ウェルの電位の揺れが抑
制される。
【００２４】また、本発明の半導体装置の製造方法によ
れば、まず分離酸化膜を形成して活性領域を分離絶縁
し、その後に、各ウェルおよび高濃度第１導電型埋込層
などの形成のための第１導電型不純物の注入を行なうた
め、分離酸化膜形成時の熱処理によって不純物が活性領
域へ染み出す現象が防止される。また、第１導電型ウェ
ルを、熱拡散によらずに埋込形成するため、不純物の活
性領域への染み出しを一層確実に防止することができ
る。
【００２５】
【実施例】以下本発明の第１の実施例における半導体装
置のウェル構造を、図１に基づいて説明する。
【００２６】本発明の半導体装置は、図１を参照して、
半導体基板としてのｐ型のシリコン基板２１の主表面
に、分離酸化膜２２でそれぞれ分離された領域に、上層
のｎウェル２３，下層のｎウェル２４、上層のｐウェル
２５，下層のｐウェル２６および上層のｐウェル２７，
下層のｐウェル２８が形成されている。 ｎウェル２
３，２４の間、ｐウェル２５，２６の間およびｐウェル
２７，２８の間には、それぞれ、分離酸化膜２２直下か
ら各ウェル内の領域全域に、高濃度ｎ型層３２，高濃度
ｐ型層３３および高濃度ｐ型層３４がいずれも１０1 6
〜１０2 2 ／ｃｍ3 程度の濃度で形成され、各活性領域
の分離特性を向上している。
【００２７】高濃度ｐ型層３４およびｐウェル２８の側
部およびｐウェル２８の底面は、高濃度のｎウェル２
９，３０，３１で包囲されて、ｐウェル２５，２６とｐ
ウェル２７，２８との分離絶縁を確保している。ここ
で、ｐウェル２５，２６，２７，２８の濃度は、１０
1 5 〜１０1 8 ／ｃｍ3 程度である。また、ｎウェル２
９，３０，３１のｎ型不純物濃度は、１０1 6 〜１０
1 9 ／ｃｍ3 程度である。
【００２８】図１に示したウェル構造は、たとえば図２
に示すような具体的な半導体装置に適用される。図２に
示された半導体装置においては、ｎウェル２３上にはｐ
チャネルトランジスタ１０１が、ｐウェル２５上にはｎ
チャネルトランジスタ１０２が形成されている。またｐ
ウェル２７上にはＤＲＡＭのメモリセル１０３が形成さ
れている。
【００２９】このような構造の半導体装置においては、
メモリセル１０３が形成されたｐウェル２７の分離特性
が良好であるため、メモリセル１０３のキャパシタへの
キャリアの注入などに伴うソフトエラーなどが防止さ
れ、素子特性の向上が図られる。
【００３０】次に、本実施例の半導体装置の製造工程
を、図３ないし図８に基づいて説明する。
【００３１】まず、ｐ型のシリコン基板２１の主表面全
面に、熱酸化法によって５００Å程度の厚さの酸化膜３
５を形成し、さらにその上に、ＣＶＤ法によって、シリ
コン窒化膜３６を１０００Å程度の厚さに形成する（図
３）。その後、シリコン窒化膜３６に写真製版およびエ
ッチングを施してパターニングし（図４）、その状態で
９００℃〜１０００℃の雰囲気で熱酸化を施すことによ
って、分離酸化膜２２を形成して、シリコン窒化膜３６
を除去する（図５）。
【００３２】次に、ｎウェル３１を形成する領域のみが
開口するように、レジスト膜３７を形成し、その状態で
たとえば注入エネルギ２〜６ＭｅＶ，ドーズ量１０1 2
〜１０1 6 ／ｃｍ2 の条件でリンを注入し、シリコン基
板２１内の所定深さの位置に、ｎウェル３１を形成する
（図６）。
【００３３】次に、レジスト膜３７を除去した後、ｎウ
ェル２４，３０を形成する領域のみが開口するように、
レジスト膜３８を形成し、注入エネルギ５００ＫｅＶ〜
３ＭｅＶ，ドーズ量１０1 2 〜１０1 6 ／ｃｍ2 の条件
でリンを注入し、ｎウェル２４，３０を形成する。その
後さらに、注入エネルギ２００ＫｅＶ〜１ＭｅＶ，ドー
ズ量１０1 1 〜１０1 5 ／ｃｍ2 の条件で、高濃度ｎ型
層２９，３２を形成する（図７）。
【００３４】次に、レジスト膜３８を除去した後、ｐウ
ェル２６，２８を形成する領域のみが開口するようにレ
ジスト膜３９を形成し、３００ＫｅＶ〜３ＭｅＶ，１０
1 2 〜１０1 6 ／ｃｍ2 の条件で硼素を注入し、ｐウェ
ル２６，２８を形成する。その後、５０ＫｅＶ１Ｍｅ
Ｖ，１０1 1 〜１０1 5 ／ｃｍ2 の条件で再び硼素を注
入して、高濃度ｐ型層３３，３４を形成し、さらに５〜
１００ＫｅＶ，１０1 0 〜１０1 5 ／ｃｍ2 で硼素を注
入してｐウェル２５，２７を形成することにより、図８
に示す構造が完成する。
【００３５】本実施例の半導体装置のウェル構造におい
ては、図１のＸ1 軸で示す位置の深さ方向の不純物濃度
分布は、概略図９（ａ）に示すようになっている。それ
に対し図１４に示した従来のウェル構造においては、Ｘ
1軸で示す位置の深さ方向の不純物濃度分布は、図９
（ｂ）に示したようになっている。図９（ａ）（ｂ）の
対比から明らかなように、従来のウェル構造においては
シリコン基板１表面近傍に低濃度の平坦な濃度分布を有
するが、本実施例においては、そのような平坦な濃度分
布が存在せず、ｐ型の不純物濃度分布もピークをシリコ
ン基板表面近傍に有する構造となっている。また、ｐウ
ェル２７の外周より外側の、分離酸化膜２２直下におい
ては、図２８（ａ）に示すような不純物濃度分布を有し
ている。このように、ｐウェル２７の下側に、ｐ型不純
物を２段階のイオン注入によって高濃度ｐ型層３４とｐ
ウェル２８を形成しているため、分離酸化膜２２の直下
と、それよりもさらに深いところにｐ型不純物濃度のピ
ークが位置し、比較的広範囲にわたって高濃度が保たれ
ている。それに対し、高濃度ｐ型層３４とｐウェル２８
とを、１回のイオン注入で１個の層として形成した場合
には、図２８（ｂ）に示すように、ｐ型不純物濃度分布
のピークがより深いところに位置するため、分離酸化膜
２２直下ではより低濃度になって、十分な素子分離強化
機能を発揮し得ない。したがって、図９（ａ）および図
２８（ａ）に示すようなウェル構造を有する本実施例で
は、活性領域の近傍においては分離酸化膜３７の下面に
高濃度ｐ型層を設けることなく、高濃度ｐ型層３４によ
ってｐウェル２７の素子分離特性が強化される。したが
って、高濃度ｐ型層３４と活性領域表面との距離がある
程度確保され、ｐ型不純物が活性領域表面に染み出すこ
とが防止される。
【００３６】また、高濃度ｎウェル２４、ｐウェル２
６，２８および高濃度ｎウェル３１もすべて、熱拡散を
用いずに埋込形成されるため、ウェル形成のための熱拡
散工程の影響で不純物が活性領域に染み出す現象も防止
される。
【００３７】したがって、微細化した場合にも活性領域
のしきい値電圧が上昇してしまうという不都合な現象が
抑制され、高集積化に適したウェル構造となる。
【００３８】本発明の効果を実証するため、本実施例と
従来例とを対比して、チャネル幅としきい値電圧との関
係を示すグラフを図１０（ａ） に、チャネル長としき
い値電圧との関係を示すグラフを図１０（ｂ）に示す。
ただし、図１０（ｂ）においては、実施例がバックゲー
ト０Ｖ使用、従来例がバックゲート−３Ｖ仕様である。
これらのグラフから明らかなように、チャネル幅が小さ
くなるにつれてしきい値電圧が上昇するいわゆる狭チャ
ネル効果が、従来例に対して本実施例において顕著に抑
制されている。また、チャネル長が短くなるにつれてし
きい値電圧が低下するいわゆる短チャネル効果について
も、本実施例において抑制されていることがわかる。
【００３９】次に、本発明の第２の実施例について、図
１１および図１２（ａ）ないし（ｃ）を参照しながら説
明する。
【００４０】本実施例のウェル構造においては、図１１
に示すように、ｎウェル３１の下面に接する深さに、半
導体基板２１と同じ導電型（本実施例の場合はｐ型）の
高濃度埋込層（以下「高濃度ｐ型埋込層」と記す）４０
が形成されている。この高濃度ｐ型埋込層４０の下面
は、半導体基板２１のｐ型領域と接しているため、高濃
度ｐ型埋込層４０は半導体基板２１と電気的に接続され
ている。すなわち、高濃度ｐ型埋込層４２は基板電位が
印加されている。また高濃度ｐ型埋込層４０は、半導体
基板２１のｐ型不純物濃度が約１０1 5 ／ｃｍ3 である
のに対して、１０ 1 6 ／ｃｍ3 〜１０2 2 ／ｃｍ3 程度
の高いｐ型不純物濃度を有している。
【００４１】通常ｎウェル２９には、図１２（ａ）に示
すように電源電圧Ｖc c が印加され、半導体基板２１に
は０ボルトまたは負のバイアス電位Ｖ2 1 が印加され
る。したがって、ｎウェル３１と高濃度ｐ型埋込層４０
との間のｐｎ接合部には、ある程度空乏層が広がってい
る。このｐｎ接合部の接合容量をＣ1 0 ，ｎウェル３１
とｐウェル３４との間のｐｎ接合部の接合容量をＣ2 0
とすると、Ｃ1 0 は、図２７（ａ）に示した従来のウェ
ル構造の場合のＣ1 に比べて、大きくなる。それは、図
１２（ａ）に示したウェル構造において、半導体基板と
ｎウェル３１との間に高濃度ｐ型埋込層４０を介在させ
たことにより、ｎウェル３１と高濃度ｐ型埋込層４０と
のｐｎ接合部において発生する空乏層の幅が、図２７
（ａ）に示したウェル構造の半導体基板１とｎウェル４
との間のｐｎ接合部に発生する空乏層に比べて、小さく
なるためである。また、接合容量Ｃ2 0 は、従来例の接
合容量Ｃ2 とほぼ同じである。
【００４２】ｐウェル２７には、ｎウェル２９に印加さ
れた電源電圧Ｖc c に付随する図１２（ｂ）に示すよう
なノイズ成分ＶN （ｔ）は、ｎウェル３１の抵抗ＲN と
接合容量Ｃ1 とで分割された値が伝播することになる。
【００４３】ところで、本実施例のウェル構造におい
て、接合容量Ｃ1 0が比較的大きくなることにより、従
来例に比べてノイズ成分ＶN （ｔ）のうち接合容量Ｃ
1 0 で分担する割合が大きくなる。したがって、ｐウェ
ル２７の電位Ｖ2 7 の変動は、図１２（ｃ）に示すよう
に、図２７（ｃ） に示す従来の場合に比べて極めて小
さくなる。その結果、従来のウェル構造において生じて
いた、電源ノイズの影響によるウェル電位の変動に伴
う、素子特性の劣化などが防止される。
【００４４】本実施例の高濃度ｐ型埋込層４０は、上記
第１の実施例で述べたｎウェル２９，３０，３１の形成
工程よりも前段階において、かつ素子分離領域２２を形
成した後に、ｐ型不純物としての硼素を、１〜３ＭｅＶ
の注入エネルギ、１０1 2 〜１０1 3 ／ｃｍ2 のドーズ
量で半導体基板２１全面に注入することにより形成され
る。
【００４５】なお、上記第１の実施例において、高濃度
ｐ型埋込層４０を半導体基板２１の全面にわたって形成
したが、図１３に示すように、高濃度ｐ型埋込層４０と
同様の不純物濃度，厚さの高濃度ｐ型埋込層４１を、ｎ
ウェル３１の下方の領域にのみ形成することによって
も、同様に電源ノイズによるｐウェル２７の電位変動を
抑制することが可能である。
【００４６】
【発明の効果】以上述べたように、本発明によれば、ウ
ェル内に、分離酸化膜の下面中央に沿って接するととも
に、活性領域全域にかけて連続した高濃度第１導電型層
を有することにとより、不純物の活性領域への染み出し
によるチャネル特性の劣化が防止され、高集積化のため
に適したウェル構造を提供することができる。
【００４７】また、第１導電型ウェルによって底板と外
周側壁とを包囲された第１導電型ウェルを有するウェル
構造において、その第２導電型ウェルの下面に接して半
導体基板と同じ導電型の高濃度第１導電型埋込層を有す
ることにより、第２導電型ウェルに印加される電源電圧
に付随するノイズ成分の影響による第１導電型ウェルの
電位の変動を抑制することができ、素子特性の劣化が防
止される。
【００４８】また本発明の半導体装置の製造方法によれ
ば、分離酸化膜の形成をウェルの形成前に行ない、ウェ
ルの形成を、すべて熱拡散工程を伴なわない埋込形成に
よって行なうため、熱処理時の高温による不純物の活性
領域への拡散現象が抑制され、微細化に伴なうチャネル
特性の劣化が防止される。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体装置のウ
ェル構造を示す断面図である。
【図２】図１に示した構造を有するウェル上に具体的な
半導体素子が形成された場合の一例を示す断面図であ
る。
【図３】図１に示した第１の実施例の半導体装置のウェ
ル構造を形成するための第１工程を示す断面図である。
【図４】同第２工程を示す断面図である。
【図５】同第３工程を示す断面図である。
【図６】同第４工程を示す断面図である。
【図７】同第５工程を示す断面図である。
【図８】同第６工程を示す断面図である。
【図９】（ａ）は、図１に示した本発明の第１の実施例
の半導体装置のウェル構造の、矢印Ｘ1 方向の不純物濃
度分布を示すグラフを示す図、（ｂ）は図１４に示した
従来の半導体装置のウェル構造の、矢印Ｘ1 方向の不純
物濃度分布のグラフを示す図である。
【図１０】（ａ）は狭チャネル効果について本発明の第
１の実施例と従来例とを対比したグラフを示す図、
（ｂ）は、短チャネル効果について本発明の第１の実施
例と従来例とを対比したグラフを示す図である。
【図１１】本発明の第２の実施例における半導体装置の
ウェル構造を示す断面図である。
【図１２】（ａ）は、図１に示したウェル構造におい
て、ｎウェル２９に印加された電源電圧Ｖc c に付随す
るノイズ成分ＶN （ｔ）の影響によるｐウェル２７の電
位変動を考察するための等価回路を含む断面図、（ｂ）
はノイズ成分ＶN （ｔ）の変動の様子を示すグラフ、
（ｃ）はｐウェル２７の電位Ｖ2 7 の変動の様子を示す
グラフである。
【図１３】図１１に示した第２の実施例のウェル構造と
ほぼ同様の効果を示す他の実施例のウェル構造を示す断
面図である。
【図１４】従来の半導体装置のウェル構造の一例を示す
断面図である。
【図１５】図１４に示した従来の半導体装置のウェル構
造を形成するための第１工程を示す断面図である。
【図１６】同第２工程を示す断面図である。
【図１７】同第３工程を示す断面図である。
【図１８】同第４工程を示す断面図である。
【図１９】同第５工程を示す断面図である。
【図２０】同第６工程を示す断面図である。
【図２１】同第７工程を示す断面図である。
【図２２】同第８工程を示す断面図である。
【図２３】同第９工程を示す断面図である。
【図２４】同第１０工程を示す断面図である。
【図２５】同第１１工程を示す断面図である。
【図２６】同第１２工程を示す断面図である。
【図２７】（ａ）は、図１４に示した従来のウェル構造
において、ｎウェル４に印加された電源電圧Ｖc c に付
随するノイズ成分ＶN （ｔ）の影響によるｐウェル５の
電位の変動を考察するための等価回路を含む断面図、
（ｂ）は、ノイズ成分ＶN （ｔ）の変動の様子を示すグ
ラフ、（ｃ）は、ｎウェル５の電位Ｖ5 の変動の様子を
示すグラフである。
【図２８】（ａ）は、図１に示した本発明の第１の実施
例の半導体装置のウェル構造の、矢印Ｘ2 方向の不純物
濃度分布を示すグラフを示す図、（ｂ）は、高濃度ｐ型
層３４とｐウェル２８とを１回のイオン注入で形成した
と仮定した場合の、（ａ）と同様のグラフを示す図であ
る。
【符号の説明】
２１ シリコン基板（半導体基板） ２２ 分離酸化膜 ２３，２４，３０，３１ ｎウェル ２５，２６，２７，２８ ｐウェル ３２ 高濃度ｎ型層 ３３，３４ 高濃度ｐ型層 ３７，３８，３９ レジスト膜 ４０，４１ 高濃度ｐ型埋込層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この半導体基板表面に形
    成され、活性領域を分離絶縁する分離酸化膜と、 この分離酸化膜によって分離絶縁された活性領域表面か
    ら所定の深さにかけて形成された上層第１導電型ウェル
    と、 この上層第１導電型ウェルの下面を覆い、かつ前記上層
    第１導電型ウェルの周側面を前記分離酸化膜とともに包
    囲するように、前記活性領域全域にわたって連続して埋
    込形成された、所定厚さの高濃度第１導電型層と、 前記高濃度第１導電型層の下面を覆うように前記活性領
    域全域にわたって埋込形成された、所定厚さの下層第１
    導電型ウェルと、 を備えた半導体装置。
  2. 【請求項２】 前記下層第１導電型ウェルの下面および
    外周側面ならびに前記上層第１導電型ウェルおよび前記
    高濃度第１導電型層の外周側面を覆うように埋込み形成
    された、所定厚さの第２導電型ウェルをさらに備えた、
    請求項１記載の半導体装置。
  3. 【請求項３】 前記第２導電型ウェルの下面全域に接す
    るように、少なくとも前記第２導電型ウェルの下方の領
    域に埋込み形成された、所定厚さの高濃度第１導電型埋
    込層をさらに備えた、請求項２記載の半導体装置。
  4. 【請求項４】 半導体基板の表面に、活性領域を分離絶
    縁する分離酸化膜を形成する工程と、 第１導電型の不純物を、所定の注入エネルギ、所定のド
    ーズ量で前記半導体基板表面に注入し、前記活性領域全
    域にわたって、所定の深さに所定厚さの下層第１導電型
    ウェルを埋込み形成する工程と、 前記下層第１導電型ウェルを形成したときよりも低い注
    入エネルギかつより高いドーズ量で第１導電型不純物を
    注入し、前記下層第１導電型ウェルの上面に接するよう
    に、前記活性領域全域にわたって高濃度第１導電型層を
    形成する工程と、 前記高濃度第１導電層を形成する工程よりも低い注入エ
    ネルギ、かつより低いドーズ量で、第１導電型不純物を
    注入し、前記高濃度第１導電型層の上面に接するよう
    に、前記活性領域全域にわたって上層第１導電型ウェル
    を形成する工程と、 を備えた半導体装置の製造方法。
  5. 【請求項５】 前記分離酸化膜を形成する工程の後、か
    つ前記下層第１導電型ウェルを埋込み形成する工程の前
    に、 所定の注入エネルギおよび所定のドーズ量で第２導電型
    の不純物を注入し、後に形成される前記下層第１導電型
    ウェルの下面および外周側壁、ならびに、前記高濃度第
    １導電型ウェルおよび前記高濃度第１導電型層の外周側
    壁とに接してそれらを包囲する位置に、所定の注入エネ
    ルギと所定のドーズ量で、第２導電型の不純物を注入す
    ることにより、第２導電型ウェルを形成する工程をさら
    に備えた請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 前記分離酸化膜を形成する工程の後、か
    つ前記第２導電型ウェルを形成する工程の前に、少なく
    とも前記第２導電型ウェルの下面全面に接するように、
    所定の注入エネルギとドーズ量で第１導電型不純物を注
    入し、高濃度第１導電型埋込層を形成する工程をさらに
    備えた、請求項５記載の半導体装置の製造方法。
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