KR0131373B1 - 반도체 소자의 데이터 출력버퍼 - Google Patents
반도체 소자의 데이터 출력버퍼Info
- Publication number
- KR0131373B1 KR0131373B1 KR1019940013500A KR19940013500A KR0131373B1 KR 0131373 B1 KR0131373 B1 KR 0131373B1 KR 1019940013500 A KR1019940013500 A KR 1019940013500A KR 19940013500 A KR19940013500 A KR 19940013500A KR 0131373 B1 KR0131373 B1 KR 0131373B1
- Authority
- KR
- South Korea
- Prior art keywords
- well
- region
- output buffer
- data output
- guard ring
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000000903 blocking effect Effects 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, CMOS 데이터 출력 버퍼에 있어 NMOS 드레인으로부터 주입된 소수 캐리어(Minority Carrier)가 PMOS 의 N-웰 전압으로 사용되는 Vcc단자로 이동하는 것을 차단하는 N-웰 가드링(N-Well Guard Ring)을 데이터 입출력 패드(Data I/O Pad)아래부분까지 확장 구성하므로써, 소수 캐리어의 이동을 차단하게하여 래치-업(Latch-Up)을 방지할 수 있는 반도체 소자의 데이터 출력버퍼에 관해 기술된다.
Description
제1도는 종래 기술에 의한 반도체 소자의 데이터 출럭버퍼의 레이아웃도.
제2도는 제1도의 X-X'선을 따라 절단한 절단면도.
제3도는 본 발명에 의한 반도체 소자의 데이터 출력버퍼의 레이아웃도.
제4도는 제3도의 X-X'선을 따라 절단한 절단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : P-웰
3 : N-웰 4,4A,4B : N-웰 가드링
5 : 데이타 입출력 패드 6 : 절연막
7 : 금속배선 21,31 : 게이트전극
22, 23, 34, 41, 41A, 41B : N+영역
32,33 : P+영역
본 발명은 반도체 소자의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 CMOS 데이터 출력 버퍼에 있어 MNOS 드레인으로부터 주입된 소수 캐리어(Minority Carrier)가 PMOS의 N-웰 전압으로 사용되는 Vcc 단자로 이동하는 것을 차단하는 N-웰 가드링(N-Well Guard Ring)을 데이터 입출력 패드(Data I/O Pad)아래부분까지 확장 구성하므로써, 소수 캐리어의 이동을 차단하게하여 래치-업(Latch-Up)을 방지할 수 있는 반도체 소자의 데이터 출력 버퍼에 관한 것이다.
일반적으로, CMOS 데이터 출력 버퍼는 NMOS 드레인으로부터 주입된 소수 캐리어가 N-웰 가드링에 의해 차단되지 못하고 PMOS의 웰 전압으로 사용되는 Vcc 단자까지 도달하여 그 소수 캐리어의 수가 증가하면 기생 바이폴라 트랜지스터(Parasitic Bipolar Transistor)가 턴-온(Turn-On)되면서 래치-업이 발생되게 된다.
종래 CMOS 회로로 구성되는 데이터 출력 버퍼를 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
제1도는 종래 기술에 의한 반도체 소자의 데이터 출력 버퍼의 레이아웃도이고, 제2도는 제1도의 X-X'선을 따라 절단한 절단면도로서, 소정의 P형 기판(1)상에 일정간격 이격되도록 P-웰(2)과 N-웰(3)을 각각 형성하여, 상기 P-웰(2)상에는 NMOS 트랜지스터가 구비되고, 상기 N-웰(3)상에는 PMOS 트랜지스터가 구비되며, 상기 NMOS 트랜지스터와 PMOS 트랜지스터간에 소수 캐리어의 이동을 차단하도록 NMOS 트랜지스터가 형성된 P-웰(2) 주변에 제1 N-웰 가드링(4A)이, 그리고 PMOS 트랜지스터가 형성된 N-웰(3) 주변에 제2 N-웰 가드링(4B)이 각각 형성되고, 상기 제1 N-웰 가드링(4A)과 상기 제2 N-웰 가드링(4B) 사이에 위치되어 상기 NMOS 트랜지스터와 PMOS 트랜지스터를 각각 접속하는 데이터 입출력 패드(5)를 구비하여 데이터 출력버퍼가 구성된다.
상기 NMOS 트랜지스터는 게이트 전극(21)과 그 양측에 소오스 및 드레인 전극용으로 제1 및 2 N+영역(22 및 23)을 구비하여 이루어지는데, 상기 제 1 N+영역 (22)은 일측단자가 접지되는 Vss 전원에 연결되고, 상기 제2 N+영역(23)은 데이터 입출력패드(5)의 소정부분에 연결된다.
상기 PMOS 트랜지스터는 게이트 전극(31)과 그 양측에 소오스 및 드레인 전극용으로 제1 및 2 P+영역(32 및 33)을 구비하여 이루어지되 상기 제2 P+영역(33)에 근접되도록 제3 N+영역(34)을 형성하여 상기 NMOS 트랜지스터와의 호환성을 고려한다. 상기 제1 P+영역(32)은 데이터 입출력 패드(5)의 소정부분에 연결되고, 상기 제2 P+ 영역(33)과 제3 N+영역(34)은 Vcc 전원에 연결된다.
상기 제1 및 2 N-웰 가드링(4A 및 4B) 각각에는 접합부로 제4 및 5 N+영역(41A 및 41B)을 형성하고 상기 제4 및 5 N+영역(41A 및 41B) 각각은 Vcc 전원에 연결된다.
도면에서 미설명부호(6)은 절연막이며, (7)은 금속배선이다. 상기한 구성을 갖는 데이터 출력버퍼는 동작시에 NMOS 트랜지스터의 드레인 즉, 제 2 N+영역(22)으로부터 주입된 소수캐리어가 PMOS 트랜지스터 쪽으로 이동하게 되는데, 이동되는 소수 캐리어는 제1 및 2 N-웰 가드링(4A 및 4B)에 의해 차단되어진다.
그러나, 제2도에 도시된 바와 같이 제2 N+영역(22)으로부터 주입된 소수 캐리어가 제1 및 2 N-웰 가드링(4A 및 4B)에 의해 차단되지 못하고 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc 단자까지 도달하게 되면 기생 바이폴라 트랜지스터가 턴-온되면서 래치-업이 발생하게 되어 소자의 신뢰도를 저하시키게 된다.
따라서, 본 발명은 NMOS 트랜지스터로부터 소수 캐리어가 PMOS 트랜지스터 웰 바이어스로 사용되는 Vcc단자에 도달하지 못하게하여 래치-업 발생을 방지하여 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 데이터 출력버퍼를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 데이터 출력 버퍼는 소수 캐리어를 차단하는 N-웰 가드링을 데이터 입출력 피드 아래부분 즉, NMOS와 PMOS 트랜지스터 사이 전체에 확장하여 형성되도록 구성하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3도는 본 발명에 의한 반도체 소자의 데이터 출력 버퍼의 레이아웃도이고, 제4도는 제3도의 X-X'선을 따라 절단한 절단면도로서, 기본적인 구성은 전술한 종래의 데이터 출력 버퍼와 같이 한 단자가 Vss 전원에 연결되고 다른 단자가 데이터 입출력 패드의 소정부분에 연결되는 NMOS 트랜지스터, 한 단자가 Vcc 전원이 연결되고 다른 단자가 데이터 입출력 패드의 소정부분에 연결되는 PMOS 트랜지스터 및 상기 NMOS 와 PMOS 사이에서 소수 캐리어를 차단하는 N-웰 가드링으로 구성된다.
본 발명의 데이터 출력 버퍼에서 중요한 부분은 소수 캐리어를 차단하는 N-웰 가드링 부분으로, 이를 중심으로 상세히 설명하며, 그 외의 구성 부분에 대해서는 전술한 제1도 및 제2도를 준용하기로 한다.
제3도 및 제4도에 도시된 바와같이 본 발명의 데이터 출력버퍼에서 N-웰 가드링(4)은 P-웰(2) 및 N-웰(3) 주변을 감싸면서 N-웰(2)과 P-웰(3)사이의 공간 부분에도 형성되도록 구비하여 그 영역을 확장한 구조이다.
즉, 상기 N-웰 가드링(4)은 종래 제1도 및 제2도에 도시된 제1 및 2 N-웰 가드링(4A 및 4B)과 같이 각각으로 분리된 구조가 아니라 데이터 입출력 패드(5) 아래부분까지 확장하여 하나로 일체화시키므로써 제2 N+ 영역(22)으로부터 주입된 소수 캐리어가 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc단자에 도달하기전에 이들을 차단하므로 인하여 래치-업 발생을 방지한다.
또한 종래 제1 및 2 N-웰 가드링(4A 및 4B) 각각에 Vcc 전원의 접합부로서 제4 및 5 N+영역(41a 및 41b)을 각각으로 형성하였으나, 본 발명의 N-웰 가드링(4)은 하나로 구성되어 있어 Vcc 전원의 접합부로 N-웰 가드링(4) 가장자리부를 따라 하나로 연결된 N+영역(41)을 형성한다.
상술한 바와 같이 본 발명의 데이터 출력 버퍼는 데이터 입출력 패드 아래부분 즉, NMOS가 형성된 P-웰 및 PMOS가 형성된 N-웰 주변을 감싸면서 N-웰과 P-웰사이의 공간 부분까지 확장되도록 N-웰 가드링을 형성하므로 NMOS 트랜지스터로부터 주입된 소수 캐리어가 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc 단자로 이동하는 것을 차단하여 래치-업을 방지할 수 있어 소자의 신뢰도를 향상시킬 수 있다.
Claims (4)
- 반도체 소자의 데이터 출력버퍼에 있어서, P형 기판(1)상에 형성된 P-웰(2)에 게이트 전극(21), 소오스 및 드레인 전극용 제1 및 2 N+영역(22 및 23)을 갖는 NMOS 트랜지스터와, 상기 P-웰(2)로부터 일정간격 이격되어 P형 기판(1)상에 형성된 N-웰(3)에 게이트 전극(31), 소오스 및 드레인 전극용 제1 및 2 P+영역(32 및 33)을 갖는 PMOS 트랜지스터와, 상기 NMOS 트랜지스터의 제2 N+ 영역(23)에 연결되고 상기 PMOS 트랜지스터의 제1 P+영역(32)에 연결되는 데이터 입출력 패드(5)와, 상기 P-웰(2) 및 N-웰(3) 주변을 감싸되 P-웰(2)과 N-웰(3) 사이의 이격공간부분 전체에 걸쳐 형성된 N-웰 가드링(4)으로 구성된 것을 특징으로 하는 데이터 출력버퍼.
- 제1항에 있어서, 상기 N-웰 가드링(4)은 NMOS 트랜지스터로부터 PMOS 트랜지스터로 이동하는 소수 캐리어를 차단하는 것을 특징으로 하는 데이터 출력버퍼.
- 제1항 또는 제2항에 있어서, 상기 N-웰 가드링(4)의 가장자리부를 따라 Vcc 전원의 접합부로서 N+영역(41)이 형성되어짐을 특징으로 하는 데이터 출력버퍼.
- 제1항에 있어서, 상기 제1 N+ 영역(22)은 일측단자가 접지되는 Vss 전원에 연결되고, 상기 제2 P+영역(33)은 인접하여 형성된 제3 N+영역(34)과 함께 Vcc 전원에 연결되는 것을 특징으로 하는 데이터 출력버퍼.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940013500A KR0131373B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 데이터 출력버퍼 |
US08/476,597 US5675170A (en) | 1994-06-15 | 1995-06-07 | Data output buffer |
JP7143042A JP3049198B2 (ja) | 1994-06-15 | 1995-06-09 | データ出力バッファ |
DE19521470A DE19521470B4 (de) | 1994-06-15 | 1995-06-13 | Datenausgabepuffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940013500A KR0131373B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 데이터 출력버퍼 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960002788A KR960002788A (ko) | 1996-01-26 |
KR0131373B1 true KR0131373B1 (ko) | 1998-04-15 |
Family
ID=19385345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940013500A KR0131373B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 데이터 출력버퍼 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5675170A (ko) |
JP (1) | JP3049198B2 (ko) |
KR (1) | KR0131373B1 (ko) |
DE (1) | DE19521470B4 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100391153B1 (ko) * | 2001-03-12 | 2003-07-12 | 삼성전자주식회사 | 반도체 장치의 레이아웃 방법 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100307554B1 (ko) | 1998-06-30 | 2001-11-15 | 박종섭 | Esd 소자를 구비하는 반도체장치 |
US6190954B1 (en) | 1999-01-11 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Robust latchup-immune CMOS structure |
WO2003003561A1 (fr) * | 2001-06-29 | 2003-01-09 | Niigata Seimitsu Co., Ltd. | Circuit melangeur de frequences |
US20050085028A1 (en) * | 2003-10-21 | 2005-04-21 | International Business Machines Corporation | Method and structure to suppress external latch-up |
JP4824385B2 (ja) * | 2005-10-25 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
EP0119260A4 (en) * | 1982-09-20 | 1985-10-01 | Semi Processes Inc | CMOS INTEGRATED CIRCUIT WITH PROTECTION BANDS TO PROVIDE PROTECTION AGAINST LOCKINGS. |
JPS61144846A (ja) * | 1984-12-18 | 1986-07-02 | Toshiba Corp | 大規模集積回路装置 |
JPS61208863A (ja) * | 1985-03-14 | 1986-09-17 | Toshiba Corp | Cmos半導体装置 |
JPH0654797B2 (ja) * | 1986-08-06 | 1994-07-20 | 日産自動車株式会社 | Cmos半導体装置 |
JPH0241456U (ko) * | 1988-09-09 | 1990-03-22 | ||
US5216294A (en) * | 1989-05-31 | 1993-06-01 | Samsung Electronics Co., Ltd. | Data output buffer using a junction field effect transistor |
JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
US5473183A (en) * | 1992-02-21 | 1995-12-05 | Sony Corporation | Semiconductor device of a first conductivity type which has a first well of a second conductivity type formed therein and a second well of the first conductivity type formed in the first well and a pair of MOSFET formed in the first and second wells |
US5406513A (en) * | 1993-02-05 | 1995-04-11 | The University Of New Mexico | Mechanism for preventing radiation induced latch-up in CMOS integrated circuits |
-
1994
- 1994-06-15 KR KR1019940013500A patent/KR0131373B1/ko not_active IP Right Cessation
-
1995
- 1995-06-07 US US08/476,597 patent/US5675170A/en not_active Expired - Lifetime
- 1995-06-09 JP JP7143042A patent/JP3049198B2/ja not_active Expired - Lifetime
- 1995-06-13 DE DE19521470A patent/DE19521470B4/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100391153B1 (ko) * | 2001-03-12 | 2003-07-12 | 삼성전자주식회사 | 반도체 장치의 레이아웃 방법 |
Also Published As
Publication number | Publication date |
---|---|
JPH08162539A (ja) | 1996-06-21 |
DE19521470B4 (de) | 2006-02-16 |
KR960002788A (ko) | 1996-01-26 |
US5675170A (en) | 1997-10-07 |
DE19521470A1 (de) | 1995-12-21 |
JP3049198B2 (ja) | 2000-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0782192B1 (en) | Electrostatic discharge structure of semiconductor device | |
US6552597B1 (en) | Integrated circuit with closely coupled high voltage output and offline transistor pair | |
KR100431066B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
US8597993B2 (en) | Electrostatic discharge (ESD) device and method of fabricating | |
TW335513B (en) | Semiconductor component for high voltage | |
KR100350592B1 (ko) | 반도체 집적 회로 | |
KR100222078B1 (ko) | 최소면적에 형성되는 정전기 보호 회로 | |
US20050045953A1 (en) | Semiconductor device | |
US7196378B2 (en) | Electrostatic-protection dummy transistor structure | |
JPH0144021B2 (ko) | ||
US6278162B1 (en) | ESD protection for LDD devices | |
US6259139B1 (en) | Embedded well diode MOS ESD protection circuit | |
KR0131373B1 (ko) | 반도체 소자의 데이터 출력버퍼 | |
KR100301538B1 (ko) | 반도체장치 | |
US20040252427A1 (en) | Semiconductor device | |
US5892263A (en) | CMOS device connected to at least three power supplies for preventing latch-up | |
US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
JPH07335894A (ja) | 半導体装置 | |
JPH044755B2 (ko) | ||
US6757148B2 (en) | Electro-static discharge protection device for integrated circuit inputs | |
US6759716B1 (en) | Input/output protection device for a semiconductor integrated circuit | |
JPH0572110B2 (ko) | ||
JP3036752B2 (ja) | 半導体装置 | |
JPH1168043A (ja) | Esd保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111024 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 16 |
|
LAPS | Lapse due to unpaid annual fee |