KR0131373B1

KR0131373B1 - 반도체 소자의 데이터 출력버퍼

Info

Publication number: KR0131373B1
Application number: KR1019940013500A
Authority: KR
Inventors: 김필종
Original assignee: 김주용; 현대전자산업(주)
Priority date: 1994-06-15
Filing date: 1994-06-15
Publication date: 1998-04-15
Also published as: US5675170A; JPH08162539A; KR960002788A; DE19521470A1; DE19521470B4; JP3049198B2

Abstract

본 발명은 반도체 소자의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, CMOS 데이터 출력 버퍼에 있어 NMOS 드레인으로부터 주입된 소수 캐리어(Minority Carrier)가 PMOS 의 N-웰 전압으로 사용되는 Vcc단자로 이동하는 것을 차단하는 N-웰 가드링(N-Well Guard Ring)을 데이터 입출력 패드(Data I/O Pad)아래부분까지 확장 구성하므로써, 소수 캐리어의 이동을 차단하게하여 래치-업(Latch-Up)을 방지할 수 있는 반도체 소자의 데이터 출력버퍼에 관해 기술된다.

Description

반도체 소자의 데이터 출력버퍼

제1도는 종래 기술에 의한 반도체 소자의 데이터 출럭버퍼의 레이아웃도.

제2도는 제1도의 X-X'선을 따라 절단한 절단면도.

제3도는 본 발명에 의한 반도체 소자의 데이터 출력버퍼의 레이아웃도.

제4도는 제3도의 X-X'선을 따라 절단한 절단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 기판 2 : P-웰

3 : N-웰 4,4A,4B : N-웰 가드링

5 : 데이타 입출력 패드 6 : 절연막

7 : 금속배선 21,31 : 게이트전극

22, 23, 34, 41, 41A, 41B : N⁺영역

32,33 : P⁺영역

본 발명은 반도체 소자의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 CMOS 데이터 출력 버퍼에 있어 MNOS 드레인으로부터 주입된 소수 캐리어(Minority Carrier)가 PMOS의 N-웰 전압으로 사용되는 Vcc 단자로 이동하는 것을 차단하는 N-웰 가드링(N-Well Guard Ring)을 데이터 입출력 패드(Data I/O Pad)아래부분까지 확장 구성하므로써, 소수 캐리어의 이동을 차단하게하여 래치-업(Latch-Up)을 방지할 수 있는 반도체 소자의 데이터 출력 버퍼에 관한 것이다.

일반적으로, CMOS 데이터 출력 버퍼는 NMOS 드레인으로부터 주입된 소수 캐리어가 N-웰 가드링에 의해 차단되지 못하고 PMOS의 웰 전압으로 사용되는 Vcc 단자까지 도달하여 그 소수 캐리어의 수가 증가하면 기생 바이폴라 트랜지스터(Parasitic Bipolar Transistor)가 턴-온(Turn-On)되면서 래치-업이 발생되게 된다.

종래 CMOS 회로로 구성되는 데이터 출력 버퍼를 제1도 및 제2도를 참조하여 설명하면 다음과 같다.

제1도는 종래 기술에 의한 반도체 소자의 데이터 출력 버퍼의 레이아웃도이고, 제2도는 제1도의 X-X'선을 따라 절단한 절단면도로서, 소정의 P형 기판(1)상에 일정간격 이격되도록 P-웰(2)과 N-웰(3)을 각각 형성하여, 상기 P-웰(2)상에는 NMOS 트랜지스터가 구비되고, 상기 N-웰(3)상에는 PMOS 트랜지스터가 구비되며, 상기 NMOS 트랜지스터와 PMOS 트랜지스터간에 소수 캐리어의 이동을 차단하도록 NMOS 트랜지스터가 형성된 P-웰(2) 주변에 제1 N-웰 가드링(4A)이, 그리고 PMOS 트랜지스터가 형성된 N-웰(3) 주변에 제2 N-웰 가드링(4B)이 각각 형성되고, 상기 제1 N-웰 가드링(4A)과 상기 제2 N-웰 가드링(4B) 사이에 위치되어 상기 NMOS 트랜지스터와 PMOS 트랜지스터를 각각 접속하는 데이터 입출력 패드(5)를 구비하여 데이터 출력버퍼가 구성된다.

상기 NMOS 트랜지스터는 게이트 전극(21)과 그 양측에 소오스 및 드레인 전극용으로 제1 및 2 N⁺영역(22 및 23)을 구비하여 이루어지는데, 상기 제 1 N⁺영역 (22)은 일측단자가 접지되는 Vss 전원에 연결되고, 상기 제2 N⁺영역(23)은 데이터 입출력패드(5)의 소정부분에 연결된다.

상기 PMOS 트랜지스터는 게이트 전극(31)과 그 양측에 소오스 및 드레인 전극용으로 제1 및 2 P⁺영역(32 및 33)을 구비하여 이루어지되 상기 제2 P⁺영역(33)에 근접되도록 제3 N⁺영역(34)을 형성하여 상기 NMOS 트랜지스터와의 호환성을 고려한다. 상기 제1 P⁺영역(32)은 데이터 입출력 패드(5)의 소정부분에 연결되고, 상기 제2 P+ 영역(33)과 제3 N⁺영역(34)은 Vcc 전원에 연결된다.

상기 제1 및 2 N-웰 가드링(4A 및 4B) 각각에는 접합부로 제4 및 5 N⁺영역(41A 및 41B)을 형성하고 상기 제4 및 5 N⁺영역(41A 및 41B) 각각은 Vcc 전원에 연결된다.

도면에서 미설명부호(6)은 절연막이며, (7)은 금속배선이다. 상기한 구성을 갖는 데이터 출력버퍼는 동작시에 NMOS 트랜지스터의 드레인 즉, 제 2 N⁺영역(22)으로부터 주입된 소수캐리어가 PMOS 트랜지스터 쪽으로 이동하게 되는데, 이동되는 소수 캐리어는 제1 및 2 N-웰 가드링(4A 및 4B)에 의해 차단되어진다.

그러나, 제2도에 도시된 바와 같이 제2 N⁺영역(22)으로부터 주입된 소수 캐리어가 제1 및 2 N-웰 가드링(4A 및 4B)에 의해 차단되지 못하고 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc 단자까지 도달하게 되면 기생 바이폴라 트랜지스터가 턴-온되면서 래치-업이 발생하게 되어 소자의 신뢰도를 저하시키게 된다.

따라서, 본 발명은 NMOS 트랜지스터로부터 소수 캐리어가 PMOS 트랜지스터 웰 바이어스로 사용되는 Vcc단자에 도달하지 못하게하여 래치-업 발생을 방지하여 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 데이터 출력버퍼를 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 데이터 출력 버퍼는 소수 캐리어를 차단하는 N-웰 가드링을 데이터 입출력 피드 아래부분 즉, NMOS와 PMOS 트랜지스터 사이 전체에 확장하여 형성되도록 구성하는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제3도는 본 발명에 의한 반도체 소자의 데이터 출력 버퍼의 레이아웃도이고, 제4도는 제3도의 X-X'선을 따라 절단한 절단면도로서, 기본적인 구성은 전술한 종래의 데이터 출력 버퍼와 같이 한 단자가 Vss 전원에 연결되고 다른 단자가 데이터 입출력 패드의 소정부분에 연결되는 NMOS 트랜지스터, 한 단자가 Vcc 전원이 연결되고 다른 단자가 데이터 입출력 패드의 소정부분에 연결되는 PMOS 트랜지스터 및 상기 NMOS 와 PMOS 사이에서 소수 캐리어를 차단하는 N-웰 가드링으로 구성된다.

본 발명의 데이터 출력 버퍼에서 중요한 부분은 소수 캐리어를 차단하는 N-웰 가드링 부분으로, 이를 중심으로 상세히 설명하며, 그 외의 구성 부분에 대해서는 전술한 제1도 및 제2도를 준용하기로 한다.

제3도 및 제4도에 도시된 바와같이 본 발명의 데이터 출력버퍼에서 N-웰 가드링(4)은 P-웰(2) 및 N-웰(3) 주변을 감싸면서 N-웰(2)과 P-웰(3)사이의 공간 부분에도 형성되도록 구비하여 그 영역을 확장한 구조이다.

즉, 상기 N-웰 가드링(4)은 종래 제1도 및 제2도에 도시된 제1 및 2 N-웰 가드링(4A 및 4B)과 같이 각각으로 분리된 구조가 아니라 데이터 입출력 패드(5) 아래부분까지 확장하여 하나로 일체화시키므로써 제2 N+ 영역(22)으로부터 주입된 소수 캐리어가 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc단자에 도달하기전에 이들을 차단하므로 인하여 래치-업 발생을 방지한다.

또한 종래 제1 및 2 N-웰 가드링(4A 및 4B) 각각에 Vcc 전원의 접합부로서 제4 및 5 N⁺영역(41a 및 41b)을 각각으로 형성하였으나, 본 발명의 N-웰 가드링(4)은 하나로 구성되어 있어 Vcc 전원의 접합부로 N-웰 가드링(4) 가장자리부를 따라 하나로 연결된 N⁺영역(41)을 형성한다.

상술한 바와 같이 본 발명의 데이터 출력 버퍼는 데이터 입출력 패드 아래부분 즉, NMOS가 형성된 P-웰 및 PMOS가 형성된 N-웰 주변을 감싸면서 N-웰과 P-웰사이의 공간 부분까지 확장되도록 N-웰 가드링을 형성하므로 NMOS 트랜지스터로부터 주입된 소수 캐리어가 PMOS 트랜지스터의 웰 바이어스로 사용되는 Vcc 단자로 이동하는 것을 차단하여 래치-업을 방지할 수 있어 소자의 신뢰도를 향상시킬 수 있다.

Claims

반도체 소자의 데이터 출력버퍼에 있어서, P형 기판(1)상에 형성된 P-웰(2)에 게이트 전극(21), 소오스 및 드레인 전극용 제1 및 2 N⁺영역(22 및 23)을 갖는 NMOS 트랜지스터와, 상기 P-웰(2)로부터 일정간격 이격되어 P형 기판(1)상에 형성된 N-웰(3)에 게이트 전극(31), 소오스 및 드레인 전극용 제1 및 2 P⁺영역(32 및 33)을 갖는 PMOS 트랜지스터와, 상기 NMOS 트랜지스터의 제2 N+ 영역(23)에 연결되고 상기 PMOS 트랜지스터의 제1 P⁺영역(32)에 연결되는 데이터 입출력 패드(5)와, 상기 P-웰(2) 및 N-웰(3) 주변을 감싸되 P-웰(2)과 N-웰(3) 사이의 이격공간부분 전체에 걸쳐 형성된 N-웰 가드링(4)으로 구성된 것을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 N-웰 가드링(4)은 NMOS 트랜지스터로부터 PMOS 트랜지스터로 이동하는 소수 캐리어를 차단하는 것을 특징으로 하는 데이터 출력버퍼.
제1항 또는 제2항에 있어서, 상기 N-웰 가드링(4)의 가장자리부를 따라 Vcc 전원의 접합부로서 N⁺영역(41)이 형성되어짐을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 제1 N+ 영역(22)은 일측단자가 접지되는 Vss 전원에 연결되고, 상기 제2 P⁺영역(33)은 인접하여 형성된 제3 N⁺영역(34)과 함께 Vcc 전원에 연결되는 것을 특징으로 하는 데이터 출력버퍼.