JP4824385B2 - 半導体装置 - Google Patents
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Description
アナログ回路と、デジタル回路とを同一基板上に搭載すると、デジタル回路から発生したノイズが基板を通じてアナログ回路に侵入し、アナログ回路の動作を妨げることがある。
例えば、図9に示すように、P型の半導体基板201に、アナログ回路形成領域を構成するNウェル202と、デジタル回路形成領域を構成するNウェル203とを形成し、デジタル回路形成領域のNウェル203中にガードリング204を形成するものが提案されている(特許文献1参照)。
Nウェル202には、アナログ回路205が形成され、Nウェル203には、デジタル回路206が形成されている。
この特許文献1では、ガードリング204の深さを調整することにより、デジタル回路形成領域からアナログ回路形成領域へのノイズの伝播を防止できるとしている。
なお、図10において、符号107、108は、ガードリングを示す。
しかしながら、特許文献1では、アナログ回路形成領域のNウェル202、あるいは、デジタル回路形成領域のNウェル203をPウェルに変え、PN接合が形成されなくなった場合のノイズの伝播に関しては全く考慮されていない。そのため、特許文献1の構造において、アナログ回路形成領域のNウェル202、あるいは、デジタル回路形成領域のNウェル203をPウェルに変えた場合には、ノイズの伝播を抑制することが困難である。
しかしながら、近年、より確実にノイズの伝播を抑制すること、なかでも、高周波領域でのノイズの伝播を防止することが望まれているが、半導体装置100では、こうした要求に応えることが困難である。
このように、本発明では、接合容量を低くするとともに、抵抗値を大きくすることで、逆導電型のガードリングと、一方の素子形成領域の一導電型のウェルとの間に形成される回路のインピーダンスを大きくすることができる。これにより、素子形成領域間のノイズの伝播、特に、高周波領域のノイズの伝播を確実に遮断することができる。
図1には、本実施形態の半導体装置1が示されている。
まず、この半導体装置1の概要について説明する。
半導体装置1は、少なくとも第一の素子形成領域11および、第二の素子形成領域12が形成された一導電型の半導体基板10を備え、半導体基板10の各素子形成領域11,12には、ウェル111,121がそれぞれ形成されるとともに、少なくとも一方の素子形成領域11のウェル111は一導電型であり、ウェル111,121間には、逆導電型のガードリング13が形成され、ガードリング13と、一方の素子形成領域11のウェル111との間には、一方の素子形成領域11のウェル111よりも不純物濃度が低い一導電型の領域14が形成されている。
半導体装置1は、半導体基板10を備えるものである。この半導体基板10は、本実施形態では、P型(一導電型)のシリコン基板である。
この半導体基板10には、第一の素子形成領域(本実施形態では、アナログ回路形成領域)11および、第二の素子形成領域(本実施形態では、デジタル回路形成領域)12が区画されている。
Pウェル111は、半導体基板10に対し、P型の不純物(例えば、ボロン)を注入することで形成される。
また、このようなPウェル111上方には、アナログ回路111Aを挟むようにして素子分離膜15が設けられている。
なお、Pウェル111は、第一の拡散層111Bと、この第一の拡散層111B上に形成された第二の拡散層111Cとを有する。第二の拡散層111Cは、第一の拡散層111Bと、素子分離膜15との間に形成されており、第二の拡散層111Cの不純物濃度は、第一の拡散層111Bの不純物濃度よりも高い。
このデジタル回路形成領域12には、P型のウェル(Pウェル)121が形成されている。このPウェル121は、半導体基板10の表面層に形成されており、このPウェル121には、NMOSトランジスタ等(図示略)を含むデジタル回路121Aが形成されている。
また、Pウェル121上方には、デジタル回路121Aを挟むようにして素子分離膜15が設けられている。
Pウェル121は、Pウェル111と同様、半導体基板10に対し、P型の不純物(例えば、ボロン)を注入することで形成される。
なお、Pウェル121は、第一の拡散層121Bと、この第一の拡散層121B上に形成された第二の拡散層121Cとを有する。第二の拡散層121Cは、第一の拡散層121Bと素子分離膜15との間に形成され、第二の拡散層121Cの不純物濃度は、第一の拡散層121Bの不純物濃度よりも高い。
ガードリング13は、アナログ回路形成領域11と、デジタル回路形成領域12との間に形成されている。具体的には、アナログ回路形成領域11のPウェル111と、デジタル回路形成領域12のPウェル121との間に配置されており、本実施形態では、図2に示すように、アナログ回路形成領域11のPウェル111を囲むようにリング状に形成されている。
このガードリング13は、半導体基板10の表面層に形成されたN型の拡散層である。
第一の拡散層131は、アナログ回路形成領域11のPウェル111を囲むようにリング状に形成されている。本実施形態では、第一の拡散層131の深さは、Pウェル111,121と略同じ深さである。
第二の拡散層132は、半導体基板10の素子形成面に形成されており、第一の拡散層131に接合している。第二の拡散層132の深さは、第一の拡散層131の深さよりも浅い。
第二の拡散層132は、第一の拡散層131よりも不純物濃度が高い。この第二の拡散層132は、第一の拡散層131に逆導電型の不純物を注入することで形成され、第一の拡散層131内に配置されることとなる。
ここで、第二の拡散層132は、第一の拡散層131と同様に、第一の素子形成領域11のPウェル111を囲むようにリング状に形成されていてもよく、また、リング状に形成されていなくてもよい。
この第二の拡散層132は、第一の拡散層131の電位を固定するために設けられたものである。
また、ガードリング13とPウェル121との間にも、一導電型の領域14が配置されている。
一導電型の領域14の不純物濃度は、Pウェル111、121の不純物濃度よりも低く、本実施形態では、半導体基板10の不純物濃度と等しい。
すなわち、一導電型の領域14は、半導体基板10に対し、不純物を注入していない領域である。一導電型の領域14の不純物濃度は、1×1015cm−3以下であることが好ましい。
すなわち、本実施形態では、ディープウェル16は、Pウェル111の底面の全面、さらには、ガードリング13とPウェル111との間の一導電型の領域14の底面全面を覆うように形成されている。
また、このディープウェル16は、ガードリング13の第一の拡散層131に接合している。
ここで、本実施形態では、ディープウェル16の不純物濃度と、第一の拡散層131の不純物濃度とは略等しい。
まず、図3(A)に示すように、半導体基板10の素子形成面に、素子分離膜15を設ける。具体的には、浅い溝を形成し、この浅い溝内に絶縁材料を埋設して、素子分離膜15を形成する。
このディープウェル16は、アナログ回路形成領域11のPウェル111を形成する予定の領域の下部に形成する。
ここで、例えば、デジタル回路形成領域12に、Pウェル121のみならず、Nウェルが形成されている場合には、ガードリング13の第一の拡散層131を形成する際に、デジタル回路形成領域12のNウェルも形成することが好ましい。
その後、第一の拡散層131の形成に使用したマスクを除去するとともに、所定のパターンの新たなフォトレジストマスクを設ける。そして、半導体基板10にP型の不純物(例えば、ボロン)を注入し、Pウェル111の第一の拡散層111B、Pウェル121の第一の拡散層121Bを形成する(図3(D)参照)。
その後、Pウェル111に、NMOSトランジスタ等(図示略)を含むアナログ回路111Aを形成するとともに、Pウェル121に、NMOSトランジスタ等(図示略)を含むデジタル回路121Aを形成する。
アナログ回路111A、デジタル回路121Aを形成する工程において、ソース/ドレイン領域となるN型の拡散層を形成するが、ソース/ドレイン領域となるN型の拡散層を形成する工程において、同時に、第一の拡散層131中に、第二の拡散層132を形成する。
以上のような工程により、半導体装置1が製造されることとなる。
本実施形態では、N型のガードリング13と、P型のウェル111,121との間にはP型のウェル111,121よりも不純物濃度が低い一導電型(P型)の領域14が配置されている。
N型のガードリング13と、一導電型(P型)の領域14との間で、PN接合が形成されるが、領域14の不純物濃度は、P型のウェル111,121の不純物濃度よりも低いので、従来のように、一方の素子形成領域の一導電型のウェルと、ガードリングとを当接させる構造に比べ、PN接合(図4の丸で囲った部分の容量)の接合容量を小さくすることができる。
なお、図4は、ガードリング13の等価回路である。
このように、半導体装置1では、接合容量を小さくするとともに、抵抗値を大きくすることができるので、N型のガードリング13とP型のウェル111との間、N型のガードリング13とP型のウェル121との間に形成される回路のインピーダンスを大きくすることができる。
Z=R+j(ωL−1/ωC)…(1)
(ただし、上記式(1)において、ωは周波数、Rは電気抵抗、Lは自己インダクタンス、Cは容量である。)
これにより、アナログ回路形成領域11、デジタル回路形成領域12間のノイズの伝播、特に、高周波領域のノイズの伝播を確実に遮断することができる。
このようなディープウェル16を設けることで、半導体基板10の底面側の領域を伝播するノイズが、アナログ回路形成領域11のPウェル111に達することを防止することができる。ガードリング13に加え、ディープウェル16を設けることで、デジタル回路形成領域12からのアナログ回路形成領域11へのノイズの伝播をより一層、確実に遮断することができる。
これにより、より確実に、アナログ回路形成領域11、デジタル回路形成領域12間のノイズの伝播を遮断することができる。
例えば、前記実施形態では、図1に示すように、素子分離膜15は、ガードリング13に当接していなかったが、例えば、図5に示すように、素子分離膜15がガードリング13に当接するような構成としてもよい。
このように、図6(A)、(B)に示すように、ディープウェル16を形成しないことで、半導体装置の製造工程の簡略化を図ることができる。
また、前記実施形態では、ガードリング13とPウェル111との間、ガードリング13とPウェル121との間に形成される領域14は、半導体基板10と同じ不純物濃度であり、半導体基板10に対し不純物を注入していない領域であるとしたが、これに限らず、半導体基板10に対して不純物を注入して領域14を形成してもよい。
例えば、図8(A)に示すように、ガードリング13Aは、平面形状が、平面略C字型のものであってもよい。また、図8(B)に示すように、ガードリング13Bは、複数のガードリング部13B1から構成され、ガードリング部13B1は、所定の間隔をあけて、アナログ回路形成領域11のPウェル111と、デジタル回路形成領域12のPウェル121との間に、配置されていてもよい。
10 半導体基板
11 アナログ回路形成領域(第一の素子形成領域)
12 デジタル回路形成領域(第二の素子形成領域)
13 ガードリング
13A ガードリング
13B ガードリング
13B1 ガードリング部
14 一導電型の領域
15 素子分離膜
16 ディープウェル
100 半導体装置
101 半導体基板
102 Pウェル
103 NMOSトランジスタ
104 PMOSトランジスタ
105 Nウェル
106 ガードリング
107 ガードリング
108 ガードリング
111A アナログ回路
111 Pウェル
111B 拡散層
111C 拡散層
121 Pウェル
121A デジタル回路
121B 拡散層
121C 拡散層
131 拡散層
132 拡散層
200 半導体装置
201 半導体基板
202 Nウェル
203 Nウェル
204 ガードリング
205 アナログ回路
206 デジタル回路
Claims (7)
- 第1導電型の半導体基板と
前記半導体基板に形成されており、前記第1導電型の第1のウェルと第2のウェルと、
前記第1のウェルと前記第2のウェルの間で、前記第2のウェルを囲むように設けられた前記第1導電型と逆導電型の第2導電型のガードリングと、
前記第1のウェルに形成されたデジタル回路領域と、
前記第2のウェルに形成されたアナログ回路領域と、
前記第2のウェルと前記ガードリングの間で前記アナログ回路領域を囲むように形成された、前記第2のウェルよりも不純物濃度の低い第1導電型の第1の低濃度領域と、
前記第2のウェルを囲むように設けられたガードリングの下に前記ガードリングと接合し、前記ガードリングで囲まれ、前記第2のウェルの底面側を覆うように形成された前記第2導電型と同一導電型の第2導電型のディープウェルと、
を有する半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のウェルと前記ガードリングの間に、前記第2のウェルよりも不純物濃度の低い前記第1導電型の第2の低濃度領域を有する半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1導電型がP型であり、前記第2導電型がN型である半導体装置。 - 請求項2に記載の半導体装置において、
前記第1および第2の低濃度領域の不純物濃度が前記半導体基板と等しい半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記ガードリングの前記半導体基板の表面に位置する部分に、前記ガードリングの他の領域よりも不純物濃度が高い拡散層を有する半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記第2のウェルと前記ガードリングの間で前記アナログ回路領域を囲むように形成され、前記第2のウェルよりも不純物濃度の低い前記第1導電型の低濃度領域を有し、当該低濃度領域の不純物濃度が1×15cm −3 以下である半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記第2導電型のガードリングと前記第2導電型のディープウェルの不純物濃度が等しい半導体装置。
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