KR20130074747A - 반도체 장치 - Google Patents

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KR20130074747A
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히로꼬 다시로
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후지쯔 가부시끼가이샤
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Abstract

고주파 대역에 의한 전압 변동을 억제할 수 있는 컨덴서를 갖는 반도체 장치를 제공한다.
제1의 제1 도전형 반도체 영역(2)과, 상기 제1의 제1 도전형 반도체 영역(2) 위에 형성되며, 상기 제1의 제1 도전형 반도체 영역(2)보다도 제1 도전형 불순물 농도가 높은 제2의 제1 도전형 반도체 영역(3)과, 상기 제2의 제1 도전형 반도체 영역(3) 위에 형성되는 제2 도전형 반도체 영역(4)과, 상기 제2 도전형 반도체 영역(4) 위에 형성되는 유전체막(5)과, 상기 유전체막(5) 위에 형성되는 상부 전극(7a)을 갖는 컨덴서를 구비하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
반도체 장치에 있어서, 논리 회로, CMOS를 포함하는 회로는, 직류 전력 공급을 위해 한 쌍의 전원선에 접속되어 있다. 또한, 한 쌍의 전원선에는 디커플링 컨덴서가 병렬로 접속되어 있다. 디커플링 컨덴서는, 바이패스 컨덴서라고도 하며, 한 쌍의 전원선에 공급되는 직류 전력의 전압 변동을 방지하기 위해서 접속되는 컨덴서다.
종래 사용되고 있는 디커플링 컨덴서의 구조는, 일반적으로 MOS 구조를 갖고 있다. 예를 들면, 실리콘 기판 중 p형 웰의 상부에 형성되는 n형 불순물 영역 위에 절연막이 형성되고, 그 절연막 위에 상부 전극이 형성되는 구조가 알려져 있다. 이 경우, 상부 전극의 측방에도 n형 불순물 영역을 형성하고, 상부 전극 아래의 n형 불순물 영역과 그 측방의 n형 불순물 영역의 불순물 농도를 동일하게 하는 것이 알려져 있다.
또한, 상부 전극으로서 폴리실리콘막을 사용하고, 폴리실리콘막 내에는 그 아래의 n형 불순물 영역과 동일한 도전형의 불순물을 도프함으로써, 주파수 응답성이 우수한 캐패시터를 형성하는 것이 알려져 있다.
또한, 불순물 농도가 균일한 p형 실리콘층을 절연막 위에 형성한 구조를 갖는 SOI 기판을 사용하고, 또한 그 p형 실리콘층의 상부에 p형 불순물을 주입해서 고농도화하고, 또한 p형 실리콘층 위에 절연막, 상부 전극을 차례로 형성한 구조의 컨덴서가 알려져 있다.
일본 특허 출원 공개 제2007-157892호 공보 일본 특허 출원 공개 제2003-347419호 공보
반도체 장치에서 처리하는 신호의 주파수가 더욱 높아짐에 따라, 디커플링 컨덴서에 의한 전압 변동의 억제도 고주파수화에 추종시키는 것이 요구된다. 그런데, 종래의 디커플링 컨덴서에 의하면, 고주파 대역에서 용량 특성이 작아지는 경향이 있어, 반도체 장치의 고속 동작에 지장을 초래한다.
본 발명의 목적은, 고주파 대역에 의한 전압 변동을 억제할 수 있는 컨덴서를 갖는 반도체 장치를 제공하는 데 있다.
본 실시 형태의 하나의 관점에 따르면, 반도체 회로와 컨덴서를 갖고, 상기 컨덴서는, 제1의 제1 도전형 반도체 영역과, 상기 제1의 제1 도전형 반도체 영역 위에 형성되며, 상기 제1의 제1 도전형 반도체 영역보다도 제1 도전형 불순물 농도가 높은 제2의 제1 도전형 반도체 영역과, 상기 제2의 제1 도전형 반도체 영역 위에 형성되는 제2 도전형 반도체 영역과, 상기 제2 도전형 반도체 영역 위에 형성되는 유전체막과, 상기 유전체막 위에 형성되는 상부 전극과, 상기 제2 도전형 반도체 영역의 상방에 형성되며, 상기 제2 도전형 반도체 영역에 전기적으로 접속되는 제1 배선과, 상기 상부 전극에 전기적으로 접속되는 제2 배선을 갖는 반도체 장치가 제공된다.
발명의 목적 및 이점은, 청구의 범위에 구체적으로 기재된 구성 요소 및 조합에 의해 실현되어 달성된다. 전술한 일반적인 설명 및 이하의 상세한 설명은, 전형예 및 설명을 위한 것으로서, 본 발명을 한정하기 위한 것은 아니라고 이해된다.
본 실시 형태에 따른 컨덴서를 전원선에 병렬로 접속함으로써, 고주파대에서의 컨덴서 용량을 종래보다도 높게 유지하여, 전원선에 접속되는 반도체 회로의 고주파 동작에 의한 직류 전압 변동을 억제할 수 있다.
도 1의 (a), (b)는 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 2는 실시 형태에 따른 반도체 장치의 등가 회로도.
도 3은 제1 실시 형태에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 4는 제1 비교예에 따른 반도체 장치에 포함되는 컨덴서를 도시하는 단면도.
도 5는 제1 비교예에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 6은 제2 비교예에 따른 반도체 장치에 포함되는 컨덴서를 도시하는 단면도.
도 7은 제2 비교예에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 8은 제1 실시 형태와 제2 비교예 각각의 반도체 장치에 있어서, 동작 주파수 10㎓에 있어서의 컨덴서의 인가 전압과 용량의 관계를 도시하는 특성도.
도 9는 제1 실시 형태와 제2 비교예 각각의 반도체 장치에 있어서, 동작 주파수 1㎒에 있어서의 컨덴서의 인가 전압과 용량의 관계를 도시하는 특성도.
도 10의 (a), (b)는 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 제2 실시 형태에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 12는 제3 비교예에 따른 반도체 장치에 포함되는 컨덴서를 도시하는 단면도.
도 13은 제3 비교예에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 14는 제4 비교예에 따른 반도체 장치에 포함되는 컨덴서를 도시하는 단면도.
도 15는 제4 비교예에 따른 반도체 장치에 포함되는 컨덴서에 인가되는 전압과 컨덴서 용량과 주파수의 관계를 도시하는 특성도.
도 16은 제1 실시 형태와 제4 비교예 각각의 반도체 장치에 있어서, 동작 주파수 10㎓에 있어서의 컨덴서의 인가 전압과 용량의 관계를 도시하는 특성도.
도 17은 제2 실시 형태와 제4 비교예 각각의 반도체 장치에 있어서, 동작 주파수 1㎒에 있어서의 컨덴서의 인가 전압과 용량의 관계를 도시하는 특성도.
이하에, 도면을 참조해서 실시 형태를 설명한다. 도면에 있어서, 마찬가지의 구성 요소에는 동일한 참조 번호가 부여되고 있다.
[제1 실시 형태]
도 1의 (a), (b)는 제1 실시 형태에 따른 반도체 장치와 그 형성 공정을 도시하는 단면도다. 다음으로, 도 1의 (a)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
도 1의 (a)에 있어서, p형 실리콘 기판(1) 위에는 p형 실리콘층(2)이 약 1.52㎛의 두께로 형성되어 있다. p형 실리콘 기판(1)은, p형 불순물로서 예를 들면 붕소를 약 1.3×1015㎝-3인 농도로 포함하며, 약 10Ω㎝의 전기 저항율을 갖고 있다. 또한, 실리콘층(2) 내의 p형 불순물, 예를 들면 붕소의 농도는, p형 실리콘 기판(1)의 p형 불순물 농도보다도 높으며, 예를 들면 약 1×1016㎝-3이다.
실리콘층(2)은, p형 실리콘 기판(1) 위에 에피택셜 성장한 불순물 농도 분포가 거의 균일한 p형 반도체 영역이지만, 실리콘 기판(1) 내에 p형 불순물, 예를 들면 붕소를 이온 주입함으로써 형성된 p형 반도체 영역이어도 된다.
그러한 상태에 있어서, 실리콘층(2) 위에 실리콘 산화막(도시 생략), 실리콘 질화막(도시 생략)을 차례로 형성한 후에, 이들의 막을 포토리소그래피법과 에칭 기술을 이용해서 소자 분리 영역에 개구를 형성해서 하드 마스크(도시 생략)로서 사용한다. 그 후에, 하드 마스크의 개구부를 통과시켜서 p형 실리콘층(2)에 소자 분리용 홈(2u)을 형성한다. 계속해서, 소자 분리용 홈(2u) 내에 절연막으로서 실리콘 산화막을 CVD법에 의해 형성해서 매립한 후에, 하드 마스크 위의 실리콘 산화막을 화학 기계 연마(CMP)법에 의해 제거하고, 계속해서 하드 마스크를 제거한다. 이에 의해, 소자 분리용 홈(2u) 내에 남겨진 실리콘 산화막을 쉘로우 트렌치 아이솔레이션(STI)(10)으로서 사용한다. STI(10)는 소자 분리용 절연층 중 하나이며, STI(10) 대신에 LOCOS법에 의해 소자 분리 절연층을 형성해도 된다.
계속해서, 실리콘층(2) 중 STI(10)에 둘러싸여진 컨덴서 형성 영역 I 내에 p형 불순물, 예를 들면 붕소(B)를 이온 주입한다. 이에 의해, p형 실리콘층(2)의 표면으로부터 약 0.52㎛의 깊이로서 p형 실리콘층(2)보다도 높은 p형 불순물 농도, 예를 들면 2자리 이상의 농도차인 5×1018㎝-3 ∼ 5×1019㎝-3을 갖는 p형 불순물 확산 영역(3)을 형성한다. 또한, p형 불순물을 이온 주입할 때는, 컨덴서 형성 영역 I 이외의 영역을 예를 들면 포토레지스트(도시 생략)에 의해 덮는다.
계속해서, p형 불순물 확산 영역(3) 내의 일부에, n형 불순물, 예를 들면 인(P)을 이온 주입한다. 이에 의해, p형 불순물 확산 영역(3)의 표면으로부터 약 20㎚인 접합 깊이로, 예를 들면 불순물 농도가 1×1019㎝-3 ∼ 5×1020㎝-3인 n형 불순물 확산 영역(4)을 형성한다. n형 불순물 확산 영역(4)은, 후술하는 상부 전극(7a)보다도 넓게 형성된다. 또한, n형 불순물을 이온 주입할 때는, n형 불순물 확산 영역(4)을 형성하고자 하는 영역 이외의 영역을 예를 들면 포토레지스트(도시 생략)에 의해 덮는다.
또한, n형 불순물 확산 영역(4)의 표면에 유전체막(5)으로서 두께 2㎚인 실리콘 산화막을 형성한다. 유전체막(5)은, 예를 들면 실리콘층(2), p형 불순물 확산 영역(3) 및 n형 불순물 확산 영역(4)의 표면을 열산화함으로써 형성된다.
또한, 유전체막(5)을 형성하기 전에 CMOS 형성 영역 II 내의 STI(10)에 의해 구획된 n형, p형 트랜지스터 형성 영역 III, IV 중 p형 MOS 트랜지스터 형성 영역 IV에 n형 불순물을 이온 주입해서 N웰(11)을 형성한다. N웰(11) 내의 n형 불순물 농도는 예를 들면 2×1016㎝-3 정도로 한다. 또한, n형 불순물을 주입할 때는, p형 MOS 트랜지스터 형성 영역 IV 이외의 영역을 포토레지스트(도시 생략)에 의해 덮는다. p형 실리콘층(2) 중 n형 MOS 트랜지스터 형성 영역 III는 P웰(12)로서 사용된다. 또한, p형 실리콘층(2) 중 n형 MOS 트랜지스터 형성 영역 III에 p형 불순물을 이온 주입해서 P웰(12)의 p형 불순물 농도를 높게 해도 되지만, P웰(12)과 p형 실리콘층(2)의 p형 불순물 농도차를 1자리 이내로 해도 된다.
그 후에, 실리콘층(2) 중 CMOS 형성 영역 II의 표면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)은, 예를 들면 실리콘층(2)의 표면을 열산화함으로써 형성된다. 게이트 절연막(6)의 두께를 유전체막(5)의 두께와 동일하게 하는 경우에는, 그들의 막(5, 6)을 동시에 형성한다.
게이트 절연막(6)과 유전체막(5) 각각의 두께를 다르게 하는 경우에는, 예를 들면 최초로 게이트 절연막(6)과 유전체막(5) 중 얇은 쪽의 막 두께에 맞춰서 컨덴서 형성 영역 I, CMOS 형성 영역 II의 쌍방에 실리콘 산화막을 열산화에 의해 형성한다. 계속해서, 게이트 절연막(6)과 유전체막(5) 중 얇게 형성하는 한 쪽 영역을 레지스트에 의해 덮은 상태에서, 다른 쪽 영역의 실리콘 산화막을 두껍게 조정하기 위해서 더욱 열산화한다.
다음으로, 도 1의 (b)에 도시하는 구조를 형성하기까지의 공정에 대해서 설명한다.
우선, 유전체막(5) 및 게이트 절연막(6) 위에 폴리실리콘막을 CVD법에 의해 형성한 후에, 폴리실리콘막을 포토리소그래피법과 에칭 기술을 이용해서 패터닝한다. 이에 의해, 실리콘층(2) 중 컨덴서 형성 영역 I에 폴리실리콘막의 패턴으로 이루어지는 상부 전극(7a)을 형성하고, 또한 n형, p형 트랜지스터 형성 영역 III, IV 각각에 폴리실리콘막의 패턴으로 이루어지는 제1, 제2 게이트 전극(7b, 7c)을 형성한다.
컨덴서 형성 영역 I에 있어서의 상부 전극(7a)과 그 아래의 유전체막(5), 및 n형 불순물 확산 영역(4)에 의해 컨덴서 Q가 형성되고, n형 불순물 확산 영역(4)은 컨덴서 Q의 하부 전극으로서 기능한다. 또한, n형 불순물 확산 영역(4) 중 상부 전극(7a)의 측방으로 넓어져 있는 영역은 컨택트 영역(4a)이 된다. 컨덴서 Q는, 예를 들면 디커플링 컨덴서로서 사용된다. 그 후에, 다음과 같은 방법에 의해 MOS 트랜지스터의 익스텐션 영역(8a, 8b, 9a, 9b)을 실리콘층(2) 내에 형성한다.
우선, 실리콘층(2) 위에 레지스트 패턴(도시 생략)을 형성해서 p형 MOS 트랜지스터 형성 영역 IV 및 컨덴서 형성 영역 I을 덮는 동시에 n형 MOS 트랜지스터 형성 영역 III를 노출시킨다. 그 후에, P웰(12) 내에 n형 불순물, 예를 들면 인을 이온 주입함으로써, 제1 게이트 전극(7b)의 양측에 n형 익스텐션 영역(8a, 8b)을 형성한다. 이 경우, n형 익스텐션 영역(8a, 8b)의 n형 불순물 농도를 예를 들면 5×1018㎝-3 정도로 한다. 그 후에 레지스트 패턴(도시 생략)을 제거한다.
또한, n형 MOS 트랜지스터 형성 영역 III 및 컨덴서 형성 영역 I을 덮는 동시에 p형 MOS 트랜지스터 형성 영역 IV를 노출하는 레지스트 패턴(도시 생략)을 실리콘층(2) 위에 형성한다. 그 후에, N웰(11) 내에 p형 불순물, 예를 들면 붕소를 이온 주입함으로써, 제2 게이트 전극(7c)의 양측에 p형 익스텐션 영역(9a, 9b)을 형성한다. p형 익스텐션 영역(9a, 9b)의 p형 불순물 농도를 예를 들면 5×1018㎝-3 정도로 한다. 그 후에 레지스트 패턴(도시 생략)을 제거한다.
이 후에, 실리콘층(2), 게이트 전극(7b, 7c) 및 상부 전극(7a) 위에, 절연막으로서 예를 들면 실리콘 산화막을 CVD법에 의해 형성하고, 계속해서 실리콘 산화막을 에치백한다. 이에 의해, 제1, 제2 게이트 전극(7b, 7c) 및 상부 전극(7a) 각각의 측벽에 남겨지는 실리콘 산화막을 절연성의 사이드 월(13a, 13b, 13c)로서 사용한다. 그 후에, 다음으로 나타내는 방법에 의해 MOS 트랜지스터의 소스/드레인 영역(8s, 8d, 9s, 9d)을 형성한다.
우선, p형 MOS 트랜지스터 형성 영역 IV를 덮는 동시에 컨덴서 형성 영역 I 내의 상부 전극(7a)과 n형 MOS 트랜지스터 형성 영역 III를 노출하는 형상의 레지스트 패턴(도시 생략)을 실리콘층(2) 위에 형성한다. 그 상태에서, 제1 게이트 전극(7b) 및 그 주위의 사이드 월(13b)을 마스크로 사용해서 P웰(12) 내에 n형 불순물을 이온 주입해서 n형 소스/드레인 영역(8s, 8d)을 형성한다. n형 소스/드레인 영역(8s, 8d)의 n형 불순물 농도를 예를 들면 약 1×1020㎝-3으로 한다.
이 경우, 제1 게이트 전극(7b) 및 상부 전극(7a)인 폴리실리콘막에도 n형 불순물이 이온 주입되며, 그들 n형 불순물 농도는 약 1×1020㎝-3으로 된다. 상부 전극(7a)은, 그 하방의 n형 불순물 확산 영역(4)보다도 n형 불순물 고농도가 높아진다. 여기서, n형 불순물 확산 영역(4)의 컨택트 영역(4a)에 n형 불순물을 이온 주입해서 불순물 농도를 높게 해도 된다.
제1 게이트 전극(7a), 게이트 절연막(6), n형 소스/드레인 영역(8s, 8d), P웰(12) 등에 의해, n형 MOS 트랜지스터 Tn이 형성된다. 그 후에, 실리콘층(2) 위의 레지스트 패턴(도시 생략)을 제거한다.
다음으로, 실리콘층(2) 위에 레지스트 패턴(도시 생략)을 형성함으로써, n형 MOS 트랜지스터 형성 영역 III 및 컨덴서 형성 영역 I을 덮는 동시에 p형 MOS 트랜지스터 형성 영역 IV를 노출한다. 그 상태에서, 제2 게이트 전극(7c) 및 그 주위의 사이드 월(13c)을 마스크로 사용해서 N웰(11) 내에 p형 불순물을 이온 주입함으로써, N웰(11) 내에 p형 소스/드레인 영역(9s, 9d)을 형성한다. p형 소스/드레인 영역(9s, 9d)의 p형 불순물 농도를 예를 들면 약 1×1020㎝-3으로 한다. 이 경우, 제2 게이트 전극(7c)인 폴리실리콘막에도 p형 불순물이 이온 주입되며, 그 p형 불순물 농도는 약 1×1020㎝-3으로 된다.
제2 게이트 전극(7c), 게이트 절연막(6), p형 소스/드레인 영역(9s, 9d), N웰(11) 등에 의해, p형 MOS 트랜지스터 Tp가 형성된다. 그 후에, 실리콘층(2) 위의 레지스트 패턴(도시 생략)을 제거한다.
다음으로, p형 MOS 트랜지스터 Tp, n형 MOS 트랜지스터 Tn 및 컨덴서 Q를 덮는 층간 절연막(14)을 실리콘층(2) 위에 형성하고, 그 후에 층간 절연막(14)의 상면을 CMP에 의해 연마해서 평탄화한다. 또한, 포토리소그래피법과 에칭 기술에 의해 층간 절연막(14)을 패터닝한다. 이에 의해, 제1, 제2 게이트 전극(7b, 7c), n형 소스/드레인 영역(8s, 8d), p형 소스/드레인 영역(9s, 9d), 상부 전극(5) 및 n형 불순물 확산 영역(4)의 컨택트 영역(4a) 위에 컨택트홀(14a∼14h)을 형성한다. 그 후에, 컨택트홀(14a∼14h) 내에 도전성 플러그(15a∼15h)를 형성한다. 계속해서, 층간 절연막(14) 위에 도전막을 형성하고, 이 도전막을 패터닝함으로써, 배선(16a∼16e, 16g, 16h)을 형성한다.
도전성 플러그(15a∼15h)를 개재해서 p형 MOS 트랜지스터 Tp, n형 MOS 트랜지스터 Tn 및 컨덴서 Q에 각각 전기적으로 접속되는 배선(16a∼16e, 16g, 16h)은, 도 2의 등가 회로도에 도시한 바와 같이 한 쌍의 전원선(17, 18)에 접속된다. pMOS 트랜지스터 Tp와 n형 MOS 트랜지스터 Tn은, 도전성 플러그(15c∼15h)를 개재해서 접속되는 배선(16c∼16e, 16g, 16h)에 의해, 논리 회로(19)에 포함되는 CMOS(19a)로 된다.
플러스측의 제2 전원선(18)에는, 예를 들면 플러스의 전압 Vdd가 인가되고, 제1 전원선(17)에는 전압 Vcc, 예를 들면 접지 전압이 인가된다. 제1 전원선(17)은, 배선(16a), 도전성 플러그(15a)를 개재해서 n형 불순물 확산 영역(4)의 컨택트 영역(4a)에 접속되고, 또한 제2 전원선(18)은, 배선(16b), 도전성 플러그(15b)를 개재해서 상부 전극(7a)에 접속된다. 또한, p형 실리콘층(2)은, 예를 들면 n형 불순물 확산 영역(4)과 동일한 전위로 설정된다.
다음으로, 상기한 구조를 갖는 컨덴서 Q에 있어서, n형 불순물 확산 영역(4)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, CMOS(19a)의 입력단 IN에 가하는 신호의 주파수를 1㎒, 1㎓, 10㎓, 100㎓로 변화시켰다. 그리고, 전위차 Vg에 대한 컨덴서 Q의 용량의 변화를 조사한 바, 도 3에 도시하는 결과가 얻어졌다. 또한, 도 3은, 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 3에 의하면, Vg가 1V일 때에 10㎓에 있어서 12fF/㎛의 컨덴서 용량을 얻을 수 있다.
다음으로, 본 실시 형태와 구조를 다르게 하는 2개의 비교예에 대해서 설명한다.
제1 비교예의 컨덴서 Q1은, 도 4에 도시한 바와 같은 구조를 가지며, n형 MOS 구조를 갖고 있다.
도 4에 도시하는 컨덴서 Q1은, 본 실시 형태에 따른 컨덴서 Q와 마찬가지로, p형 실리콘 기판(1) 위에 형성되는 p형 실리콘층(2)을 갖고 있다. 또한, 실리콘층(2) 내에는, 그 표면으로부터 약 0.52㎛의 깊이의 p형 불순물 확산 영역(3)이 형성되어 있다. 또한, p형 불순물 확산 영역(3) 위에는, 두께 2㎚인 유전체막(5)을 개재해서 상부 전극(7a)이 형성되어 있다. 또한, 상부 전극(7a)의 측방에서 p형 불순물 확산 영역(3) 내에는 그 표면으로부터 약 20㎚인 접합 깊이로 컨택트 영역이 되는 n형 불순물 확산 영역(41)이 형성되어 있다.
p형 불순물 확산 영역(2)의 불순물 농도는, 약 5×1018㎝-3이며, 또한 n형 불순물 확산 영역(41)의 불순물 농도는, 약 5×1019㎝-3이며, 실리콘 기판(1), 실리콘층(2), 상부 전극(7a), 그 밖의 요소의 불순물 농도는 본 실시 형태와 동일하다.
도 4에 도시하는 구조의 컨덴서 Q1을 도 2에 도시하는 배선(17, 18)에 접속한다. 그리고, n형 불순물 확산 영역(41)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, CMOS(19a)의 입력단에 입력하는 신호의 주파수를 바꾸어서, 전위차 Vg에 대한 컨덴서 Q1의 용량의 변화를 조사한 바, 도 5에 도시하는 결과가 얻어졌다. 또한, 도 5는 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 5에 의하면, 전위차 Vg가 1V일 때의 동작 주파수 10㎓에 있어서, 제1 비교예의 컨덴서 Q1의 용량은 6.5fF/㎛가 된다. 따라서, 10㎓에 있어서의 본 실시 형태의 컨덴서 Q의 용량은, 제1 비교예의 컨덴서 Q1의 용량과 비교해서 약 1.9배가 된다.
제2 비교예의 컨덴서 Q2는, 도 6에 도시한 바와 같은 구조를 가지며, 도 1에 도시하는 본 실시 형태의 컨덴서 Q로부터 p형 불순물 확산 영역(3)을 제외한 구조로 되어 있다. 도 6에 있어서, 도 1과 동일한 부호는 도 1과 동일한 요소를 나타내며, 그들 요소의 불순물 농도는 상기 실시 형태와 동일하게 조정되어 있다.
도 6에 도시하는 구조의 컨덴서 Q2를 도 2에 도시하는 배선(17, 18)에 접속한다. 그리고, n형 불순물 확산 영역(4)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, 도 3에 도시하는 논리 회로(19)의 동작 주파수를 바꾸어서, 전위차 Vg에 대한 컨덴서 Q2의 용량의 변화를 조사한 바, 도 7에 도시하는 결과가 얻어졌다. 또한, 도 7은, 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 7에 의하면, 10㎓에 있어서 7.8fF/㎛의 용량이 얻어졌다. 이에 의해, 본 실시 형태에 따른 컨덴서 Q의 10㎓에 있어서의 용량은, 도 8에 예시하는 바와 같이, 도 6에 도시하는 컨덴서 Q2의 용량의 1.5배의 용량이 얻어지게 된다.
또한, 제2 비교예에 따른 컨덴서 Q2와 본 실시 형태의 컨덴서 Q에 있어서, 논리 회로(19)에 인가하는 신호의 주파수를 1㎒로 한 경우의 상부 전극(7a)의 전압과 컨덴서 용량의 관계를 시뮤레이션한 바, 도 9에 도시하는 결과가 얻어졌다. 도 9에 의하면, 쌍방의 컨덴서 Q, Q2의 특성은 실질적으로 동일하게 되었다.
본 실시 형태의 컨덴서 Q와 제2 비교예의 컨덴서 Q2의 구조 상의 차이는, p형 실리콘층(2)보다 p형 불순물 농도가 높은 p형 불순물 확산 영역(3)이 있는지 없는지이며, 그 차이에 따라 도 8에 예시하는 바와 같은 차가 생기는 것은 다음과 같은 이유에 의한 것으로 생각된다.
즉, 에너지 밴드 구조에 있어서, 고불순물 농도의 p형 불순물 확산 영역(3)과 n형 불순물 확산 영역(4)의 경계의 빌트인 포텐셜은, p형 실리콘층(2)과 n형 불순물 확산 영역(4)의 경계의 빌트인 포텐셜보다도 높아진다. 또한, n형 불순물 확산 영역(4) 내의 다수 캐리어인 전자는, 전원 전압(Vdd-Vcc)에 가해지는 동작 주파수 성분의 주파수가 높아짐에 따라 넓어진다고 생각된다. 이에 의해, n형 불순물 확산 영역(4) 내의 전자는, n형 불순물 확산 영역(4)에 접합하는 p형 불순물 반도체 영역(2, 3)의 p형 불순물 농도가 높아질수록 p형 불순물 영역으로 확산하기 어려워진다. 따라서, 본 실시 형태의 컨덴서 Q에서는 고주파수에 의한 n형 불순물 확산 영역(4) 내의 전자 밀도를 높게 할 수 있으므로, 제2 비교예의 컨덴서 Q2에 비해서 용량이 커져서, 고주파대에서의 전원 전압 변동을 억제할 수 있다.
그런데, 도 3, 도 5, 도 7 내지 도 9에 의하면, 상부 전극(7a)의 전압 Vg를 n형 불순물 확산 영역(4)에 대하여 마이너스로 하면 컨덴서 용량이 감소하고 있다. 이것은, n형 불순물 확산 영역(4)에 플러스의 전위를 부여하면 다수 캐리어가 감소하고, 소수 캐리어인 정공이 증가하고, 또한 공핍 영역이 넓어져서 n형 불순물 확산 영역(4) 내에서의 전자의 밀폐가 약해지기 때문이라고 생각된다.
[제2 실시 형태]
도 10의 (a), (b)는 제2 실시 형태에 따른 반도체 장치와 그 형성 공정을 도시하는 단면도다. 도 10에 있어서, 도 1과 동일한 부호는 도 1과 동일한 요소를 나타내고 있다. 다음으로, 도 1의 (a)에 도시하는 구조를 형성하기까지의 공정을 설명한다.
도 10의 (a)에 있어서, p형 실리콘 기판(21) 위에는 n형 실리콘층(22)이 약 1.52㎛의 깊이로 형성되어 있다. p형 실리콘 기판(21)은, p형 불순물로서 예를 들면 붕소를 약 1.3×1015㎝-3인 농도로 포함하며, 약 10Ω㎝의 전기 저항율을 갖고 있다. 또한, 실리콘층(22) 내의 n형 불순물, 예를 들면 인의 농도는, 예를 들면 약 1×1016㎝-3로 조정되어 있다.
실리콘층(22)은, p형 실리콘 기판(21) 위에 에피택셜 성장한 n형 불순물 반도체 영역이지만, 실리콘 기판(1) 내에 n형 불순물, 예를 들면 인을 이온 주입함으로써 형성된 n형 불순 반도체 영역이어도 된다.
그러한 상태에 있어서, 제1 실시 형태와 마찬가지로, 실리콘층(22)에 소자 분리용 절연층으로서 예를 들면 STI(10)를 형성한다. 계속해서, 실리콘층(22) 중 컨덴서 형성 영역 I 내에 n형 불순물, 예를 들면 인을 이온 주입한다. 이에 의해, n형 실리콘층(22)의 표면으로부터 약 0.52㎛의 깊이로, n형 실리콘층(22)보다도 고불순물 농도, 예를 들면 2자리 이상의 차인 5×1018㎝-3 ∼ 5×1019㎝-3인 n형 불순물 확산 영역(23)을 형성한다. 또한, n형 불순물을 이온 주입할 때는, 컨덴서 형성 영역 I 이외의 영역을 예를 들면 포토레지스트(도시 생략)에 의해 덮는다.
계속해서, n형 불순물 확산 영역(23) 내의 일부에, p형 불순물, 예를 들면 붕소를 이온 주입한다. 이에 의해, n형 불순물 확산 영역(23)의 표면으로부터 약 20㎚인 접합 깊이로, 예를 들면 불순물 농도가 1×1019㎝-3 ∼ 5×1020㎝-3인 p형 불순물 영역(24)을 형성한다. p형 불순물 확산 영역(24)은, 후술하는 상부 전극(7a)보다도 넓게 형성된다. 또한, p형 불순물을 이온 주입할 때는, p형 불순물 확산 영역(24)을 형성하고자 하는 영역 이외의 영역을 예를 들면 포토레지스트(도시 생략)에 의해 덮는다.
또한, p형 불순물 확산 영역(24)의 표면에 유전체막(5)으로서 두께 2㎚인 실리콘 산화막을 형성한다. 유전체막(5)은, 예를 들면 실리콘층(22), n형 불순물 확산 영역(23) 및 p형 불순물 확산 영역(24)의 표면을 열산화함으로써 형성된다.
또한, 유전체막(5)을 형성하기 전에 CMOS 형성 영역 II 내의 STI(10)에 의해 구획된 n형, p형 MOS 트랜지스터 형성 영역 III, IV 중 n형 MOS 트랜지스터 형성 영역 III의 실리콘층(22)에 p형 불순물을 이온 주입해서 P웰(12)을 형성한다. P웰(12) 내의 p형 불순물 농도는 예를 들면 2×1016㎝-3 정도로 한다. 또한, p형 불순물을 주입할 때는, n형 MOS 트랜지스터 형성 영역 III 이외의 영역을 포토레지스트(도시 생략)에 의해 덮는다.
n형 실리콘층(22) 중 n형 MOS 트랜지스터 형성 영역 IV는 N웰(11)로서 사용된다. 이 경우, n형 실리콘층(22) 중 p형 MOS 트랜지스터 형성 영역 IV에 n형 불순물을 이온 주입해서 N웰(11)의 n형 불순물 농도를 높게 해도 되지만, N웰(11)과 n형 실리콘층(22)의 n형 불순물 농도차를 1자리 이내로 해도 된다.
그 후에, 실리콘층(22) 중 CMOS 형성 영역 II의 표면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)은, 예를 들면 실리콘층(22)의 표면을 열산화함으로써 형성된다. 게이트 절연막(6)과 유전체막(5)의 두께의 조정은 제1 실시 형태에 나타낸 것과 마찬가지로 행한다.
다음으로, 도 10의 (b)에 도시하는 구조를 형성하기까지의 공정에 대해서 설명한다.
우선, 유전체막(5) 및 게이트 절연막(6) 각각의 위에, 제1 실시 형태와 마찬가지의 방법에 의해, 폴리실리콘막으로 이루어지는 상부 전극(7a)과 제1, 제2 게이트 전극(7b, 7c)을 형성한다.
이에 의해, 컨덴서 형성 영역 I 내에 있어서, 상부 전극(7a)과 그 아래의 유전체막(5) 및 p형 불순물 확산 영역(24)에 의해 컨덴서 Q0이 형성된다. p형 불순물 확산 영역(24)은, 컨덴서 Q0의 하부 전극으로서 기능한다. 또한, p형 불순물 확산 영역(24) 중 상부 전극(7a)의 측방으로 넓어져 있는 영역은 컨택트 영역(24a)으로 된다. 컨덴서 Q0은, 예를 들면 디커플링 컨덴서로서 사용된다.
그 후에, 제1 실시 형태와 마찬가지의 방법에 의해, n형 MOS 트랜지스터의 n형 익스텐션 영역(8a, 8b)을 P웰(12) 내에 형성하고, p형 MOS 트랜지스터의 p형 익스텐션 영역(9a, 9b)을 N웰(11) 내에 형성한다. n형 익스텐션 영역(8a, 8b)의 n형 불순물 농도를 예를 들면 5×1018㎝-3 정도로 한다. p형 익스텐션 영역(9a, 9b)의 p형 불순물 농도를 예를 들면 5×1018㎝-3 정도로 한다.
이 후에, 제1 실시 형태와 마찬가지의 방법에 의해, 제1, 제2 게이트 전극(7b, 7c) 및 상부 전극(7a) 각각 측벽에 절연성의 사이드 월(13a, 13b, 13c)을 형성한다. 또한, 제1 실시 형태와 마찬가지의 방법에 의해, n형 MOS 트랜지스터의 n형 소스/드레인 영역(8s, 8d)을 P웰(12) 내에 형성하고, p형 MOS 트랜지스터의 p형 소스/드레인 영역(9s, 9d)을 N웰(11) 내에 형성한다. n형 소스/드레인 영역(8s, 8d)의 n형 불순물 농도를 예를 들면 약 1×1020㎝-3 정도로 한다. 또한, p형 소스/드레인 영역(9s, 9d)의 p형 불순물 농도를 예를 들면 약 1×1020㎝-3 정도로 한다.
이 경우, 제2 게이트 전극(7c) 및 상부 전극(7a)인 폴리실리콘막에도 p형 불순물이 이온 주입되며, 그들 p형 불순물 농도는 예를 들면 약 1×1020㎝-3이 된다. 상부 전극(7a)은, 그 하방의 p형 불순물 확산 영역(24)보다도 p형 불순물 고농도가 높아진다. 또한, p형 소스/드레인 영역(9s, 9d)을 형성할 때에, p형 불순물 확산 영역(24)의 컨택트 영역(24a)에 p형 불순물을 이온 주입해서 불순물 농도를 높게 해도 된다. 또한, 제1 게이트 전극(7b)인 폴리실리콘막 내의 n형 불순물 농도는, 예를 들면 약 1×1020㎝-3이 된다.
제1 게이트 전극(7a), 게이트 절연막(6), n형 소스/드레인 영역(8s, 8d), P웰(12) 등에 의해, n형 MOS 트랜지스터 Tn이 형성된다. 또한, 제2 게이트 전극(7c), 게이트 절연막(6), p형 소스/드레인 영역(9s, 9d), N웰(11) 등에 의해, p형 MOS 트랜지스터 Tp가 형성된다.
그 후에, 제1 실시 형태와 마찬가지로, p형 MOS 트랜지스터 Tp, n형 MOS 트랜지스터 Tn 및 컨덴서 Q0을 덮는 층간 절연막(14)을 형성하고, 또한 컨택트홀(14a∼14h)을 형성하고, 이들 중에 도전성 플러그(15a∼15h)를 형성한다. 계속해서, 층간 절연막(14) 위에 배선(16a∼16e, 16g, 16h)을 형성한다.
도전성 플러그(15a∼15h)를 개재해서 p형 MOS 트랜지스터 Tp, n형 MOS 트랜지스터 Tn 및 컨덴서 Q에 각각 전기적으로 접속되는 배선(16a∼16e, 16g, 16h)은, 도 2의 등가 회로도에 도시한 바와 같이 한 쌍의 전원선(17, 18)에 접속된다. pMOS 트랜지스터 Tp와 n형 MOS 트랜지스터 Tn은, 도전성 플러그(16c∼16h)를 개재해서 접속되는 배선(16c∼16e, 16g, 16h)에 의해, 논리 회로(19)에 포함되는 CMOS 구조(19a)로 된다.
제2 전원선(18)에는 전압 Vdd가 인가되고, 제1 전원선(17)에는 전압 Vcc가 인가된다. 제2 전원선(18)은, 배선(16a), 도전성 플러그(15a)를 개재해서 p형 불순물 확산 영역(24)의 컨택트 영역(24a)에 접속되고, 또한 제1 전원선(17)은, 배선(16b), 도전성 플러그(15b)를 개재해서 상부 전극(7a)에 접속된다. 또한, n형 실리콘층(22)은, 예를 들면 p형 불순물 확산 영역(24)과 동일한 전위로 설정된다.
다음으로, 상기한 구조를 갖는 컨덴서 Q0에 있어서, p형 불순물 확산 영역(24)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, CMOS(19a)의 입력단에 인가하는 신호의 주파수를 1㎒, 1㎓, 10㎓, 100㎓로 변화시켰다. 그리고, 전위차 Vg에 대한 컨덴서 Q의 용량의 변화를 조사한 바, 도 11에 도시하는 결과가 얻어졌다. 또한, 도 11은, 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 11에 의하면, Vg가 -1V일 때에 10㎓에 있어서 14fF/㎛의 컨덴서 용량을 얻을 수 있다.
다음으로, 본 실시 형태와 구조를 다르게 하는 2개의 비교예에 대해서 설명한다.
제3 비교예의 컨덴서 Q11은, 도 12에 도시한 바와 같은 구조를 가지며, p형 MOS 구조를 갖고 있다.
도 12에 도시하는 컨덴서 Q11은, 본 실시 형태에 따른 컨덴서 Q0과 마찬가지로, p형 실리콘 기판(21) 위에는 n형 실리콘층(22)이 형성되어 있다. 또한, 실리콘층(22) 내에는, 그 표면으로부터 약 0.52㎛의 깊이의 n형 불순물 확산 영역(23)이 형성되어 있다. 또한, n형 불순물 확산 영역(23) 위에는 두께 2㎚인 유전체막(5)을 개재해서 상부 전극(7a)이 형성되어 있다. 또한, 상부 전극(7a)의 측방의 n형 불순물 확산 영역(23) 내에는 그 표면으로부터 20㎚인 접합 깊이로 컨택트 영역이 되는 p형 불순물 확산 영역(42)이 형성되어 있다.
n형 불순물 확산 영역(22)의 불순물 농도는, 약 5×1018㎝-3이며, 또한 p형 불순물 확산 영역(42)의 불순물 농도는, 약 5×1019㎝-3이고, 실리콘 기판(21), 실리콘층(22), 상부 전극(7a), 그 밖의 요소의 불순물 농도는 본 실시 형태와 동일하다.
도 12에 도시하는 구조의 컨덴서 Q11의 n형 불순물 확산 영역(42)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, CMOS(19a)의 입력단 IN에 입력하는 신호의 주파수를 바꾸어서, 전위차 Vg에 대한 컨덴서 Q11의 용량의 변화를 조사한 바, 도 13에 도시하는 결과가 얻어졌다. 또한, 도 13은, 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 13에 의하면, 전위차 Vg가 -1V일 때의 동작 주파수 10㎓에 있어서, 제1 비교예의 컨덴서 Q11의 용량은 10fF/㎛가 된다. 따라서, 10㎓에 있어서의 본 실시 형태의 컨덴서 Q0의 용량은, 제1 비교예의 컨덴서 Q11의 용량에 비해서 약 1.4배가 된다.
제4 비교예의 컨덴서 Q12는, 도 14에 예시하는 바와 같은 구조를 가지며, 도 10에 예시하는 본 실시 형태의 컨덴서 Q0으로부터 n형 불순물 확산 영역(23)을 제외한 구조로 되어 있다. 도 14에 있어서, 도 10과 동일한 부호는 도 10과 동일한 요소를 나타내고, 그들 요소의 불순물 농도는 본 실시 형태와 동일하게 조정되어 있다.
도 14에 도시하는 구조의 컨덴서 Q12의 p형 불순물 확산 영역(24)에 대한 상부 전극(7a)의 전위차를 Vg라 하며, 도 2에 도시하는 CMOS(19a)의 입력단 IN에 입력하는 신호의 주파수를 바꾸어서, 전위차 Vg에 대한 컨덴서 Q12의 용량의 변화를 조사한 바, 도 15에 도시하는 결과가 얻어졌다. 또한, 도 15는 디바이스 시뮬레이터인 Sentaurus Device에 의해 해석된 결과다. 도 15에 의하면, 10㎓에 있어서 6.2fF/㎛의 용량이 얻어졌다. 이에 의해, 10㎓에 있어서의 본 실시 형태에 따른 컨덴서 Q0은, 도 16에 예시하는 바와 같이, 도 14에 도시하는 컨덴서 Q12의 용량의 약 2.3배의 용량이 얻어지게 된다.
또한, 제4 비교예에 따른 컨덴서 Q12와 본 실시 형태의 컨덴서 Q0에 있어서, 논리 회로(19)에 가하는 신호의 주파수를 1㎒로 한 경우의 상부 전극(7a)의 전압과 컨덴서 용량의 관계를 시뮤레이션한 바, 도 17에 도시하는 결과가 얻어졌다. 도 17에 의하면, 쌍방의 컨덴서 Q0, Q12의 특성은 실질적으로 동일하게 되었다.
본 실시 형태의 컨덴서 Q0과 제4 비교예의 컨덴서 Q12의 구조 상의 차이는, n형 실리콘층(22)보다 n형 불순물 농도가 높은 n형 불순물 확산 영역(23)이 있는지 없는지이며, 그 차이에 따라 도 16에 도시한 바와 같은 차가 생기는 것은 다음과 같은 이유에 의한 것으로 생각된다.
즉, 에너지 밴드 구조에 있어서, 고불순물 농도의 n형 불순물 확산 영역(23)과 p형 불순물 확산 영역(24)의 경계의 빌트인 포텐셜은, n형 실리콘층(22)과 p형 불순물 확산 영역(24)의 경계의 빌트인 포텐셜보다도 높아진다. 또한, p형 불순물 확산 영역(24) 내의 다수 캐리어인 정공은, 전원 전압(Vdd-Vcc)에 가해지는 동작 주파수 성분의 주파수가 높아짐에 따라 확산한다고 생각된다. 따라서, p형 불순물 확산 영역(24) 내의 정공은, p형 불순물 확산 영역(24)에 접합하는 n형 불순물 반도체 영역(22, 23)의 n형 불순물 농도가 높아질수록 확산하기 어려워진다. 따라서, 본 실시 형태의 컨덴서 Q0에서는 고주파수에 의한 p형 불순물 확산 영역(24) 내의 정공 밀도를 높게 할 수 있으므로, 제4 비교예의 컨덴서 Q12에 비해서 용량이 커지고, 고주파대에서의 전원 전압 변동을 억제할 수 있다.
그런데, 도 11, 도 13, 도 15에 의하면, 상부 전극(7a)의 전압 Vg를 p형 불순물 확산 영역(24)에 대하여 플러스로 하면 컨덴서 용량이 감소하고 있다. 이것은, p형 불순물 확산 영역(24)에 마이너스의 전위를 부여하면 다수 캐리어가 감소하고, 소수 캐리어인 전자가 증가하고, 또한 공핍 영역이 넓어져서 p형 불순물 확산 영역(24) 내에서의 정공의 밀폐가 약해지기 때문이라고 생각된다.
또한, 상기의 각 실시 형태에서는 반도체 기판으로서 실리콘 기판(1)을 사용하고 있지만, SOI 기판을 사용해도 된다. 또한, 실리콘 기판(1)은 n형, p형 중 어느 하나여도 된다. n형 불순물은 제1 도전형 불순물, 제2 도전형 불순물 중 어느 한 쪽이며, p형 불순물은 제1, 제2 도전형 불순물의 다른 쪽이다.
여기에서 예를 든 모든 예 및 조건적 표현은, 발명자가 기술 촉진에 공헌한 발명 및 개념을 독자가 이해하는 것을 돕기 위한 것으로, 여기에서 구체적으로 예를 든 그와 같은 예 및 조건에 한정하지 않고 해석되며, 또한 명세서에 있어서의 그와 같은 예의 편성은 본 발명의 우열을 나타내는 것과는 관계없다. 본 발명의 실시 형태를 상세하게 설명했지만, 본 발명의 정신 및 범위로부터 일탈하지 않고, 그에 대해서 여러 가지 변경, 치환 및 변형을 실시할 수 있다고 이해된다.
다음으로, 본 발명의 실시 형태에 대해서 특징을 부기한다.
(부기 1)
반도체 회로와 컨덴서를 갖고, 상기 컨덴서는, 제1의 제1 도전형 반도체 영역과, 상기 제1의 제1 도전형 반도체 영역 위에 형성되며, 상기 제1의 제1 도전형 반도체 영역보다도 제1 도전형 불순물 농도가 높은 제2의 제1 도전형 반도체 영역과, 상기 제2의 제1 도전형 반도체 영역 위에 형성되는 제2 도전형 반도체 영역과, 상기 제2 도전형 반도체 영역 위에 형성되는 유전체막과, 상기 유전체막 위에 형성되는 상부 전극과, 상기 제2 도전형 반도체 영역의 상방에 형성되며, 상기 제2 도전형 반도체 영역에 전기적으로 접속되는 제1 배선과, 상기 상부 전극에 전기적으로 접속되는 제2 배선을 갖는 반도체 장치.
(부기 2)
상기 상부 전극은, 상기 제2 도전형 반도체 영역보다도 제2 도전형 불순물 농도가 높은 제2 도전형 반도체막으로 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 반도체 회로는, 제1 도전형 MOS 트랜지스터와 제2 도전형 MOS 트랜지스터를 접속한 CMOS를 갖고, 상기 제1 도전형 MOS 트랜지스터의 소스/드레인 영역의 한 쪽은, 상기 제1 배선과 상기 제2 배선 중 한 쪽에 접속되고, 상기 제2 도전형 MOS 트랜지스터의 소스/드레인 영역의 한 쪽은, 상기 제1 배선과 상기 제2 배선 중 다른 쪽에 접속되는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4)
상기 제2 도전형 MOS 트랜지스터는, 제1 도전형 웰에 형성되며, 상기 제1 도전형 웰은, 상기 제1의 제1 도전형 반도체 영역 내와 동일하거나 1자리 이내의 차인 제1 도전형 불순물 농도를 갖는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 제1의 제1 도전형 반도체 영역은, 제1 도전형, 제2 도전형 중 어느 하나의 반도체 기판 위에 에피택셜 성장된 층인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 제2 도전형 반도체 영역은 n형 반도체 영역이며, 상기 상부 전극은 n형 반도체 패턴이며, 상기 상부 전극에는 상기 제2 배선을 개재해서 상기 제1 배선보다도 높은 전압이 인가되는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 제2 도전형 반도체 영역은 p형 반도체 영역이며, 상기 상부 전극은 p형 반도체 패턴이며, 상기 제2 도전형 반도체 영역에는 상기 제1 배선을 개재해서 상기 제2 배선보다도 높은 전압이 인가되는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 제2의 제1 도전형 반도체 영역 내의 제1 도전형 불순물 농도는 5×1018㎝-3 ∼ 5×1019㎝-3인 범위 내에 있고, 상기 제2 도전형 반도체 영역의 제2 도전형 불순물 농도는 1×1019㎝-3 ∼ 5×1020㎝-3인 범위 내인 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재된 반도체 장치.
1 : p형 실리콘(반도체) 기판
2 : p형 실리콘층(반도체 영역)
3 : p형 불순물 확산 영역(반도체 영역)
4 : n형 불순물 확산 영역(반도체 영역)
5 : 유전체막
7a : 상부 전극
11 : N웰
12 : P웰
7a, 7b : 게이트 전극
8s, 8d : 소스/드레인 영역
9s, 9d : 소스/드레인 영역
21 : p형 실리콘(반도체) 기판
22 : n형 실리콘층(반도체 영역)
23 : n형 불순물 확산 영역(반도체 영역)
24 : p형 불순물 확산 영역(반도체 영역)
Tp : p형 MOS 트랜지스터
Tn : n형 MOS 트랜지스터
Q, Q0 : 컨덴서

Claims (4)

  1. 반도체 회로와 컨덴서를 갖고,
    상기 컨덴서는,
    제1의 제1 도전형 반도체 영역과,
    상기 제1의 제1 도전형 반도체 영역 위에 형성되며, 상기 제1의 제1 도전형 반도체 영역보다도 제1 도전형 불순물 농도가 높은 제2의 제1 도전형 반도체 영역과,
    상기 제2의 제1 도전형 반도체 영역 위에 형성되는 제2 도전형 반도체 영역과,
    상기 제2 도전형 반도체 영역 위에 형성되는 유전체막과,
    상기 유전체막 위에 형성되는 상부 전극과,
    상기 제2 도전형 반도체 영역의 상방에 형성되며, 상기 제2 도전형 반도체 영역에 전기적으로 접속되는 제1 배선과, 상기 상부 전극에 전기적으로 접속되는 제2 배선
    을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 전극은, 상기 제2 도전형 반도체 영역보다도 제2 도전형 불순물 농도가 높은 제2 도전형 반도체막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 회로는, 제1 도전형 MOS 트랜지스터와 제2 도전형 MOS 트랜지스터를 접속한 CMOS를 갖고,
    상기 제1 도전형 MOS 트랜지스터의 소스/드레인 영역의 한 쪽은, 상기 제1 배선과 상기 제2 배선 중 한 쪽에 접속되고,
    상기 제2 도전형 MOS 트랜지스터의 소스/드레인 영역의 한 쪽은, 상기 제1 배선과 상기 제2 배선 중 다른 쪽에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 도전형 MOS 트랜지스터는, 제1 도전형 웰에 형성되고,
    상기 제1 도전형 웰은, 상기 제1의 제1 도전형 반도체 영역 내와 동일하거나 1자리 이내의 차인 제1 도전형 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
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