JP2005516397A - 電気的に絶縁された高電圧ｉ／ｏトランジスタによる基板ノイズの除去 - Google Patents
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Abstract
第１の導電率型１０１ａの半導体材料の表面上に逆の導電率型のウエル１７１で囲まれた横型のＭＯＳトランジスタ１００を備え、ウエル内には入れ子になった電気絶縁領域１０２を備える。このトランジスタを埋め込んだ半導体領域１０１ａは半導体材料１０１の残りの領域より高い抵抗率を有する。また逆の導電率型の埋込み層１６０を含む。この層１６０はウエル１７１まで横に延びるので、半導体領域の表面付近部分と半導体材料の残部とを電気的に絶縁し、ＭＯＳトランジスタは電気的に絶縁された高電圧Ｉ／Ｏトランジスタとして動作して回路のノイズを減らし、しかも低いドレン接合部キャパシタンスを有することが可能になる。
本発明の第１の実施の形態では（図１）、埋込み層１７１は電気絶縁領域１０２より深く表面から垂直に延びるので、半導体領域の電気的に絶縁された部分１０１ａに別個の接触子１０６が得られる。
本発明の第１の実施の形態では（図１）、埋込み層１７１は電気絶縁領域１０２より深く表面から垂直に延びるので、半導体領域の電気的に絶縁された部分１０１ａに別個の接触子１０６が得られる。
Description
本発明は一般に電子システムおよび半導体デバイスの分野に関するもので、より詳しくは、基板ノイズを除去する電気的に絶縁された高電圧トランジスタの構造と製法に関するものである。
混合信号集積回路（ＩＣ）では、アナログ回路はデジタル回路と同じ半導体チップ上に設計される。したがって、アナログ回路は高速のディジタル回路と同じ基板を用いるので、高速の動作により生成される電気ノイズが回路の間を結合して、アナログ回路の性能に影響を与えることがある。ディジタル回路の動作周波数が高くなるに従って、またトランジスタの寸法が小さくなるに従って、ノイズ結合の影響は一層大きくなる。
基板ノイズと、ノイズを除去するように設計された複数の種類の保護環との最近の研究結果がHwan-Mei Chen他により発表されている（「基板ノイズとモノリシック集積回路内の保護環のノイズ除去効率の研究(A Study of Substrate Noise and Noise-rejection-efficiency of Guard-ring in Monolithic Integrated circuits)、IEEE Trans. 2000, pp.123-128）。残念ながら、ここに提案されている基板ノイズの除去方法には追加のシリコンの物理的区域や追加のフォトマスク・ステップを必要とする設計が含まれている。かかる追加の設計と製作ステップにはコストがかかるので経済的に望ましくない。
したがって、混合信号ＩＣ内の基板ノイズを防ぐ明確な低コストの方法への要望が高まっている。その方法はＩＣの電気的性能と機械的安定性と信頼度とを高めるものでなければならない。その製作方法は、簡単でありしかも種々の半導体製品群と種々の設計およびプロセス方式とに対して柔軟なものでなければならない。好ましくはかかる新規な方法は、製作のサイクル・タイムが長くなることがなく、また新しい製造設備への投資を行わずに既存の装置を用いて行うことができるものでなければならない。
第１の導電率型の半導体材料の表面上に逆の導電率型のウエルで囲まれた横型のＭＯＳトランジスタを備え、またウエル内に入れ子になった電気絶縁領域を備える。このトランジスタを埋め込んだ半導体領域は半導体材料の残りの領域より高い抵抗率を有する。また逆の導電率型の埋込み層を含む。この層はウエルまで横に延びるので、半導体領域の表面付近部分と半導体材料の残部とを電気的に絶縁する。これにより、ＭＯＳトランジスタは電気的に絶縁された高電圧Ｉ／Ｏトランジスタとして動作して回路のノイズを減らし、しかも低いドレン接合部キャパシタンスを有することが可能になる。
本発明の技術的利点は、埋込み層と、ＭＯＳトランジスタの絶縁されたベースへの電気接触子とを設計するのに複数の選択肢があることである。
本発明の第１の実施の形態では、埋込み層は電気絶縁領域より深く表面から垂直に延びるので、半導体領域の電気的に絶縁された表面付近部分に別個の接触子が得られる。
本発明の第１の実施の形態では、埋込み層は電気絶縁領域より深く表面から垂直に延びるので、半導体領域の電気的に絶縁された表面付近部分に別個の接触子が得られる。
本発明の第２の実施の形態では、埋込み層は電気絶縁領域ほど深くは表面から垂直に延びないので、半導体領域の電気的に絶縁された表面付近部分への接触は本体結合ソースの形で行う。この本体結合ソースは、ＭＯＳトランジスタ・ソースと半導体領域の電気的に絶縁された表面付近部分とに二重機能の接触領域を与えるように形成する。
本発明の第３の実施の形態では、埋込み層は電気絶縁領域ほど深くは表面から垂直に延びないので、半導体領域の電気的に絶縁された表面付近部分への接触はＭＯＳトランジスタの角構造(angular-structured)ゲートの形で行う。この角構造ゲートは、その直接の隣接領域がソースとドレンと半導体領域の表面付近部分とに接触するようにＨ形またはＴ形を含む形で形成する。
埋込み層を作るのに必要な高エネルギーと高ドーズのイオンを注入する追加のステップに、低エネルギー・イオンを注入して拡張ソースと拡張ドレンとを作成するのに必要なフォトマスク・ステップを用いることが本発明の重要な部分である。この経済的な特徴により、追加の高エネルギーのイオン注入ステップを、したがって電気的に絶縁された高電圧Ｉ／Ｏトランジスタの形成を、極めて低コストで行うことができる。
本発明の別の形態は、高エネルギー／高ドーズのイオン注入ステップにより、第１の導電率型の電気的に絶縁された領域が第１の導電率型の半導体材料の残りの領域より高い抵抗率の領域に変わることである。
本発明の別の形態は、高エネルギー／高ドーズのイオン注入ステップにより、第１の導電率型の電気的に絶縁された領域が第１の導電率型の半導体材料の残りの領域より高い抵抗率の領域に変わることである。
本発明はｎＭＯＳトランジスタにもｐＭＯＳトランジスタにも同様に適用することができる。半導体の導電率型とイオン注入型は単に逆にしてよい。
本発明の技術的進歩性とその形態は、添付の図面と特許請求の範囲に記載されている新しい機能とを考慮すれば、本発明の好ましい実施の形態に関する以下の説明から明らかになる。
本発明の技術的進歩性とその形態は、添付の図面と特許請求の範囲に記載されている新しい機能とを考慮すれば、本発明の好ましい実施の形態に関する以下の説明から明らかになる。
本発明は米国特許出願第６０／２６３，６１９号、２００１年１月２３日出願、Salling 他の「高い基板抵抗を有するＭＯＳトランジスタの構造と方法(Structure and Method of MOS transistor Having Increased Substrate Resistance)」に関係がある。
一般的な集積回路（ＩＣ）では出力バッファは出力パッド（Ｉ／Ｏパッド）の電圧を、パッドと正電源電圧バスとの間に接続された１個または複数個のｐＭＯＳトランジスタと、パッドと接地との間に接続された１個または複数個のｎＭＯＳトランジスタとにより駆動する。出力バッファのｎＭＯＳトランジスタと基板とを電気的に絶縁するのが望ましい理由はいくつかある。
一般的な集積回路（ＩＣ）では出力バッファは出力パッド（Ｉ／Ｏパッド）の電圧を、パッドと正電源電圧バスとの間に接続された１個または複数個のｐＭＯＳトランジスタと、パッドと接地との間に接続された１個または複数個のｎＭＯＳトランジスタとにより駆動する。出力バッファのｎＭＯＳトランジスタと基板とを電気的に絶縁するのが望ましい理由はいくつかある。
* 出力スイッチの大きな出力ｎＭＯＳトランジスタが動作すると、ドレン接合部で正孔を生成するために生じる基板電流パルスと、ドレン接合部の寄生キャパシタンスで基板への容量性変位電流とを生成する。この基板電流は同じチップ上に集積された全ての高感度、低ノイズのアナログ入力へのノイズになる。
* 基板正孔電流もラッチアップの原因になることがある。
* 出力バッファのパッドが過渡的に負電圧に移行すると別の基板電流が発生する。例えば、これは出力バッファのアンダーショットにより、または双方向パッド（入力＋出力パッド）内の到着信号への過渡現象により起こる。この基板電流はラッチアップの原因になることがあるし、アナログ入力へのノイズの原因にもなり得る。
* 基板正孔電流もラッチアップの原因になることがある。
* 出力バッファのパッドが過渡的に負電圧に移行すると別の基板電流が発生する。例えば、これは出力バッファのアンダーショットにより、または双方向パッド（入力＋出力パッド）内の到着信号への過渡現象により起こる。この基板電流はラッチアップの原因になることがあるし、アナログ入力へのノイズの原因にもなり得る。
従来の技術ではｎＭＯＳトランジスタの望ましい電気絶縁を達成するのは厄介である。なぜなら、追加のフォトマスク・ステップが必要だからである。本発明はこの障害を取り除くものである。図１，２，３，４は本発明に係るＩＣ構造の実施の形態を示し、図５はトランジスタ・ゲートの下のドーピング・プロフィールの一例であって、ｎＭＯＳトランジスタの望ましい電気絶縁を実現する方法を示す。ここに示す例はｎＭＯＳトランジスタの実験的条件を示すが、ｐＭＯＳトランジスタの条件にも同じ考え方が当てはまる。
図１は、埋込み層で絶縁された高電圧Ｉ／Ｏ ＭＯＳトランジスタをその表面に有する、一般に１００で示すＩＣの小部分の簡単な略図（寸法自由）を示す。本発明は、一般に基板と呼ぶ半導体材料１０１内に製作されたｎＭＯＳトランジスタとｐＭＯＳトランジスタに適用される。この基板はｐ型半導体ウエーハを含み、その上に、或るデバイスではこれもｐ型ドーピングのエピタキシャル層が堆積されている（簡単なために、ｐ型半導体を「第１の」導電率型として本発明を説明し議論するが、本発明はｎ型基板を第１の導電率型材料として用いた場合にも適用できる）。半導体材料はシリコン、シリコン・ゲルマニウム、ガリウム砒素、またはＩＣの製作に用いられる任意の他の半導体材料でよい。
ＭＯＳトランジスタをその中に含む半導体基板１０１の抵抗率は約１Ωｃｍから５０Ωｃｍの範囲である（これはエピタキシャル層の抵抗率でもある）。ＭＯＳトランジスタの付近の材料は第１の導電率型のウエル（図１の例ではｐウエル）として生成されることが多い。
二酸化シリコンの絶縁溝１０２（好ましくは３５０ｎｍの深さ）を横型のＭＯＳトランジスタの周囲に作っておく。これは横型のトランジスタの活動区域を定義する。ＭＯＳトランジスタのゲート１０３として、通常、多結晶シリコンまたはその他の導電材料が用いられる。その厚さ１０３ａは通常１４０ｎｍから１８０ｎｍの間、またその幅１０３ｂは０．２μｍから１．０μｍの間である。ゲート絶縁体１０４（二酸化シリコン、窒化ＳｉＯ2、またはその他の材料）の物理的厚さは１ｎｍから１０ｎｍの間である。
図１は別の二酸化シリコンの絶縁溝１７０を示す。これは表面の深いウエル１７１の横の範囲を定義する。このウエルは「第１の」導電率型とは逆の導電率型で、図１の例ではウエル１７１はｎウエルである。これはｎ＋−領域１７２で接触する。ｎウエルはｎＭＯＳトランジスタを完全に囲み、第１の導電率型（図１ではｐ型）の半導体材料１０１内に表面から深くまで達する。
図１は深いソース１１０および拡張ソース１１１と、深いドレン１１２および拡張ドレン１１３とを示す。拡張ソースと拡張ドレンは低エネルギーの浅い注入で作られ（一般に２５ｎｍから４０ｎｍの間の深さ）、深いソースと深いドレンは後で説明するプロセス・フローの一部として中間エネルギーの注入で作られる（一般に１００ｎｍから１４０ｎｍの間の深さ）。イオン注入による製作では、フォトレジスト層１３０内の窓１３０ａが用いられる。窓１３０ａはＭＯＳトランジスタの横の範囲と活動区域とを決定する。
本発明の高エネルギーと高ドーズの注入１４０には同じフォトレジストと窓とを用いる。この注入は窓１３０ａの開口内に埋込み層１６０を作るために行う。図１では、埋込み層１６０はｎ型である。高エネルギー・イオン注入１４０を行うと、表面と埋込み層１６０との間のｐ型半導体材料部分１０１ａの抵抗率がｐ型半導体材料の残部１０１の抵抗率より高くなるという別の結果が得られる。
埋込み層１６０はｎウエル１７１まで横に延びる。したがって、この埋込み層はｐ型材料の表面付近部分１０１ａと半導体材料の残部１０１とを電気的に絶縁する。ｎＭＯＳトランジスタは完全にこの絶縁された部分１０１ａ内にあるので電気的に絶縁されたトランジスタであり、ＩＣの基板ノイズを作らない高電圧Ｉ／Ｏトランジスタとして動作する。ソースとドレンの下の部分的に逆ドープされたｐ型の領域により、トランジスタは低いドレン接合部キャパシタンスを有する。
埋込み層１６０の表面に対する垂直方向の位置は注入されたイオンのエネルギーに依存する。図１に示す本発明の第１の実施の形態では、表面に最も近い埋込み層の端１６０ａは、電気絶縁領域１０２の底よりも一層表面から深い、すなわち、離れている。このため電気的に絶縁されたｐ型領域１０１ａは絶縁領域１０２の一部の下で続いている。図１ではこの接続部を１０１ｂで示す。接続部分の厚さ１０１ｃは注入されたｎ型イオンのエネルギーの関数である。
この連続性の特徴により、ｐ型半導体領域の電気的に絶縁された表面付近部分１０１ａに別個のｐ＋−接触領域１０６を設けることができる。接触領域１０６の幾何学的範囲は別の絶縁領域１０７により制限される。絶縁領域１０７は同時にｎウエル１７１の制限「マーカ」の１つになる。
フォトレジスト層１３０の厚さは単に低エネルギー注入を阻止するのに必要な厚さより厚くてよい。好ましくは、フォトレジスト層の厚さは１．５μｍから２．０μｍの間である。高エネルギーの注入が中間エネルギーの注入を伴う場合は、ゲート構造の一部として非導電性側壁１５０を一般に設ける。
フォトレジスト層１３０の厚さは単に低エネルギー注入を阻止するのに必要な厚さより厚くてよい。好ましくは、フォトレジスト層の厚さは１．５μｍから２．０μｍの間である。高エネルギーの注入が中間エネルギーの注入を伴う場合は、ゲート構造の一部として非導電性側壁１５０を一般に設ける。
ｎＭＯＳトランジスタでは、第１の導電率型（ｐ型）の半導体（エピタキシャル層を含む）は、ホウ素、アルミニウム、ガリウム、インジウムを含むグループから選択されたドーパント種を有する。第１の導電率型の半導体内のソースと、ドレンと、その拡張と、埋込み層とは、砒素、燐、アンチモン、ビスマスを含むグループから選択されたドーパントを有する。
ｐＭＯＳトランジスタでは、第１の導電率型（ｎ型）の半導体は、砒素、燐、アンチモン、ビスマスを含むグループから選択されたドーパント種を有する。第１の導電率型の半導体内のソースと、ドレンと、その拡張と、埋込み層とは、ホウ素、アルミニウム、ガリウム、インジウム、リチウムを含むグループから選択されたドーパント種を有する。
ｐＭＯＳトランジスタでは、第１の導電率型（ｎ型）の半導体は、砒素、燐、アンチモン、ビスマスを含むグループから選択されたドーパント種を有する。第１の導電率型の半導体内のソースと、ドレンと、その拡張と、埋込み層とは、ホウ素、アルミニウム、ガリウム、インジウム、リチウムを含むグループから選択されたドーパント種を有する。
製造プロセス・フローの結果として、絶縁されたｐ型領域１０１ａはポリ・ゲート１０３の下では測定可能な距離１０１ｄだけ浅い。距離１０１ｃの厚さは注入されたｎ型イオンのエネルギーに依存する。また、埋込み層１６０の純ｎ型ドーピングはポリ・ゲートの下では少し高く、例えばサンプルのへき開とダイオード・エッチングの後で２次元ＳＩＭＳ技術を用いて、埋込みｎ型層の２次元プロフィールを描くことにより測定することができる。
電気回路の接続に関しては、ドレン１１２は高電圧接触子としてのＩ／Ｏパッドに接続し、ソース１１０は本体接触子１０６とＶｓｓまたは接地に接続し、ｎウエル接触子１７２（したがって、埋込み層１６０）はＶｄｄに接続する。
図２の略断面図は本発明の第２および第３の実施の形態の埋込み層を示す。図１に示す構造との主な違いは、注入されるｎ型イオン２４０のエネルギーが小さいために、半導体表面から埋込み層２６０までの深さが小さいことである。絶縁溝２０２の深さ２０２ａは好ましくは３５０ｎｍなので、埋込み層の端２６０ａの表面からの深さは３５０ｎｍより小さい。しかしこの場合も埋込み層２６０はｎウエル２７１（ｎ＋−領域２７２に接触する）まで横に延びる。
したがって、図２の実施の形態では絶縁されたｐ型領域２０１ａは絶縁溝２０２から先には延びない。絶縁領域２０１ａが制限されるので、絶縁領域２０１ａに電気的に接触するための特殊な手段が必要である。この特殊な手段はＭＯＳトランジスタのソース２１０の特殊な構造により与えられる。
図２の例では、ｎＭＯＳトランジスタはソース２１０および２１１と、ドレン２１２および２１３と、ゲート２０３と、ゲート絶縁２０４とを含む。
図２の例では、ｎＭＯＳトランジスタはソース２１０および２１１と、ドレン２１２および２１３と、ゲート２０３と、ゲート絶縁２０４とを含む。
本発明の第２の実施の形態では、絶縁領域２０１ａへの電気接触はソース２１０を「本体結合ソース」として設計することにより行う。この本体結合ソースの構造を図３のトランジスタの略平面図で示す。図２と図３の同じ番号は同じエンティティを示す。ｎウエル（したがって、埋込みｎ型層）とのｎ＋接触子２７２はｎＭＯＳトランジスタを完全に囲む。ｎ＋接触子２７２はＶｄｄに電気的に接続する。ｎ＋接触子内に浅い溝絶縁２０２が入れ子になっている。ｎＭＯＳトランジスタのゲート２０３はレイアウトと電気接続が容易な種々の形に設計してよい。ｎ＋−型ドレンの接触領域２１２は高電圧接触子としてのＩ／Ｏパッドに電気的に接続する。（ｎ＋−型）ソースの接触領域２１０は（ｐ＋−型）本体接触領域３０６（図２に示していない）と交互に横方向に並ぶ。上に設けられた金属接触層３１０は電気接触子をソースと本体とに接合し、Ｖｓｓに電気的に接続する。
本発明の第３の実施の形態では、絶縁領域２０１ａ（本体）への電気接触は「絶縁体上のシリコン(silicon-on-insulation)」技術で用いられている設計を用いて行う。すなわち、ゲートを「Ｈ」形または［Ｔ」形の構造にする。ｎＭＯＳトランジスタのＨ形ゲートの例を図４の略平面図に示す。図２と図４の同じ番号は同じエンティティを示す。ｎウエル（したがって、埋込みｎ型層）とのｎ＋接触子２７２はｎＭＯＳトランジスタを完全に囲む。ｎ＋接触子２７２はＶｄｄに電気的に接続する。ｎ＋接触子内に浅い溝絶縁２０２が入れ子になっている。ｎＭＯＳトランジスタのゲート２０３はＨ形（図４に示すような）またはＴ形などの種々の形に設計してよい。Ｎ＋−型ドレンの接触領域２１２は高電圧接触子としてのＩ／Ｏパッドに電気的に接続する。Ｎ＋−型ソースの接触領域２１０はＶｓｓに接続する。Ｐ＋−型本体の接触子４０６もＶｓｓに接続する。
図２に示すｎＭＯＳトランジスタの例として、図５は本発明の高エネルギーのｎドーピング注入から得られる、コンピュータが生成したゲートの下のドーピング・プロフィールを示す。縦軸はドーピング濃度を対数尺度で示し、横軸は半導体表面内への浸透深さをμｍで示す。図５は、図２に示す深さに埋込みｎ型層を作るのに必要な、最初のホウ素濃度（曲線５０２）と注入された燐濃度（曲線５０１）を示す。また得られた純ドーピングも示す（曲線５０３）。燐注入はエネルギーが５００ｋｅＶで、ドーズが２．０Ｅ１３ｃｍ-2に選択した。これにより図２に示す埋込みｎ型層が得られ、その表面の下のピーク浸透深さは図１のものよりやや浅い（図１の浸透にはエネルギーが約６７５ｋｅＶで、同じドーズ２．０Ｅ１３ｃｍ-2が必要である）。およそ０．１９μｍから０．５３μｍの深さの領域５１０で、燐ドーピングはホウ素ドーピング（曲線５０２）を過度に補償して、埋込みｎ型領域をｐ型半導体材料内に埋め込む。
埋込み層を作るための同様な好ましいイオン注入条件のコンピュータ・シミュレーションを次の条件で示す。
・ 燐注入のエネルギーは５００ｋｅＶ、ドーズは４・１０Ｅ１３、
・ ホウ素注入のエネルギーは１００ｋｅＶ、ドーズは１・１０Ｅ１３、
図６Ａはゲートの下のドーピング濃度のグラフであり、図６Ｂはソースとドレンの下の濃度のグラフである。両図において、燐ドーピング曲線がホウ素注入曲線と交差する接合部が作られた。図６Ａでは、燐ドーピング曲線６０１はホウ素ドーピング曲線６０２と点６０３および６０４で交差する。およそ０．２２μｍから０．６２μｍの深さの領域６１０で、燐ドーピングはホウ素ドーピングを過度に補償して埋込みｎ型領域をｐ型半導体材料内に埋め込む。図６Ｂでは、燐ドーピング曲線６２１はホウ素ドーピング曲線６２２と点６２３および６２４で交差する。およそ０．４５μｍから０．６８μｍの深さの領域６４０で、燐ドーピングはホウ素ドーピングを過度に補償して埋込みｎ型領域を作る。
・ 燐注入のエネルギーは５００ｋｅＶ、ドーズは４・１０Ｅ１３、
・ ホウ素注入のエネルギーは１００ｋｅＶ、ドーズは１・１０Ｅ１３、
図６Ａはゲートの下のドーピング濃度のグラフであり、図６Ｂはソースとドレンの下の濃度のグラフである。両図において、燐ドーピング曲線がホウ素注入曲線と交差する接合部が作られた。図６Ａでは、燐ドーピング曲線６０１はホウ素ドーピング曲線６０２と点６０３および６０４で交差する。およそ０．２２μｍから０．６２μｍの深さの領域６１０で、燐ドーピングはホウ素ドーピングを過度に補償して埋込みｎ型領域をｐ型半導体材料内に埋め込む。図６Ｂでは、燐ドーピング曲線６２１はホウ素ドーピング曲線６２２と点６２３および６２４で交差する。およそ０．４５μｍから０．６８μｍの深さの領域６４０で、燐ドーピングはホウ素ドーピングを過度に補償して埋込みｎ型領域を作る。
要約すると、埋込み層はゲートの下の領域からソースおよびドレンの下の領域まで続き、結局、埋込み層はｎウエルに合体することが分かる。図１と図２の略図に示すように、また、より実際的に図７のコンピュータ・シミュレーションに示すように、深さは少し異なる。図７のｎＭＯＳトランジスタの断面は、半導体表面７０１の上にゲート７０２と非導電性の側壁７０３とを示し、また表面の下に埋込みｐ型領域７０４と、ｎ型ソース７０５およびドレン７０６と、埋込みｎ層７０７とを示す。埋込み層７０７は本発明にかかる高エネルギーのｎ型イオン注入により作られたものである。これはゲート７０２の下で表面の近くまで（そして厚く）広がるが、ソースからドレンまで続き、更にｎウエル（図７に示していない）に接続する。
本発明の技術的利点は、高エネルギーのｎドーピング注入に関連してｐドーピング・イオンの高エネルギーの低ドーズ注入を用いることにより、埋込み層の位置とピークと深さとを正確に制御できることである。好ましい実施の形態では、イオン・エネルギーは７０ｋｅＶから１４０ｋｅＶの間であり、ドーズは５・１０Ｅ１２から５・１０Ｅ１３の間である。かかる注入の効果は図６Ａと図６Ｂと図７とから容易に推測することができる。
ｐ型半導体の表面下部領域に比べて高い抵抗率を有するｐ型半導体の表面領域内に２つのｎウエルを接続する埋込みｎ型層を製作する方法は次のプロセス・ステップを含む（埋込みｐ型層の製作にも同じプロセス・ステップが用いられる）。
・ ｐ型半導体の表面下部領域の表面上にフォトレジスト層を堆積させ、ｎウエルの間の表面領域上の層内に窓を開け、
・ 高エネルギー（約４００ｋｅＶから７００ｋｅｖ）と高ドーズ（約８・１０Ｅ１２ｃｍ-2から８・１０Ｅ１３ｃｍ-2）で、窓を通してｎ型イオンをｐ型半導体内に注入し、前記ｎウエルの間に、前記ｎウエルに続く純ｎ型ドーピングを有する深い領域（２００ｎｍより深い）を作り、更に、表面下部のｐ型半導体領域よりも低いドーピング濃度を有するｐ領域を作る。
・ ｐ型半導体の表面下部領域の表面上にフォトレジスト層を堆積させ、ｎウエルの間の表面領域上の層内に窓を開け、
・ 高エネルギー（約４００ｋｅＶから７００ｋｅｖ）と高ドーズ（約８・１０Ｅ１２ｃｍ-2から８・１０Ｅ１３ｃｍ-2）で、窓を通してｎ型イオンをｐ型半導体内に注入し、前記ｎウエルの間に、前記ｎウエルに続く純ｎ型ドーピングを有する深い領域（２００ｎｍより深い）を作り、更に、表面下部のｐ型半導体領域よりも低いドーピング濃度を有するｐ領域を作る。
ｐ型半導体材料の表面内に電気的に絶縁された高電圧Ｉ／Ｏ ｎＭＯＳトランジスタを製作する方法は次のプロセス・ステップを含み（ｐＭＯＳの製作にも同じプロセス・ステップが適用される）、
・ 非導電性の電気絶縁領域の２対の入れ子をｐ型半導体材料内に形成し、内側の対はｎＭＯＳトランジスタの活動領域の横の境界を定義し、外側の対はｎウエルの間の領域を定義し、
・ ｐドーピングまたはｎドーピング・イオンを注入してｐ型半導体材料の表面下部領域の背景ドーピング・レベルを調整し、背景ドーピングの調整注入の後、ｐ型半導体は４・１０Ｅ１７ｃｍ-3から１・１０Ｅ１８ｃｍ-3の間のピーク・ドーピング濃度を有し、
・ 非導電性の電気絶縁領域の２対の入れ子をｐ型半導体材料内に形成し、内側の対はｎＭＯＳトランジスタの活動領域の横の境界を定義し、外側の対はｎウエルの間の領域を定義し、
・ ｐドーピングまたはｎドーピング・イオンを注入してｐ型半導体材料の表面下部領域の背景ドーピング・レベルを調整し、背景ドーピングの調整注入の後、ｐ型半導体は４・１０Ｅ１７ｃｍ-3から１・１０Ｅ１８ｃｍ-3の間のピーク・ドーピング濃度を有し、
・ 調整されたｐ型半導体材料内にｎウエルを形成し、
・ ゲート誘電体に適した絶縁材料の層を表面上に堆積させてトランジスタ区域を覆い、
・ 多結晶シリコンまたはその他の導電材料の層を絶縁層の上に堆積させ、
・ 多結晶シリコンの一部を保護し、その他の部分をエッチングしてトランジスタのゲート区域を定義し、
・ ゲート誘電体に適した絶縁材料の層を表面上に堆積させてトランジスタ区域を覆い、
・ 多結晶シリコンまたはその他の導電材料の層を絶縁層の上に堆積させ、
・ 多結晶シリコンの一部を保護し、その他の部分をエッチングしてトランジスタのゲート区域を定義し、
・ 第１のフォトレジスト層を堆積させ、その中に窓を開けて外部絶縁領域の間の区域の表面を露出させ、
・ 低エネルギーのｎドーピング・イオンを露出表面区域に注入して、トランジスタの拡張ソースと拡張ドレンに適した浅いｎドープ層（１０ｎｍから５０ｎｍの間の深さ）を表面の下に作り（ピーク濃度は約５・１０Ｅ１７ｃｍ-3から５・１０Ｅ２０ｃｍ-3）、
・ 低エネルギーのｎドーピング・イオンを露出表面区域に注入して、トランジスタの拡張ソースと拡張ドレンに適した浅いｎドープ層（１０ｎｍから５０ｎｍの間の深さ）を表面の下に作り（ピーク濃度は約５・１０Ｅ１７ｃｍ-3から５・１０Ｅ２０ｃｍ-3）、
・ 高エネルギー（４００ｋｅＶから７００ｋｅＶ）と高ドーズ（８・１０Ｅ１２ｃｍ-2から８・１０Ｅ１３ｃｍ-2）でｎドーピング・イオンを露出表面区域内に注入して、ｎウエルの間に、ｎウエルに続く純ｎ型ドーピングを有する深い領域（２００ｎｍより深い）を表面の下に作り、注入イオンのピーク濃度をｐ型半導体の場合とは異なる深さにしてｐ型ドーピングを過度に補償し、また逆の導電率型の領域を作り、また深いソースおよびドレン領域のｐ-ｎ接合部の下に調整された表面下部のｐ型半導体領域（ピーク濃度は約１から６Ｅ１０１７ｃｍ-3）の場合より低いドーピング濃度を有するｐ領域を作り、
・ 第１のフォトレジスト層を除去し、
・ 窒化シリコンまたは二酸化シリコンなどの絶縁体の等角(conformal)絶縁層を表面の上に堆積させ、また多結晶シリコン・ゲートの回りの側壁だけが残るように絶縁層を指向性プラズマ・エッチングし、
・ 第２のフォトレジスト層を堆積させ、その中に窓を開けて外部絶縁領域の間の区域の表面を露出させ、
・ 窒化シリコンまたは二酸化シリコンなどの絶縁体の等角(conformal)絶縁層を表面の上に堆積させ、また多結晶シリコン・ゲートの回りの側壁だけが残るように絶縁層を指向性プラズマ・エッチングし、
・ 第２のフォトレジスト層を堆積させ、その中に窓を開けて外部絶縁領域の間の区域の表面を露出させ、
・ 中間エネルギーのｎドーピング・イオンを露出表面区域内に注入し、トランジスタの深いソースおよびドレンに適した、中間の深さ（５０ｎｍから２０ｎｍ）まで延びるｎドープ領域を前記表面の下に作り（ピーク濃度は約５・１０Ｅ１９ｃｍ-3から５・１０Ｅ２０ｃｍ-3）、
・ 第２のフォトレジスト層を除去し、
・ より低いドーピング濃度のｐ領域への電気接触領域を形成する。
・ 第２のフォトレジスト層を除去し、
・ より低いドーピング濃度のｐ領域への電気接触領域を形成する。
必要であれば、埋込み層の位置とピークと深さとを正確に制御するために、高エネルギーのｎ型注入を行った後に次のプロセス・ステップを追加してもよい。すなわち、
・ 高エネルギーで低ドーズのｐドーピング・イオンを注入する。
・ 高エネルギーで低ドーズのｐドーピング・イオンを注入する。
埋込みｎ型層の表面からの深さに従って、電気接触子を形成する方法を次のプロセスから選択する。
・ ｎＭＯＳトランジスタのソースに近いが電気的に絶縁されている絶縁ｐ型領域への接触領域としてｐ＋−領域を形成し、
・ 本体結合ソースを形成して、ｎＭＯＳトランジスタ・ソースと絶縁ｐ型領域の電気的に絶縁された表面付近部分とに二重機能の接触領域を与え、
・ その直接の隣接領域が絶縁ｐ型領域のソースとドレンと表面付近部分とに接触するようにＨ形またはＴ形を含むようにした角構造ゲートを形成する。
本発明の方法に係るｐＭＯＳトランジスタを製作するため、上記のプロセス・ステップのフローは逆の導電率型にも同様に適用される。
・ ｎＭＯＳトランジスタのソースに近いが電気的に絶縁されている絶縁ｐ型領域への接触領域としてｐ＋−領域を形成し、
・ 本体結合ソースを形成して、ｎＭＯＳトランジスタ・ソースと絶縁ｐ型領域の電気的に絶縁された表面付近部分とに二重機能の接触領域を与え、
・ その直接の隣接領域が絶縁ｐ型領域のソースとドレンと表面付近部分とに接触するようにＨ形またはＴ形を含むようにした角構造ゲートを形成する。
本発明の方法に係るｐＭＯＳトランジスタを製作するため、上記のプロセス・ステップのフローは逆の導電率型にも同様に適用される。
図示の実施の形態を参照して本発明を説明したが、この説明は制限的な意味に解釈してはならない。図に示した実施の形態や本発明の他の実施の形態の種々の変更や組合わせは、この説明を参照すれば当業者に明らかである。例えば、この方法は高エネルギーおよび／または中間エネルギー注入を高温でアニーリングするステップを含む。別の例として、このプロセス・ステップを修正して、埋込み層が浅いときに、中間エネルギーでｎドーピング・イオンを注入した後、高エネルギーでｎドーピング・イオンを注入してよい。したがって、かかる変更または実施の形態は全て特許請求の範囲に含まれるものである。
Claims (10)
- 第１の導電率型の半導体内に作られ、その表面に電気絶縁領域に囲まれた少なくとも１個の横型のＭＯＳトランジスタを有する集積回路であって、
ソースおよびドレンであって、それぞれの表面に中央にあるゲートまで延びて前記トランジスタの活動領域を定義する逆の導電率型の領域を有するソースおよびドレンと、
前記ソースおよびドレンを囲み、前記表面から前記第１の導電率型の前記半導体材料内に深く延びる、逆の導電率型のウエルと、
前記第１の導電率型の前記半導体材料内にあって前記ウエルに囲まれ、前記半導体材料の残部より高い抵抗率を有する半導体領域と、
前記半導体領域内に埋め込まれた前記逆の導電率型の層と、
を備え、
前記層は前記ウエルまで横に延びるので、前記半導体領域の表面付近部分と前記半導体材料の残部とを電気的に絶縁し、前記ＭＯＳトランジスタは電気的に絶縁された高電圧Ｉ／Ｏトランジスタとして動作して回路ノイズを減らし、しかも低いドレン接合キャパシタンスを有することが可能になり、
前記層は前記電気絶縁領域より深く前記表面から垂直に延びるので、前記半導体領域の電気的に絶縁された表面付近部分に別個の接触子が得られる、
集積回路。 - 前記半導体材料はシリコン、シリコン・ゲルマニウム、ガリウム砒素、および集積回路の製作に用いられる任意の他の半導体材料を含むグループから選択される、請求項１記載の集積回路。
- 第１の導電率型の前記半導体の抵抗率は約１Ωｃｍから５０Ωｃｍの範囲内のｐ型シリコンから作られ、また前記ソースと、ドレンと、ウエルと、埋込み層とはｎ型シリコンから作られる、請求項１記載の集積回路。
- 第１の導電率型の前記半導体は半導体エピタキシャル層である、請求項１記載の集積回路。
- 第１の導電率型の前記半導体はホウ素、アルミニウム、ガリウム、インジウムを含むグループから選択されたドーパント種を有し、また前記ソースと、ドレンと、その拡張と、前記埋込み層とは砒素、燐、アンチモン、ビスマスを含むグループから選択されたドーパント種を有する、請求項１記載の集積回路。
- 第１の導電率型の前記半導体の抵抗率は約５Ωｃｍから５０Ωｃｍの範囲内のｎ型シリコンから作られ、また前記ソースと、ドレンと、その拡張とはｐ型シリコンから作られる、請求項１記載の集積回路。
- 第１の導電率型の前記半導体は砒素、燐、アンチモン、ビスマス、リチウムを含むグループから選択されたドーパント種を有し、また前記ソースと、ドレンと、その拡張と、前記埋込み層とはホウ素、アルミニウム、ガリウム、インジウム、リチウムを含むグループから選択されたドーパント種を有する、請求項１記載の集積回路。
- ｐ型半導体材料の表面内に電気的に絶縁された高電圧Ｉ／Ｏ ｎＭＯＳトランジスタを製作する方法であって、
・ 非導電性の電気絶縁領域の２対の入れ子を前記ｐ型半導体材料内に形成し、内側の対は前記ｎＭＯＳトランジスタの活動領域の横の境界を定義し、外側の対はｎウエルの間の領域を定義し、
・ ｐドーピングまたはｎドーピングのイオンを注入して前記ｐ型半導体材料の表面下部領域の背景ドーピング・レベルを調整し、
・ 前記調整されたｐ型半導体材料内にｎウエルを形成し、
・ ゲート誘電体に適した絶縁材料の層を前記表面上に堆積させて前記トランジスタ区域を覆い、
・ 多結晶シリコンまたはその他の導電材料の層を前記絶縁層の上に堆積させ、
・ 前記多結晶シリコンの一部を保護し、その他の部分をエッチングして前記トランジスタのゲート区域を定義し、
・ 第１のフォトレジスト層を堆積させ、その中に窓を開けて前記外側の絶縁領域の間の前記区域の表面を露出させ、
・ 低エネルギーのｎドーピング・イオンを前記露出表面区域内に注入して、前記トランジスタの拡張ソースと拡張ドレンに適した浅いｎドープ層を前記表面の下に作り、
・ 高エネルギーと高ドーズでｎドーピング・イオンを前記露出表面区域内に注入して、前記ｎウエルの間に、前記ｎウエルに続く純ｎ型ドーピングを有する深い領域を前記表面の下に作り、また前記調整されたｐ型半導体領域の残部の場合より低いドーピング濃度を有するｐ領域を作り、
・ 前記第１のフォトレジスト層を除去し、
・ 窒化シリコンまたは二酸化シリコンなどの絶縁体の等角絶縁層を前記表面の上に堆積させ、また前記多結晶シリコン・ゲートの回りの側壁だけが残るように前記絶縁層を指向性プラズマ・エッチングし、
・ 第２のフォトレジスト層を堆積させ、その中に窓を開けて前記外側の絶縁領域の間の前記区域の表面を露出させ、
・ 中間エネルギーのｎドーピング・イオンを前記露出表面区域内に注入し、前記トランジスタの深いソースおよびドレンに適した、中間の深さまで延びるｎドープ領域を前記表面の下に作り、
・ 前記第２のフォトレジスト層を除去し、
・ より低いドーピング濃度の前記ｐ領域への電気接触領域を形成する、
ｎＭＯＳトランジスタを製作する方法。 - 高エネルギーと低ドーズでｐドーピング・イオンを注入して前記深いｎ型領域の位置と範囲とを制御する、請求項１２記載のｎＭＯＳトランジスタを製作する方法。
- 低ドーピング濃度の前記ｐ領域への前記電気接触領域としてｐ＋−領域を形成し、前記ｐ＋−領域は前記ｎＭＯＳトランジスタのソースの近くにあるが電気的に絶縁されている、請求項１２記載のｎＭＯＳトランジスタを製作する方法。
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