JPH10199993A - 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置 - Google Patents

半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置

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JPH10199993A
JPH10199993A JP9000565A JP56597A JPH10199993A JP H10199993 A JPH10199993 A JP H10199993A JP 9000565 A JP9000565 A JP 9000565A JP 56597 A JP56597 A JP 56597A JP H10199993 A JPH10199993 A JP H10199993A
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well region
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well
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Teruhiko Amano
照彦 天野
Masaki Tsukide
正樹 築出
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 トリプルウエル構造における最上層のウエル
内にコンタクト領域を設けることなく、当該ウエルに所
定の電位レベルを供給可能とする。 【解決手段】 Ｐ型の半導体基板５内にＮ型のウエル領
域１を形成するＮ型イオン注入工程において、所定形状
のマスクによりウエル領域１の底部１Ｂとなるべき部分
の一部に対してイオンが注入されない領域を設ける。こ
れにより、底部１Ｂの一部分にＰ型の性質を有する部分
６を残したような形状のＮ型のウエル領域１が形成され
る。このＰ型の部分６はＰ型のウエル領域２と半導体基
板５とを電気的に接続させるので、この部分６を介し
て、コンタクト領域４に印加された電位をウエル領域２
に供給できる。上記部分６を複数設ければ、均一な供給
も可能となる。この構造は、メモリセルアレイブロック
の各基本セルにも適用できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体回路装置及
びその製造方法に関し、特にトリプルウエル構造を有す
る半導体装置を含むもの、例えばＭＯＳトランジスタ等
の能動素子やＣＭＯＳ回路やメモリセルアレイなどの記
憶素子を含むものに関する。又、この発明は、そのよう
な半導体回路装置を製造するための器具としてのマスク
装置のパターン構成技術にも関している。
【０００２】
【従来の技術】半導体集積回路装置、特にメモリ類にお
いては、半導体基板からのノイズの影響を削減する必
要がある。即ち、基板に印加されたＧＮＤ電位が変動す
ると、それに応じてＭＯＳトランジスタのウエル領域の
バックバイアス電位もまた変動する結果、トランジスタ
のしきい値が変動してしまうので、この影響を防止する
必要がある。更にメモリ類では、基板中の少数キャリ
ア電流の基本メモリセルのストレージノードへの注入に
起因したメモリセルデータの破壊をも防ぐ必要性があ
る。
【０００３】かかる観点から、メモリ類では、ＮＭＯＳ
トランジスタで構成されたメモリセルアレイのブロック
のＰ型ウエル領域の周囲を、Ｐ型の半導体基板内に作製
されたＮ型のウエル領域で完全に取り囲むという構造、
いわゆるトリプルウエル構造を採用して上記，を達
成する事が、一般的に行われている。
【０００４】図２２は、例えば特開平３−３０４６８号
公報に開示されたような、従来のトリプルウエル構造を
有する半導体装置の構成を説明するための断面図であ
る。図２２に示すように、Ｐ型のウエル領域２Ｐは、Ｐ
型の半導体基板５Ｐ内に作製されたＮ型のウエル領域１
Ｐで完全に取り囲まれた状態にある。そして、上記Ｐ型
のウエル領域２Ｐの電位レベルを供給するためのＰ型の
コンタクト領域３が、Ｎ型のウエル領域１Ｐの側壁部１
ＰＷの内周に隣接する絶縁膜１４Ｐの部分とソース／ド
レイン領域の一方１８Ｐに隣接する絶縁膜１４Ｐの部分
とで挟まれた、Ｐ型のウエル領域２Ｐの部分中に形成さ
れている。このコンタクト領域３に電位ＶＢＢを外部か
ら供給することによって、Ｐ型のウエル領域２Ｐの電位
は電位ＶＢＢに固定される。他方、Ｐ型の半導体基板５
Ｐの電位は、コンタクト領域４Ｐにグランド電位ＧＮＤ
を供給することによって、電位ＧＮＤに固定されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、図２２
に示されるようなトリプルウエル構造を採用した場合に
は、上述したトリプルウエル構造のもつ効果，は実
現されてはいるが、トリプルウエル内のＰ型のウエル領
域２Ｐに電位を供給するためのコンタクト領域３をＰ型
のウエル領域２Ｐの中に設ける必要がある。その為に、
図２２に代表されるような従来のトリプルウエル構造に
おいては、当該コンタクト領域３の占有面積分だけ半導
体回路装置のチップ面積を増大させてしまうという問題
点が生じている。
【０００６】また、従来のトリプルウエルでは、図２２
に示される通り、構造上、Ｐ型ウエル領域２Ｐ中の側壁
部１ＰＷ側へ片寄った隅の位置に、コンタクト領域３を
配置せざるを得ない。そのため、Ｐ型ウエル領域２Ｐへ
の電位供給がＰ型ウエル領域２Ｐ全域にわたって均一に
なされているか否か、その保障に欠けるという問題点も
ある。
【０００７】また、大容量のＤＲＡＭにおいては、低消
費化、高速動作化のために、メモリセルアレイをサブア
レイに細分化して構成することが多くなってきており、
その場合には、ワードドライバの動作速度を高速化する
ために、ワード線の構成の一つとして、メインワード線
とサブワード線とから成る分割ワード線構成を採用する
ことがある。そのような分割ワード線構成型の半導体集
積回路装置において、サブワード線のサブデコード回路
をＣＭＯＳ回路で構成してメモリセルアレイサブブロッ
クの周囲に配置した場合には、メモリセルアレイサブブ
ロックの周囲を取り囲むように配置されているセンスア
ンプ回路およびサブデコード回路帯がＣＭＯＳ回路で構
成されているために、メモリセルアレイサブブロックが
ＰＭＯＳトランジスタ用Ｎ型ウエル領域によって囲まれ
るという状態が発生する。このような構成では、メモリ
セルアレイサブブロックのＰ型ウエル領域の電位を与え
る為のコンタクト領域をメモリセルアレイサブブロック
内に設置すること自体が極めて困難となり、その結果、
従来のトリプルウエル構造を分割ワード線構成型の半導
体集積回路装置に適用することができないという問題点
が生じている。
【０００８】尚、特開平２−１９６４６０号公報の発明
は、図２２で示したものと同様な従来のトリプルウエル
構造に対して、チップの占有面積を減少させてＣＭＯＳ
トランジスタの小型化を図るための構造を提案してい
る。しかし、この技術においても、その公報中の第１図
に示される通り、トランジスタの各領域の直下にあるＰ
型ウエル領域の隅上方に固定電位ＶＳＳを与えるための
Ｐ型コンタクト層が形成されている点で、この技術もま
た、上述した本発明の問題点を解決するための有効な手
段とはなりえていない。しかも、この技術は、従来、上
記Ｐ型ウエル領域を完全に取り囲んでいたＮ型ウエル領
域の構成に代えて、当該Ｎ型ウエル領域の一方の側壁部
自体を完全に除去した構成を採用している。このため、
上記Ｐ型ウエル領域の一方の側面側は、その側面全体が
Ｐ型の基板側と接続された構造となっている。このよう
な構造では、基板からの少数キャリア電流の注入を増加
させてしまうので、本来のトリプルウエル構造がもつ作
用効果の消失が大となってしまうという問題点を新たに
発生させてしまうという難点もある。
【０００９】従って、特開平２−１９６４６０号公報の
発明は到底採用することができないと言わざるを得な
い。
【００１０】本発明は上記のような問題点に鑑みてなさ
れたものであり、その主目的は、トリプルウエル構造を
有する半導体回路装置において、トリプルウエルの最上
層たる第１ウエル領域内に電位レベル供給用のコンタク
ト領域を特に設けること無く、トリプルウエル構造の本
来的な上述の効果，を維持させつつ、当該第１ウエ
ル領域内に所定の電位レベルを供給可能とすることにあ
る。
【００１１】また、この発明の副次的目的の一つは、第
１ウエル領域に均一に電位を与えることを可能とするこ
とにある。
【００１２】更なる副次的目的は、トリプルウエル構造
のもつ本来的な効果である、少数キャリア電流のトラン
ジスタ各領域への注入阻止効をより完全に実現可能とす
ることにある。
【００１３】更なる副次的目的は、そのような新規なト
リプルウエル構造を有する半導体回路の製造方法とそれ
に用いるマスク装置とを実現することにある。
【００１４】
【課題を解決するための手段】請求項１の半導体回路装
置は、第１導電型の半導体基板と、前記半導体基板の表
面の第１領域からその内部に向けて形成された前記第１
導電型の第１ウエル領域と、前記第１ウエル領域の周囲
を全て取り囲む様に、前記第１領域に隣接した前記半導
体基板の前記表面の第２領域から前記半導体基板の内部
に向けて形成された第２導電型の第２ウエル領域と、前
記半導体基板の前記表面の前記第１領域から前記第１ウ
エル領域の内部に向けて形成された前記第２導電型の第
１及び第２トランジスタ領域と、前記第１及び第２トラ
ンジスタ領域で挟まれた前記表面の前記第１領域上に形
成された第３トランジスタ領域とを備える、少なくとも
１つのトランジスタと、前記第２ウエル領域の底部の一
部分に形成され、前記第１ウエル領域と前記半導体基板
とを電気的に導通する、少なくとも１つの導通領域とを
備えると共に、前記第１ウエル領域内には前記第１ウエ
ル領域に所定の電位を供給するためのコンタクト領域が
設けられていないことを特徴とする。
【００１５】第１ウエル領域は、第２ウエル領域によっ
てほぼ完全に取り囲まれており、半導体基板から第１ウ
エル領域内への少数キャリアの注入は殆ど阻止されてい
る。そして、第１ウエル領域の表面上のスペースは、通
常、トランジスタと活性領域を画定する絶縁層とで占有
されるので、その場合には、上記表面上にコンタクト領
域を形成するスペースは全くなくなる。
【００１６】かかる状態において、表面の第１領域内に
はコンタクト領域は一切設けられておらず、底部に形成
された導通部のみが、第１ウエル領域と半導体基板とを
電気的に接続させる。即ち、導通部は、唯一の第１ウエ
ル領域の固定電位供給経路として機能する。
【００１７】請求項２の半導体回路装置は、請求項１記
載の半導体回路装置において、前記導通領域が前記第１
導電型の領域であることを特徴とする。
【００１８】導通領域は半導体基板と同一導電型の領域
から成るため、当該導通領域は、それと第１ウエル領域
との間及びそれと半導体基体との間にＰＮ接合等の界面
を形成することなく、第１ウエル領域と半導体基体とを
電気的に確実に接続する。
【００１９】請求項３の半導体回路装置は、請求項２記
載の半導体回路装置において、前記導通領域が前記第２
ウエル領域の前記底部に渡って複数個設けられているこ
とを特徴とする。
【００２０】各々の導通領域は、第１ウエル領域と半導
体基板とを電気的に接続する。従って、半導体基板の電
位は、局所的な供給から、よりまんべんなく第１ウエル
領域全体にわたって供給されることとなる。導通領域の
個数を増すほどに、第１ウエル領域への電位供給は均一
化される。
【００２１】請求項４の半導体回路装置は、請求項２又
は３記載の半導体回路装置において、前記導通領域が前
記第１，第２及び第３トランジスタ領域の直下に当たる
前記底部の一部分を除いた前記底部の他部分に設けられ
ていることを特徴とする。
【００２２】導通領域を介して半導体基板から第１ウエ
ル領域内に少数キャリアが注入されても、少数キャリア
の殆どは、導通領域の上方に位置する、各トランジスタ
領域外の部分に到達するのみであって、第１、第２及び
第３トランジスタ領域内に入り込むことはない。このた
め、上記少数キャリアに起因したトランジスタの誤動作
は生じないので、トリプルウエル構造の本来の作用・効
果はより一層完全に維持される。
【００２３】請求項５の半導体回路装置は、請求項２乃
至４の何れかに記載の半導体回路装置において、前記半
導体回路装置はメモリセルアレイのブロックであり、前
記ブロックは複数のサブブロックを備えると共に、複数
の前記トランジスタ領域はそれぞれ前記複数のサブブロ
ックの各々の各基本メモリセルのＭＯＳトランジスタに
該当することを特徴とする。
【００２４】メモリセルアレイブロック内の第１ウエル
領域内に電位固定用のコンタクト領域を設けることな
く、各第１ウエル領域に半導体基板の電位が供給され
る。特に、各基本メモリセルの導通領域が各トランジス
タ領域外の部分直下に位置する第２ウエル領域の底部に
形成されているときには、半導体基板中の少数キャリア
の注入が起こっても、当該少数キャリアの殆どは各基本
メモリセルのソース／ドレイン領域に到達することはな
い。
【００２５】請求項６の半導体回路装置の製造方法は、
第１導電型の半導体基板を準備する第１工程と、前記半
導体基板の内部に、その一部分に前記半導体基板と導通
する部材で充填された開孔パターンを有する、第２導電
型の第２ウエル領域の底部を形成し、前記半導体基板の
表面の第１領域と前記底部との間に前記第１導電型の第
１ウエル領域に相当する領域を形成する第２工程と、前
記第１領域に当たる、前記半導体基板の前記表面上及び
前記表面内に、トランジスタの各領域を形成する第３工
程と、前記第１領域に隣接する前記半導体基板の前記表
面の第２領域とその直下に位置する前記底部の部分との
間に前記第２導電型の前記第２ウエル領域の側壁部を形
成し、以て前記底部と前記側壁部とから成る前記第２ウ
エル領域により前記第１導電型の第１ウエル領域に相当
する前記領域を前記第１ウエル領域として取り囲む第４
工程とを備えることを特徴とする。
【００２６】請求項７の半導体装置製造用マスク装置
は、半導体基板内にトリプルウエル構造を有する半導体
回路装置の製造に用いるものであって、前記トリプルウ
エル構造中、トランジスタの各領域が形成される第１導
電型の第１ウエル領域を取り囲む様に形成される第２導
電型の第２ウエル領域の底部を形成するウエハプロセス
工程時に、前記底部の一部分にのみ少なくとも一つの開
孔パターンが形成されるようなマスクパターンを備えた
ことを特徴とする。
【００２７】
【発明の実施の形態】
（概要）本実施の形態の半導体集積回路装置（以下、よ
り広義として、半導体回路装置と呼ぶ）では、説明の便
宜上、その一例として、ＮＭＯＳトランジスタを能動素
子として用いる場合及びそれを記憶素子としてメモリセ
ルアレイに適用する場合に言及している。即ち、Ｐ型の
半導体基板内にＮ型の第２ウエル領域を作製するプロセ
ス工程（Ｎイオン注入工程）において、所定のパターン
が形成されたフォトマスクを同工程中のリソグラフィに
適用することにより所定のレジストパターンを作り、こ
のレジストパターンをマスクとしてＮ型イオン注入を行
うことにより、Ｎイオンが注入されない領域を第２ウエ
ル領域のボトム内の一部分に作り、以てＮ型の第２ウエ
ル領域の底部の一部分に、Ｐ型の性質を有する導通領域
を作ることとしている。これにより、(1)Ｎ型の第２ウ
エル領域でほぼ完全に取り囲まれたＰ型ウエル領域とＰ
型の半導体基板とが電気的に導通される構造が実現さ
れ、(2)Ｐ型の第１ウエル領域用の電位を供給するため
のＰ型のコンタクト領域を独自に第１ウエル領域内に作
製する必要性が全くなくなり、(3)Ｐ型基板を介するこ
とにより、Ｎ型の第２ウエル領域でほぼ完全に取り囲ま
れたＰ型の第１ウエル領域への電位レベルの供給を実現
可能としている。
【００２８】勿論、ＮＭＯＳトランジスタについて述べ
た上記構成をＰＭＯＳトランジスタに対しても適用可能
である。この場合には、Ｎ型が第１導電型に、Ｐ型が第
２導電型に相当する。又、上記構成をＣＭＯＳ回路の一
方のＭＯＳトランジスタについて適用しても良い。
【００２９】以下、図面を参照して、ＮＭＯＳトランジ
スタについての上記構成の具体例を詳細に説明する。
【００３０】（実施の形態１）図１は、新規なトリプル
ウエル構造を有するＮＭＯＳトランジスタの構成を示す
断面図である。又、図２は、上記ＮＭＯＳトランジスタ
の模式的な上面図であり、図２中のＡ−Ａ’線に関する
縦断面図が図１に該当している。図１，図２において
は、電極配線用のアルミ配線層や層間絶縁膜等の図示を
省略して、要部のみを示している。
【００３１】本ＮＭＯＳトランジスタ装置は、最上層か
ら順にＰ型ウエル領域２、Ｎ+型のウエル領域１及びそ
の下の半導体基板５を、それぞれ第１，第２及び第３ウ
エル領域とする、トリプルウエル構造を有する。
【００３２】Ｐ型（第１導電型）の半導体基板５は例え
ばＳｉ基板であり、その表面５Ｓ上及び表面５Ｓ内には
ＬＯＣＯＳ膜からなる絶縁層１４が形成されている。絶
縁層１４のこれらの各部分１４ａ〜１４ｂは、図示しな
いが、一つに連結されている。そして、ＮＭＯＳトラン
ジスタ１５の活性領域の範囲を枠付ける絶縁層部分１４
ａの外周縁によりその外枠が画される半導体基板５の表
面５Ｓ内のエリアを「第１領域Ｒ１（幅：Ｒ１）」と定
義付けるならば、この第１領域Ｒ１から半導体基板５の
内部に向けて深さＤ１のＰ型−ウエル領域２が形成され
ている。
【００３３】又、上記活性領域にあたる表面５Ｓの第１
領域Ｒ１上からＰ型−ウエル領域２の内部に向けて、Ｎ
ＭＯＳトランジスタ１５の一方のソース／ドレイン領域
（第１トランジスタ領域）１７と、他方のソース／ドレ
イン領域１８（第２トランジスタ領域）とが形成されて
おり、当該両領域１７，１８で挟まれた上記第１領域Ｒ
１内の表面５Ｓ上には、トランスファゲート層１６（第
３トランジスタ領域）が形成されている。尚、ＮＭＯＳ
トランジスタ１５の各層１７，１８，１９を、総称的
に、ＮＭＯＳトランジスタの各領域ないしトランジスタ
領域とも呼ぶ。
【００３４】そして、上記第１領域Ｒ１に隣接した表面
５Ｓ内の第２領域Ｒ２（幅：Ｒ２）、即ち、両絶縁層部
分１４ａ及び１４ｂで挟まれた表面５Ｓからその直下の
半導体基板５の内部へ向けて、深さＤ１の、Ｎ+型−ウ
エル領域１の側壁部１Ｗが、Ｐ型−ウェル領域２の外周
面全体を完全に取り囲むように形成されている。そし
て、Ｎ+型−ウエル領域１の底部１Ｂが、リング状の側
壁部１Ｗと連結して、Ｐ型−ウエル領域２の底面の殆ど
を塞いでいる。従って、Ｐ型−ウエル２の周囲（外周
面、底面）は、後述の導通領域６の部分を除いて、側壁
部１Ｗと底部１Ｂとから成るＮ+型−ウエル領域１によ
って、ほぼ完全に取り囲まれた状態となっている。
【００３５】上記の導通領域６が本トリプルウエル構造
の核心部分であって、各導通部６は、底部１Ｂの全体に
わたって均等配分されるように底部１Ｂの一部分に形成
された各開孔パターン１ＢＨがＰ型の材質によって充填
されて成る部分である。このように各導通領域６はＰ型
−ウエル領域２及び半導体基板５と同一の導電型の性質
を有するので、ＰＮ接合界面等を一切形成することな
く、Ｐ型−ウエル領域２と半導体基板５とを低損失で電
気的に接続する。この機能に着目すれば、当該導通領域
６は、半導体基板５とＰ型−ウエル領域２とを電気的に
導通させうる部材で充填された開孔パターン部であると
も定義でき、このような機能を実現できる限り、導通領
域６の構成としては、Ｐ型材質で充填された上記構造に
代わるものであっても良い。
【００３６】そして、第２領域Ｒ２の更に外側の一方に
位置する表面５Ｓのエリアより半導体基板５の内部へ向
けて、電位ＶＢＢを外部より供給するためのＰ+型のコ
ンタクト領域４が形成されている。この様なＰ型の性質
を有する部分を導通経路として、Ｐ型のウエル領域２と
Ｐ型半導体基板５とが電気的に接続された状態におい
て、コンタクト領域４に電位ＶＢＢを供給することによ
って、図２２に従来例として示されているようなＰ型の
コンタクト領域３をＰ型の第１ウエル領域内に設ける必
要性は全くなくなり、Ｐ型のウエル領域２に電位ＶＢＢ
を半導体基体５側から供給することが可能となる。
【００３７】しかも、導通領域６の部分を除いてＰ型−
ウエル領域２の外周の殆どはＮ+型−ウエル領域１で取
り込まれた状態となっているため、特開平２−１９６４
６０号公報の発明に関して述べた問題点（トリプルウエ
ル構造の効果，の消失）は生じない。即ち、図１，
図２の本装置は、トリプルウエル構造の本来的な効果
，をほぼ満足させつつ、従来のコンタクト領域３
（図２２）を第１ウエル領域内から取り除くこと、従っ
て装置の小型化に成功している。
【００３８】加えて、底部１Ｂの全域にわたって導通領
域６を均一に分布配置する構成としているので、電位Ｖ
ＢＢを局在化させることなくＰ型−ウエル領域２の全域
にわたって均一に供給することができ、この点に関して
既述した従来技術のような問題点は一切生じない。この
効果は、導通領域６の数が増える程に高まることは明ら
かである。
【００３９】尚、上記説明では、導通領域６は複数個設
けるものとしたが、両領域２，５を電気的に導通させ電
位ＶＢＢをＰ型−ウエル領域２に供給する点だけを満足
させるならば、導通領域６の数は一つであっても良い。
但し、この場合には、電位供給の不均一化という問題は
残るであろう。
【００４０】（実施の形態１の変形例）図１，図２の例
では、ソース／ドレイン領域１７，１８の直下に位置す
るＮ+型−ウエル領域１の部分にも導通領域６を設けて
いる。しかし、このような構成とした場合には、次の新
たな問題点を惹起せしめる。即ち、図１に矢印Ａ１とし
てその点を図示する様に、導通領域６は電位ＶＢＢを供
給するためのパスとして機能すると共に、半導体基板５
中の少数キャリア（ここでは電子）のＰ型−ウエル領域
２への注入窓口ともなっている。そして、この注入窓口
がソース／ドレイン領域１７，１８のほぼ直下に位置し
ているため、当該注入窓口を介してＰ型−ウエル領域２
内に注入された少数キャリアの多くは、上方のソース／
ドレイン領域１７，１８にまで到達しうることとなる。
こうなると、ソース／ドレイン領域１７，１８の電位レ
ベルの変動が生じ、例えばオン状態にあったＮＭＯＳト
ランジスタ１５がオフ状態となってしまい、ＮＭＯＳト
ランジスタ１５が誤動作するおそれがある。又、誤動作
が生じうるという点では、ＮＭＯＳトランジスタ１５の
ゲート層１６直下のチャネル領域の直下に導通領域が存
在する場合でも同じである。
【００４１】そこで、かかる問題点をも解決するために
は、上記トランジスタ領域１６，１７，１８の直下を避
けて導通領域６を設ける必要がある。かかる観点から、
上述の新たな問題点の解決策として更に提案されるもの
が、図３，図４に示す変形例である。図３，図４は、そ
れぞれ図１，図２に対応した図であり、同一符号のもの
は同一のものを示す。
【００４２】両図３，４に示す通り、ここでの特徴点
は、ソース／ドレイン領域１７，１８直下のＮ+型−ウ
エル領域１の底部１Ｂの部分を避けて、両領域１７，１
８の外周に位置する絶縁層部分１４ａの直下にあたる底
部１Ｂの一部分に導通領域６を設けた点にある。このよ
うな構成とすることにより、同領域６を介して基板５側
からの少数キャリアの注入が発生しても、図３中の矢印
Ａ２に示す通り、その殆どは上方の絶縁層部分１４ａに
到達するに留まり、ソース／ドレイン領域１７，１８側
にまで到達することができなくなる。従って、少数キャ
リアの注入電流によるトランジスタの各領域の電位変動
を防止することが可能となる。勿論、図１，図２で述べ
た電位供給及び小型化の作用・効果は、本変形例におけ
る導通領域６に対してもそのまま成立する。その意味で
は、本変形例の方が実施の形態としてはより好ましいｍ
ｏｄｅであると言える。
【００４３】本変形例においても、当該導通領域６を複
数個設けて固定電位供給の均一化を図っても良いし、導
通領域６を一つだけ設けるとしても良いことは勿論であ
る。
【００４４】（実施の形態１の製造方法とそこで用いる
マスクについて）以下では、図３に示したＮＭＯＳトラ
ンジスタ装置の製造方法について、断面図形式で示した
各工程図５，図７〜図１７を参照して説明する。尚、比
較のために、各工程図毎に、従来の工程と本発明の工程
とをそれぞれ（ａ），（ｂ）という記号を付して示して
いる。この内、図７（ａ），（ｂ），図８（ａ），
（ｂ）および図１４（ａ），（ｂ）が根本的に異なる部
分である。
【００４５】(1)第１工程（フィールド工程）：図５に
例示するように、活性領域を規定するためのＬＯＣＯＳ
絶縁層１４の各部１４ａ，１４ｂがその表面５Ｓ上に形
成された、Ｐ型の半導体基板５を準備する。
【００４６】(2)第２工程（アイランド１，２の注入工
程）：本工程は、その一部分に、半導体基板５と導通す
る部材で充填された開孔パターンを有する底部１Ｂ（図
３）を半導体基板５内に形成し、以て、表面５Ｓと底部
１Ｂとの間の半導体基板５内に第１ウエル領域２（図
３）に相当するＰ型領域を形成するものである。
【００４７】先ず、図６の平面図に模式的に示したよう
なマスク装置２０を、準備する。同マスク装置は、一個
のＭＯＳトランジスタの第２ウエル領域の底部と導通領
域とを形成する場合として模式的に描かれたものであ
り、ネガ型のフォトレジストを用いる場合のものであ
る。即ち、本マスク装置２０の母材の上面には、図３で
示した導通領域６の外形を画する開孔パターン部１ＢＨ
に相当する少なくとも１つの開孔パターン２２を備えた
クロム膜のマスクパターンが形成されている。このマス
クパターン２１の形成は、既存の周知の方法による。
【００４８】尚、ポジ型のフォトレジストを利用する場
合には、そのときのマスクパターンは上記マスクパター
ン２１と全く逆のパターンになる。
【００４９】次に、半導体基板５の表面５Ｓと絶縁層１
４とを被覆するようにフォトレジストを形成し、図６
（ｂ）に例示したようなマスク装置を用いて既知のフォ
トリソグラフィ工程により、図７（ｂ）に示すようなレ
ジスト層２３を形成する。このレジスト層２３の直下方
向に、図３の開孔パターン部１ＢＨが形成されることと
なる。
【００５０】次に、図７（ｂ）に同じく示すように、上
記レジスト層２３をマスクとして、リン等のＮイオン２
４を表面５Ｓより深さＤ１の基板内部にまで注入する。
その後、上記レジスト層２３を除去する。
【００５１】このフォトリソグラフィ工程とＮイオン注
入工程とより成る第２ウエル領域底部形成用ウエハプロ
セス工程により、半導体基板５中のＰ型不純物で充填さ
れた導通部６と、そのための開孔パターン部を備えた底
部１Ｂとが、基板５内部に、表面５Ｓにほぼ並行して形
成される（図８（ｂ）参照）。
【００５２】更に、図９（ｂ）に示すとおり、露出した
表面５Ｓから底部１Ｂの上面側までの半導体基板５内に
ボロン等のＰ型イオン２５を注入して、Ｐ型の層２Ａを
形成する（図１０（ｂ））。このＰ型層２Ａは、図３の
第１ウエル領域２の基礎となる領域である。
【００５３】(3)第３工程：本工程は図３のトランジス
タ１５の各領域１６〜１８を形成するための工程であ
り、大別して、トランスファゲート形成工程と、Ｎチャ
ネルのソース／ドレイン注入工程と、Ｐ+チャネル工程
とより成る。
【００５４】先ず、図１１（ｂ）に示す通り、周知の方
法により、活性領域たる表面５Ｓの中央上にトランスフ
ァゲート１６を形成する。
【００５５】次に、図１２（ｂ）に示す通り、絶縁層部
分１４ａによって挟まれた活性層領域内に開孔パターン
を有するレジスト層２７を形成し、このレジスト層２７
をマスクとして、ヒソ等のＮ型イオン２６を露出した表
面５Ｓより基板５内部へ注入する。これにより、ソース
／ドレイン領域たる第１，第２トランジスタ領域１７，
１８が形成される。その後、上記レジスト層２７を除去
する（図１３（ｂ））。
【００５６】次に、露出した表面５Ｓ、絶縁層１４及び
トランスファゲート１６の各部を被覆するようにレジス
ト層２９を形成し、このレジスト層２９に対して、図３
のコンタクト領域４形成用の開孔パターンを形成する。
その後、当該レジスト層２９をマスクとしてＢＦ２等の
イオン２８を注入し、以てＰ+型のコンタクト領域４を
形成する。その後、上記レジスト層２９を除去する（図
１５（ｂ））。
【００５７】尚、ＣＭＯＳ回路装置のＮＭＯＳトランジ
スタの部分に図３に示した構造を適用しているケースで
は、図１４（ｂ）及び図１５（ｂ）の工程は、Ｐ＋型コ
ンタクト層４の形成工程であると同時に、ＰＭＯＳトラ
ンジスタのＰチャネル注入工程でもある。
【００５８】(4)第４工程（Ｎ+チャネル注入）：本工程
は、絶縁層部分１４ａ，１４ａの外縁同士で画される表
面５Ｓの第１領域に隣接した第２領域（それは、絶縁層
部分１４ａ，１４ｂで挟まれた表面５Ｓの部分）と、そ
の直下に位置する底部１Ｂの上面側一部との間に、図３
の側壁部１Ｗを形成する工程である。
【００５９】先ず、図１６（ｂ）に示す通り、第１領域
内に含まれる表面５Ｓ，トランスファゲート１６及び両
絶縁層部分１４ａ，１４ａの表面のみを被覆するレジス
ト層３１を形成する。次に、このレジスト層３１をマス
クとして、ヒソ等のＮ型イオン３０を、露出した第２領
域の表面５Ｓより深さＤ１の基板５内部にまで注入す
る。このＮ型イオン注入工程によりＮ+型の側壁部１Ｗ
が形成されて、側壁部１Ｗと底部１Ｂとが連結される。
その後、上記レジスト層３１を除去する（図１７
（ｂ））。
【００６０】以上により、Ｎ＋型の第２ウエル領域１が
完成され、第１ウエル領域２は、導通領域６を除いて、
第２ウエル領域１によってほぼ完全に取囲まれた状態と
なる。
【００６１】(5)以後の工程：コンタクトや金属配線の
形成をその後に行うが、これらの形成工程は従来の一般
的な方法と同様にして進められるので、それらの説明
は、ここでは割愛する。
【００６２】以上に詳述した通り、Ｐ型の半導体基板５
内部にＮ型のウエル領域１を作製するウエハプロセス工
程（Ｎイオン注入工程）において、新規なパターンのマ
スク装置の利用によりＮイオンが注入されない領域を一
部分だけに設けることとして、Ｎ+型の底部１Ｂの一部
分にＰ型の性質を有する部分６を残留させたような構造
を得ている。
【００６３】そして、本製造方法では、底部１Ｂの一部
分にＰ型の性質を有する部分６を残すために新たに追加
しなければならないプロセスの工程は全く無く、従来の
Ｎイオン注入工程において使用するフォトマスクの代わ
りに、図７（ｂ），図８（ｂ）において示されたよう
な、Ｎ型ウエル領域作製中にその一部分にＮイオンが注
入されない領域をつくるように、従来のマスクパターン
を改良ないし変更を施して得たマスク（例えば図６のも
の）を使用するだけで良く、新たな製造設備や追加の工
程をもたらさないという点で、容易に本発明のトリプル
ウエル構造を作製することが可能である。
【００６４】（実施の形態２）実施の形態１は、ＭＯＳ
トランジスタを能動素子として単独に用いる場合やＣＭ
ＯＳ回路の内の一方のＭＯＳトランジスタの場合にトリ
プルウエル構造を適用するケースを扱っていたが、実施
の形態１により顕出された本発明の技術的思想を、メモ
リセルアレイのブロックにも適用可能である。本実施の
形態２は、その点を扱うものである。
【００６５】図３は、分割ワード線構成のＤＲＡＭメモ
リセルアレイブロック７を模式的に示す平面図である。
同ブロック７は、複数のサブブロック７Ｓと、Ａｌ配線
からなる低抵抗のメインワード線９と、各サブブロック
７Ｓ毎に配備され、メインワード線９と接続されるワー
ドドライバＷＤ１，ＷＤ２，ＷＤ３，…と、隣り合う２
つのサブブロック７Ｓ同士にまたがって配線され、対応
するワードドライバと接続される、ポリーＳｉより成る
細いサブワード線１１とを備える。そして、各サブブロ
ック７Ｓの四方周囲には、センスアンプ回路帯８とサブ
デコード回路帯１０が配設されている。即ち、センスア
ンプ回路帯８とサブデコード回路帯１０とによって、各
サブブロック７Ｓのエリアは枠付けされている。
【００６６】又、図１９は、図３の各メモリセルサブブ
ロック７Ｓを拡大して示した平面図である。既述した通
り、両回路帯８，１０はＣＭＯＳ回路で構成されるた
め、各サブブロック７Ｓは、その周囲をＰＭＯＳトラン
ジスタ用のＮ型ウエル領域１２で取り囲まれることとな
る。このために、従来技術では、既述した問題点が生じ
ているのである。
【００６７】ここでは、各サブブロック７Ｓ内の各基本
メモリセルを形成する各ＮＭＯＳトランジスタに対し
て、実施の形態１の図１及び図２に関して述べた構造を
適用する。実施の形態１で述べたとおり、各基本メモリ
セルのＭＯＳトランジスタが占める面積を図２２の従来
の場合と比較して低減でき、各基本メモリセルの小型化
を図ることができる。従って、各サブブロック７Ｓの周
囲が全てＮ型ウエル領域で占められているときであって
も、従来のような問題点を発生させることなく、メモリ
セルサブブロック７Ｓ内にトリプルウエル構造のＮＭＯ
Ｓトランジスタを有する基本メモリセル群を容易に形成
することができる。その際、トリプルウエル構造の本来
的な作用効果は十分に維持された状態で、上述の導通領
域を介したＰ型の第１ウエル領域への電位供給を可能と
しうること、そして製造方法に際しては単にＮ型イオン
注入工程時のマスク用レジストパターンを導通領域形成
位置に応じて適切に形成すれば良く、それは、単に上記
レジストパターンを形成するための既存のフォトマスク
のパターンを変更するだけで済むことは、実施の形態１
で既述した通りである。
【００６８】（実施の形態２の変形例）ここでは、図
３，図４で示した実施の形態１の変形例の構成を、図１
８，図１９の各メモリセルアレイサブブロック７Ｓの各
基本メモリセルＢＭＣ中のＮＭＯＳトランジスタ（図２
０参照）に対して適用する。その場合の構造例を、図２
１の断面図に示す。同図において、各ＮＭＯＳトランジ
スタ１５1，…，１５nのソース／ドレイン領域１７，１
８上には、電極層４０，４１が形成されており、一方の
電極層４１は、その構造を図示しない基本メモリセルの
容量と接続されている。更に上層の層間絶縁膜やコンタ
クト用配線層の図示は省略されている。
【００６９】この構成によれば、図２０のストレージノ
ードＳＮに該当する、図２１中のソース／ドレイン領域
１８の直下にあたる底部１Ｂの部分を回避して（勿論、
トランスファゲート１６の直下の部分も避ける）、導通
領域６が形成されているので、導通領域６を介して少数
キャリア（ホール）の注入が生じたとしても、少数キャ
リアがストレージノードＳＮに流れ込んでキャパシタ
（図２１では図示していないが、図２０中のキャパシタ
に該当）中のデータを破壊してしまうような事態の発生
を完全に防止できる。この点で、本変形例の構成の方
が、図１，図２の構成をメモリセルアレイに適用すると
きよりも有利であると言える。
【００７０】以上のように、本変形例では、メモリセル
アレイブロックの中の基本メモリセルのストレージノー
ドにあたるＮＭＯＳトランジスタのソース／ドレイン領
域の真下にあたる領域を避けて、図３，図４におけるＰ
型−ウエル領域２とＰ型の半導体基板５とを電気的に接
続する導通領域６を設けている点に、特徴がある。
【００７１】（各実施の形態１，２の特有の効果） (1)実施の形態１では、従来のトリプルウエル構造と比
較して、Ｐ型ウエル領域に電位を与えるためのコンタク
ト領域をＰ型−ウエル領域内に作製する必要が無く、従
来のＰ型ウエル領域の電位を供給する為のコンタクト領
域として使用していた部分の面積分だけを減少させるこ
とが可能となる。更に、マスクパターンによりＮイオン
が注入されない領域を、上記Ｐ型のウエル領域の底部に
面したＮ+型のウエル領域の底部内に平均的に均一に配
置できるように、新規なマスク装置を作製すれば、Ｐ型
のウエル領域の電位をＰ型半導体基板を介することによ
り均一的に供給することが容易に可能となる。更に、導
通領域の配置位置をトランジスタ領域直下となる部分を
避けて適切に設定する場合には、少数キャリア注入電流
による影響を防ぐことも可能となる。
【００７２】(2)実施の形態２では、図１９のメモリセ
ルアレイブロック７内に電位固定用のコンタクト領域を
設けること無く、メモリセルアレイブロック７内のＰ型
ウエル領域に半導体基板側から電位を供給することがで
きる。特に、その変形例を採用したときには、ストレー
ジノードの真下にあたる領域に導通領域６を作るように
Ｎ+型ウエル領域の底部１Ｂを作製した場合（図１参
照）と異なり、ストレージノードの真下にあたる領域に
Ｎ型のウエル領域があるので、半導体基板中の少数キャ
リア電流の注入が起こったとしても、少数キャリア電流
がストレージノードにまで到達することが防止され、キ
ャリア電流の注入によるメモリセルのデータ破壊を確実
に防ぐことができるという効果が得られる。
【００７３】
【発明の効果】
(1)請求項１ないし５の各発明によれば、第２ウエル領
域で以て、各トランジスタ領域を含む第１ウエル領域を
ほぼ完全に取り囲むと共に、第２ウエル領域の底部の一
部分に導通領域を設けたので、第１ウエル領域へ電位を
与えるためのコンタクト領域を第１ウエル領域内に設け
る必要がなくなり、トリプルウエル構造の本来的作用を
基本的に維持しつつ、トリプルウエル構造の半導体装置
を半導体基板に設けるのに要するエリア面積を従来のそ
れよりも格段に減少させて装置全体の小型化を推進でき
るという効果を奏する。
【００７４】(2)特に請求項２の発明によれば、導通領
域は第１ウエル領域及び半導体基板と同一導電型の性質
を有しているので、接合界面を形成することなく低損失
で、第１ウエル領域と半導体基板とを確実に電気的に接
続できるという利点がある。
【００７５】(3)更に請求項３の発明によれば、複数個
の導通領域を第２ウエル領域の底部に設けたので、第１
ウエル領域に与えるべき電位を第１ウエル領域内全体に
わたって均一に供給することができるという効果があ
る。特に導通領域を底部にわたって均一に分布配置すれ
ばするほどに、電位供給の均一度を向上させることが可
能である。
【００７６】(4)更に請求項４の発明によれば、トラン
ジスタ領域外の表面直下に当たる底部の部分に導通領域
を設けているので、導通領域を介して半導体基板から第
１ウエル領域に注入される少数キャリアがトランジスタ
の各領域に到達してトランジスタを動作させるという事
態の発生を抑止することができ、トリプルウエル構造の
もつ本来的な作用・効果をより一層確実に発揮させるこ
とが可能となる。
【００７７】(5)更に請求項５の発明によれば、メモリ
セルアレイブロック内の第１ウエル領域内に電位供給用
のコンタクト領域を設けることなく、トリプルウエル構
造の利点をそのまま生かしつつ、メモリセルアレイブロ
ックの各基本メモリセルアレイの第１ウエル領域に対し
て半導体基板側から所定の電位を供給できるという効果
が得られる。特に、請求項４の発明をメモリセルアレイ
ブロック内の各基本メモリセルに適用した場合には、半
導体基板中の少数キャリアが各導通領域を介して各第１
ウエル領域内に注入されたとしても、当該少数キャリア
が基本メモリセルのストレージノードにまで到達するの
を防止することが可能となり、少数キャリア電流注入に
よる基本メモリセルのデータ破壊の発生を防止できると
いう効果が得られる。
【００７８】(6)請求項６の発明によれば、第１ウエル
領域内にコンタクト領域を設けることなく、半導体基板
側から第１ウエル領域に対して電位を供給できるほぼ完
全なトリプルウエル構造の半導体装置を、半導体回路装
置内に実現できるという効果を奏する。特に、本発明で
は、第１工程，第３工程及び第４工程は既存の工程であ
り、第２工程のみをそれに対応した既存の工程に変更を
加えることで実現できるので、上記半導体装置を比較的
容易に製造することができるという効果がある。上記第
２工程をフォトマスクを用いて具体的に実現するときに
は、上記フォトマスクのパターンを変更するだけで良
く、それ以外は他の工程をも含めて既存の製造方法をそ
のまま利用できる点で、製造の容易さはより一層に高ま
る。
【００７９】(7)請求項７の発明によれば、当該マスク
パターンを既存のフォトリソグラフィ工程を含むイオン
注入工程に対して適用するだけで第２ウエル領域の底部
内に開孔パターンを容易に形成することができるという
効果があり、本マスク装置を用いる限り、製造時に上記
開孔パターン形成のための新たな工程や製造装置を全く
必要としないという利点をもたらす。勿論、当該マスク
パターン自体を形成する際にも、既存のマスクパターン
製法を用いることができるという利点もある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の構造の一例を説明す
るための断面図である。
【図２】 本発明の実施の形態１の構造の一例を説明す
るための平面図である。
【図３】 本発明の実施の形態１の変形例の構造を示す
断面図である。
【図４】 本発明の実施の形態１の変形例の構造を示す
平面図である。
【図５】 実施の形態１の変形例の製造工程を従来の場
合と対照させて示す断面図である。
【図６】 本発明に用いるマスク装置の一例を模式的に
示す平面図である。
【図７】 実施の形態１の変形例の製造工程を従来の場
合と対照させて示す断面図である。
【図８】 実施の形態１の変形例の製造工程を従来の場
合と対照させて示す断面図である。
【図９】 実施の形態１の変形例の製造工程を従来の場
合と対照させて示す断面図である。
【図１０】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１１】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１２】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１３】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１４】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１５】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１６】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１７】 実施の形態１の変形例の製造工程を従来の
場合と対照させて示す断面図である。
【図１８】 分割ワード線構成のＤＲＡＭメモリセルア
レイブロックの一例を模式的に示す平面図である。
【図１９】 Ｎ型ウエル領域で囲まれたメモリセルアレ
イサブブロックを模式的に示す平面図である。
【図２０】 基本メモリセルを示す図である。
【図２１】 実施の形態２の変形例の構造の一例を示す
断面図である。
【図２２】 従来のトリプルウエル構造を説明するため
の断面図である。
【符号の説明】
１ Ｎ+型のウエル領域（第２ウエル領域）、１Ｂ 底
部、１Ｗ 側壁部、１ＢＨ 開孔パターン部、２ Ｐ型
のウエル領域（第１ウエル領域）、４ Ｐ+型のコンタ
クト領域、５ 半導体基板、６ 導通領域、７ メモリ
セルアレイブロック、７Ｓ メモリセルアレイサブブロ
ック、８ センスアンプ回路帯、９ メインワード線、
１０ サブデコード回路帯、１１ サブワード線、１２
ＰＭＯＳトランジスタ用Ｎ−ウエル領域、１３ ＮＭ
ＯＳトランジスタ用Ｐ−ウエル領域、１４ 絶縁層、１
５ ＮＭＯＳトランジスタ、１６ トランスファゲー
ト、１７，１８ ソース／ドレイン領域、ＷＤ１，ＷＤ
２，ＷＤ３ ワードドライバ回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面の第１領域からその内部に向けて
    形成された前記第１導電型の第１ウエル領域と、 前記第１ウエル領域の周囲を全て取り囲む様に、前記第
    １領域に隣接した前記半導体基板の前記表面の第２領域
    から前記半導体基板の内部に向けて形成された第２導電
    型の第２ウエル領域と、 前記半導体基板の前記表面の前記第１領域から前記第１
    ウエル領域の内部に向けて形成された前記第２導電型の
    第１及び第２トランジスタ領域と、前記第１及び第２ト
    ランジスタ領域で挟まれた前記表面の前記第１領域上に
    形成された第３トランジスタ領域とを備える、少なくと
    も１つのトランジスタと、 前記第２ウエル領域の底部の一部分に形成され、前記第
    １ウエル領域と前記半導体基板とを電気的に導通する、
    少なくとも１つの導通領域とを備えると共に、 前記第１ウエル領域内には前記第１ウエル領域に所定の
    電位を供給するためのコンタクト領域が設けられていな
    いことを特徴とする、半導体回路装置。
  2. 【請求項２】 請求項１記載の半導体回路装置におい
    て、 前記導通領域は前記第１導電型の領域であることを特徴
    とする、半導体回路装置。
  3. 【請求項３】 請求項２記載の半導体回路装置におい
    て、 前記導通領域は前記第２ウエル領域の前記底部に渡って
    複数個設けられていることを特徴とする、半導体回路装
    置。
  4. 【請求項４】 請求項２又は３記載の半導体回路装置に
    おいて、 前記導通領域は前記第１，第２及び第３トランジスタ領
    域の直下に当たる前記底部の部分を除いた前記底部の他
    部分に設けられていることを特徴とする、半導体回路装
    置。
  5. 【請求項５】 請求項２乃至４の何れかに記載の半導体
    回路装置において、 前記半導体回路装置はメモリセルアレイのブロックであ
    り、 前記ブロックは複数のサブブロックを備えると共に、 複数の前記トランジスタはそれぞれ前記複数のサブブロ
    ックの各々の各基本メモリセルのＭＯＳトランジスタに
    該当することを特徴とする、半導体回路装置。
  6. 【請求項６】 第１導電型の半導体基板を準備する第１
    工程と、 前記半導体基板の内部に、その一部分に前記半導体基板
    と導通する部材で充填された開孔パターンを有する、第
    ２導電型の第２ウエル領域の底部を形成し、前記半導体
    基板の表面の第１領域と前記底部との間に前記第１導電
    型の第１ウエル領域に相当する領域を形成する第２工程
    と、 前記第１領域に当たる、前記半導体基板の前記表面上及
    び前記表面内に、トランジスタの各領域を形成する第３
    工程と、 前記第１領域に隣接する前記半導体基板の前記表面の第
    ２領域とその直下に位置する前記底部の部分との間に前
    記第２導電型の前記第２ウエル領域の側壁部を形成し、
    以て前記底部と前記側壁部とから成る前記第２ウエル領
    域により前記第１導電型の第１ウエル領域に相当する前
    記領域を前記第１ウエル領域として取り囲む第４工程と
    を備えることを特徴とする、半導体回路装置の製造方
    法。
  7. 【請求項７】 半導体基板内にトリプルウエル構造を有
    する半導体回路装置の製造に用いる半導体回路装置製造
    用マスク装置であって、 前記トリプルウエル構造中、トランジスタの各領域が形
    成される第１導電型の第１ウエル領域を取り囲む様に形
    成される第２導電型の第２ウエル領域の底部を形成する
    ウエハプロセス工程時に、前記底部の一部分にのみ少な
    くとも一つの開孔パターンが形成されるようなマスクパ
    ターンを備えたことを特徴とする、半導体回路装置製造
    用マスク装置。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248619B1 (en) 1998-06-05 2001-06-19 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a semiconductor device
US6284072B1 (en) 1996-11-09 2001-09-04 Epigem Limited Multifunctional microstructures and preparation thereof
JP2003526206A (ja) * 2000-02-29 2003-09-02 モトローラ・インコーポレイテッド 半導体素子および作製方法
JP2006512774A (ja) * 2002-12-31 2006-04-13 トランスメタ コーポレイション 半導体デバイスのウェル領域
KR100587045B1 (ko) * 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006245276A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体集積回路装置
EP1708273A2 (en) 2005-03-29 2006-10-04 Fujitsu Limited Semiconductor device and fabrication process thereof
JP2007005763A (ja) * 2005-05-26 2007-01-11 Fujitsu Ltd 半導体装置及びその製造方法及びに半導体装置の設計方法
JP2007096245A (ja) * 2005-09-05 2007-04-12 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
JP2007214490A (ja) * 2006-02-13 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2007214489A (ja) * 2006-02-13 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2007266551A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 半導体装置
US7608897B2 (en) 2002-12-31 2009-10-27 Mike Pelham Sub-surface region with diagonal gap regions
US7645673B1 (en) 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US7747974B1 (en) 2003-10-10 2010-06-29 Burr James B Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US7797655B1 (en) 2005-07-28 2010-09-14 Michael Pelham Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US8026577B2 (en) 2005-08-18 2011-09-27 Fujitsu Semiconductor Limited Semiconductor apparatus having a triple well structure and manfacturing method thereof
US8084340B2 (en) 2006-03-29 2011-12-27 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device and semiconductor device
US8633547B2 (en) 2004-03-31 2014-01-21 Robert Masleid Structure for spanning gap in body-bias voltage routing structure

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492710B1 (en) 2001-06-07 2002-12-10 Cypress Semiconductor Corp. Substrate isolated transistor
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
US20030234438A1 (en) * 2002-06-24 2003-12-25 Motorola, Inc. Integrated circuit structure for mixed-signal RF applications and circuits
US20050224882A1 (en) * 2004-04-08 2005-10-13 International Business Machines Corporation Low trigger voltage esd nmosfet triple-well cmos devices
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
US8350329B2 (en) 2010-10-19 2013-01-08 International Business Machines Corporation Low trigger voltage electrostatic discharge NFET in triple well CMOS technology
EP3200235A1 (en) * 2016-01-28 2017-08-02 Nxp B.V. Semiconductor switch device and a method of making a semiconductor switch device
US11444160B2 (en) 2020-12-11 2022-09-13 Globalfoundries U.S. Inc. Integrated circuit (IC) structure with body contact to well with multiple diode junctions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UST969010I4 (en) * 1975-08-01 1978-04-04 International Business Machines Corporation Monolithically integrated semiconductor structure containing at least two devices in a common zone and technique for preventing parasitic transistor action
JPH02196460A (ja) 1989-01-25 1990-08-03 Nec Corp Ｃｍｏｓトランジスタ
JPH0330468A (ja) 1989-06-28 1991-02-08 Hitachi Ltd 半導体装置
IT1239497B (it) * 1990-03-29 1993-11-03 Sgs Thomson Microelectronics Disposizione circuitale per prevenire fenomeni di innesto in transistori pnp verticali con collettore isolato
USRE35442E (en) * 1990-07-06 1997-02-04 Sgs-Thomson Microelectronics, S.R.L. Mixed technology integrated circuit comprising CMOS structures and efficient lateral bipolar transistors with a high early voltage and fabrication thereof
DE4303768C2 (de) * 1992-02-14 1995-03-09 Mitsubishi Electric Corp Halbleitervorrichtung mit einem bipolaren Transistor und einem Feldeffekttransistor und Verfahren zu deren Herstellung
JP3400181B2 (ja) * 1995-04-25 2003-04-28 ローム株式会社 半導体装置およびその製造方法
EP0751573A1 (en) * 1995-06-30 1997-01-02 STMicroelectronics S.r.l. Integrated power circuit and corresponding manufacturing process
US5818099A (en) * 1996-10-03 1998-10-06 International Business Machines Corporation MOS high frequency switch circuit using a variable well bias

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284072B1 (en) 1996-11-09 2001-09-04 Epigem Limited Multifunctional microstructures and preparation thereof
US6248619B1 (en) 1998-06-05 2001-06-19 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a semiconductor device
JP2003526206A (ja) * 2000-02-29 2003-09-02 モトローラ・インコーポレイテッド 半導体素子および作製方法
JP2012165005A (ja) * 2000-02-29 2012-08-30 Freescale Semiconductor Inc 半導体素子および作製方法
KR100587045B1 (ko) * 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2006512774A (ja) * 2002-12-31 2006-04-13 トランスメタ コーポレイション 半導体デバイスのウェル領域
US8415730B2 (en) 2002-12-31 2013-04-09 James B Burr Selective coupling of voltage feeds for body bias voltage in an integrated circuit device
JP4688501B2 (ja) * 2002-12-31 2011-05-25 インテレクチュアル ベンチャー ファンディング エルエルシー 半導体デバイスのウェル領域
US7863688B2 (en) 2002-12-31 2011-01-04 Mike Pelham Layout patterns for deep well region to facilitate routing body-bias voltage
US9251865B2 (en) 2002-12-31 2016-02-02 Intellectual Ventures Holding 81 Llc Selective coupling of voltage feeds for body bias voltage in an integrated circuit device
US7645664B1 (en) 2002-12-31 2010-01-12 Mike Pelham Layout pattern for deep well region to facilitate routing body-bias voltage
US7608897B2 (en) 2002-12-31 2009-10-27 Mike Pelham Sub-surface region with diagonal gap regions
US7747974B1 (en) 2003-10-10 2010-06-29 Burr James B Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US8146037B2 (en) 2004-02-03 2012-03-27 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US7645673B1 (en) 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US9406601B2 (en) 2004-03-31 2016-08-02 Intellectual Ventures Holding 81 Llc Body-bias voltage routing structures
US9984978B2 (en) 2004-03-31 2018-05-29 Intellectual Ventures Holding 81 Llc Body-bias voltage routing structures
US10679945B2 (en) 2004-03-31 2020-06-09 Intellectual Ventures Holding 81 Llc Body-bias voltage routing structures
US8633547B2 (en) 2004-03-31 2014-01-21 Robert Masleid Structure for spanning gap in body-bias voltage routing structure
JP2006245276A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体集積回路装置
US7282770B2 (en) 2005-03-29 2007-10-16 Fujitsu Limited Semiconductor device and fabrication process thereof
EP1708273A3 (en) * 2005-03-29 2006-10-11 Fujitsu Limited Semiconductor device and fabrication process thereof
EP1708273A2 (en) 2005-03-29 2006-10-04 Fujitsu Limited Semiconductor device and fabrication process thereof
JP2007005763A (ja) * 2005-05-26 2007-01-11 Fujitsu Ltd 半導体装置及びその製造方法及びに半導体装置の設計方法
US7797655B1 (en) 2005-07-28 2010-09-14 Michael Pelham Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US8026577B2 (en) 2005-08-18 2011-09-27 Fujitsu Semiconductor Limited Semiconductor apparatus having a triple well structure and manfacturing method thereof
JP5034945B2 (ja) * 2005-08-18 2012-09-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007096245A (ja) * 2005-09-05 2007-04-12 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
US8227329B2 (en) 2005-09-05 2012-07-24 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US8084341B2 (en) 2005-09-05 2011-12-27 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US7659188B2 (en) 2005-09-05 2010-02-09 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP2007214489A (ja) * 2006-02-13 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2007214490A (ja) * 2006-02-13 2007-08-23 Fujitsu Ltd 半導体装置及びその製造方法
US8084340B2 (en) 2006-03-29 2011-12-27 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device and semiconductor device
US8084844B2 (en) 2006-03-30 2011-12-27 Fujitsu Semiconductor Limited Semiconductor device
JP2007266551A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 半導体装置

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