JP2007005763A - 半導体装置及びその製造方法及びに半導体装置の設計方法 - Google Patents

Abstract

【課題】Ｎ型ウェルとＰ型ウェルとに異なるバイアスが印加される半導体装置において、設計の容易化、小型化、低コスト化等を実現しうる半導体装置及びその製造方法並びに半導体装置の設計方法を提供する。
【解決手段】第１導電型の半導体基板１０と、半導体基板内に形成された第１導電型の第１のウェル３２ａと、半導体基板内に形成された第２導電型の第２のウェル３２ｂと、第１のウェルの下側及び第２のウェルの下側における半導体基板内に埋め込まれ、第２のウェルに接続された、第２のウェルにバイアス電圧を印加するための第２導電型の不純物層１４とを有し、第１のウェルの直下における不純物層には、第１導電型のコンタクト領域３４が選択的に形成されており、第１のウェル３２ａは、コンタクト領域を介して半導体基板に接続されている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法並びに半導体装置の設計方法に係り、特に、半導体基板内に埋め込まれた不純物層を介して複数のウェルにバイアス電圧が印加される半導体装置及びその製造方法並びに半導体装置の設計方法に関する。

近時、Ｐ型基板内にＮ型ウェル領域を埋め込み、かかる深いＮ型ウェル領域を介して、浅いＮ型ウェルにバイアス電圧を印加する技術が提案されている（特許文献１、２参照）。

提案されている半導体装置では、Ｐ型半導体基板内に深いＮ型ウェル領域が形成されている。深いＮ型ウェル領域上には、複数の浅いＮ型ウェルと複数の浅いＰ型ウェルとが形成されている。深いＮ型ウェル領域と浅いＮ型ウェル領域とは、互いに接続されている。このため、複数の浅いＮ型ウェルは、深いＮ型ウェルを介して互いに電気的に接続されている。浅いＰ型ウェルの直下には、深いＰ型ウェル領域が形成されている。互いに隣接する浅いＰ型ウェルは、深いＰ型ウェル領域を介して互いに接続されている。浅いＰ型ウェル及び深いＰ型ウェル領域は、素子分離領域及び深いＮ型ウェル領域により、Ｐ型半導体基板から電気的に分離されている。

提案されている半導体装置では、複数の浅いＮ型ウェルが深いＮ型ウェル領域により互いに接続されているため、深いＮ型ウェル領域を介して、複数の浅いＮ型ウェルに一括してバイアス電圧を印加することが可能である。また、複数の浅いＰ型ウェルを互いに接続するように、浅いＰ型ウェルの直下に深いＰ型ウェル領域が形成されているため、深いＰ型ウェルを介して、複数の浅いＰ型ウェルに一括してバイアス電圧を印加することも可能である。
特開２００２−１５８２９３号公報 特開２００２−１９８４３９号公報 特開平１０−１９９９９３号公報

しかしながら、提案されている半導体装置では、浅いＰ型ウェルの表面にＰ型コンタクト層を形成し、かかるＰ型コンタクト層を介して、浅いＰ型ウェルをバイアス入力端子に接続する。このため、かかるＰ型コンタクト層を形成するために要する領域を確保しなければならない。しかも、Ｐ型コンタクト領域からのＰ型ウェルまでの距離が大きくなるに伴って、電気抵抗が大きくなるため、半導体基板上にＰ型コンタクト領域を多数形成せざるを得ない。Ｐ型コンタクト層を形成するために要する領域を半導体基板上に多数形成せざるを得ないことは、設計の容易化や半導体装置の小型化における阻害要因となる。

また、提案されている半導体装置では、浅いＰ型ウェルの直下に深いＰ型ウェル領域を形成しなければならず、しかも、かかる深いＰ型ウェル領域の直下には、更に深いＮ型ウェル領域を形成しなければならない。このように、提案されている半導体装置は構造が複雑であるため、設計が容易ではなかった。また、提案されている半導体装置の製造方法は、工程が非常に複雑なため、低コスト化が困難であった。

なお、特許文献３には、Ｐ型半導体基板内にＮ型ウェル領域を埋め込むことにより、Ｎ型ウェル領域の内側にＰ型ウェル領域を形成してトリプルウェル構造を構成し、Ｎ型ウェル領域に形成された導通領域を介して半導体基板側からＰ型ウェル領域にバイアスを印加する技術が、単に記載されている。

本発明の目的は、Ｎ型ウェルとＰ型ウェルとに異なるバイアスが印加される半導体装置において、設計の容易化、小型化、低コスト化等を実現しうる半導体装置及びその製造方法並びに半導体装置の設計方法を提供することにある。

本発明の一観点によれば、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１のウェルと、前記第１のウェル上に形成された第２導電型の第１のトランジスタと、前記半導体基板内に形成された第２導電型の第２のウェルと、前記第２のウェル上に形成された第１導電型の第２のトランジスタと、前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されていることを特徴とする半導体装置が提供される。

本発明の他の観点によれば、第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１のウェルと、前記第１のウェル上に形成された第２導電型の第１のトランジスタと、前記半導体基板内に形成された第２導電型の第２のウェルと、前記第２のウェル上に形成された第１導電型の第２のトランジスタと、前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記不純物層には、第１導電型のコンタクト領域が形成されており、前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されており、前記不純物層が形成された領域内における前記コンタクト領域の面積の総和は、前記不純物層が形成された領域における前記コンタクト領域を除く領域の面積より小さいことを特徴とする半導体装置が提供される。

本発明の更に他の観点によれば、第１導電型の半導体基板内に第２導電型の不純物層を埋め込むように形成する工程であって、前記不純物層が形成される領域のうちの第１の領域内に第１導電型のコンタクト領域が選択的に形成されるように、前記不純物層を形成する工程と、前記不純物層が形成された領域のうちの前記第１の領域上に、前記コンタクト領域を介して前記半導体基板に接続された第１導電型の第１のウェルを形成する工程と、前記不純物層が形成された領域のうちの第２の領域上に、前記不純物層に接続された第２導電型の第２のウェルを形成する工程と、前記第１のウェル上に第２導電型の第１のトランジスタを形成する工程と、前記第２のウェル上に第１導電型の第２のトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。

本発明の更に他の観点によれば、第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置の設計方法であって、前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、前記所定のパラメータが前記所定の設計基準を満たさない場合には、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップとを有することを特徴とする半導体装置の設計方法が提供される。

本発明の更に他の観点によれば、第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置を設計するためのコンピュータプログラムであって、前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、前記所定のパラメータが前記所定の設計基準を満たさない場合に、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップとをコンピュータに実行させることを特徴とするコンピュータプログラムが提供される。

本発明の更に他の観点によれば、前記コンピュータプログラムが記録されたコンピュータで読み取り可能な記録媒体が提供される。

本発明によれば、第１導電型の半導体基板に埋め込まれた第２導電型の不純物層に第１導電型のコンタクト領域が形成されており、第１導電型の第１のウェルと第１導電型の半導体基板とが第１導電型のコンタクト領域を介して接続されているため、第１のウェルをバイアス印加端子に接続するための第１導電型のコンタクト層を第１導電型の第１のウェルの表面に形成することを要しない。本発明によれば、かかる第１導電型のコンタクト層を形成するための領域を半導体基板上に確保することを要しないため、設計の容易化、半導体装置の小型化、低コスト化を実現することができる。

また、本発明によれば、第１導電型の第１のウェルと第１導電型の半導体基板とを接続することが必要な箇所、即ち、第１導電型の第１のウェルの直下における第２導電型の不純物層に第１導電型のコンタクト領域を選択的に形成するため、第２導電型の不純物層の面内方向における電気抵抗が増加するのを抑制することができる。また、本発明によれば、第１導電型の第１のウェルの直下における第２導電型の不純物層に第１導電型のコンタクト領域を選択的に形成するため、第１導電型の半導体基板に接続すべき第１導電型の第１のウェルのみを第１導電型の半導体基板に接続することができる。このため、本発明によれば、電気的特性の劣化を招くことなく、第１導電型の第１のウェルと第２導電型の第２のウェルとにそれぞれ所望のバイアス電圧を印加することができる。

また、本発明によれば、第１導電型の第１のウェルのパターン、第２導電型の不純物層のパターン、第１導電型のコンタクト領域のパターン等に基づいて、所定のパラメータの演算を行い、所定のパラメータが所定の設計基準を満たすか否かを判断し、所定のパラメータが所定の設計基準を満たさない場合には、所定のパラメータが所定の設計基準を満たすように第１導電型のコンタクト領域の追加、削除、変形、移動等をコンピュータなどにより高速に行うため、半導体装置の設計の簡便化、効率化、自動化、最適化を実現することができる。

また、本発明によれば、第１のウェルの直下におけるコンタクト領域の面積の総和が、第１のウェルの直下におけるコンタクト領域を除く領域の面積より小さく設定されているため、第２導電型の不純物層の面内方向における電気抵抗を第１のウェルの直下において比較的小さく抑えることができる。このため、本発明によれば、第１導電型の第１のウェルと第２導電型の第２のウェルとにそれぞれ所望のバイアス電圧を印加することができる。

また、本発明によれば、第２導電型の不純物層が形成された領域内における第１導電型のコンタクト領域の面積の総和が、第２導電型の不純物層が形成された領域における第１導電型のコンタクト領域を除く領域の面積より小さく設定されているため、第２導電型の不純物層が形成された領域に全体的に第１導電型のコンタクト領域を配する場合であっても、第２導電型の不純物層の面内方向における電気抵抗を比較的小さく抑えることができる。このため、本発明によれば、第１導電型の第１のウェルと第２導電型の第２のウェルとにそれぞれ所望のバイアス電圧を印加することができる。

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す平面図及び断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１（ａ）は、Ｎ型不純物層とＰ型コンタクト領域のレイアウトを示す平面図であり、図１（ａ）においては、Ｎ型ウェル、Ｐ型ウェル及びゲート電極等の構成要素は省略されている。図１（ｂ）は、図２のＡ−Ａ′線断面図である。図３は、コンタクト領域の形状を示す平面図である。

（半導体装置）
まず、本実施形態による半導体装置を図１乃至図３を用いて説明する。

図１及び図２に示すように、Ｐ型の半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。半導体基板１０の材料としては、例えばシリコン基板が用いられている。

素子分離領域１２が形成された半導体基板１０内には、半導体基板１０の表面から離間した深い領域に、Ｎ型の不純物層（深いＮ型ウェル）１４が埋め込まれている。

Ｎ型不純物層１４上には、Ｎ型不純物層１４に接続されたＮ型ウェル１６ａ〜１６ｃが複数形成されている。Ｎ型不純物層１４は、複数のＮ型ウェル１６ａ〜１６ｃにバイアス電圧Ｖ_Ｂ１を一括して印加するためのものである。

各々のＮ型ウェル１６ａ〜１６ｃ上には、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成されている。各々のＰＭＯＳトランジスタ２２ａ〜２２ｃは、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の側壁部分に形成されたサイドウォール絶縁膜２８と、ゲート電極２６の両側の半導体基板１０内に形成されたＬＤＤ構造のソース／ドレイン拡散層３０とを有している。

Ｎ型ウェル１６ａの表面には、Ｎ型のコンタクト層１８が形成されている。Ｎ型コンタクト層１８は、バイアス入力端子２０に接続されている。バイアス入力端子２０に印加されるバイアス電圧Ｖ_Ｂ１は、ＰＭＯＳトランジスタ２２ａ〜２２ｃの動作状態に応じて適宜設定される。即ち、バイアス入力端子２０には、可変バイアス（可変バックバイアス）Ｖ_Ｂ１が印加される。バイアス入力端子２０にバイアス電圧Ｖ_Ｂ１を印加すると、Ｎ型コンタクト層１８を介してＮウェル１６ａにバイアス電圧Ｖ_Ｂ１が印加される。また、バイアス入力端子２０にバイアス電圧Ｖ_Ｂ１を印加すると、Ｎ型コンタクト層１８、Ｎ型ウェル１６ａ及びＮ型不純物層１４を介して、Ｎ型ウェル１６ｂ及びＮ型ウェル１６ｃにバイアス電圧Ｖ_Ｂ１が印加される。このように、本実施形態では、Ｐ型半導体基板１０にＮ型不純物層１４が埋め込まれているため、Ｎ型不純物層１４を介して複数のＮ型ウェル１６ａ〜１６ｃに一括してバイアス電圧Ｖ_Ｂ１を印加することが可能である。

各々のＮ型ウェル１６ａ〜１６ｃ上に形成されたＰＭＯＳトランジスタ２２ａ〜２２ｃは、基板バイアス可変トランジスタ（可変バックバイアストランジスタ）として機能する。基板バイアス可変トランジスタとは、待機時と動作時とでウェルに印加するバイアス電圧を変化させて用いるトランジスタのことである。

ＰＭＯＳトランジスタ２２ａ〜２２ｃより成る基板バイアス可変トランジスタの動作原理は、以下の通りである。即ち、ＰＭＯＳトランジスタ２２ａ〜２２ｃのソースに印加する電圧を電源電圧とする場合、待機時には、電源電圧より高いバイアス電圧Ｖ_Ｂ１をＮ型ウェル１６ａ〜１６ｃに印加する。電源電圧より高いバイアス電圧Ｖ_Ｂ１をＮ型ウェル１６ａ〜１６ｃに印加すると、ＰＭＯＳトランジスタ２２ａ〜２２ｃの実効的な閾値が高くなるため、ＰＭＯＳトランジスタ２２ａ〜２２ｃのオフリーク電流を低減することが可能となる。一方、動作時には、電源電圧と同じ電圧又は電源電圧より低い電圧をＮ型ウェル１６ａに印加する。電源電圧と同じ電圧又は電源電圧より低い電圧をＮ型ウェル１６ａ〜１６ｃに印加すると、ＰＭＯＳトランジスタ２２ａ〜２２ｃの実効的な閾値が低くなるため、ＰＭＯＳトランジスタ２２ａ〜２２ｃの駆動電流を増加させることが可能となる。

また、Ｎ型不純物層１４上には、複数のＰ型ウェル３２ａ、３２ｂが形成されている。Ｐ型ウェル３２ａとＰ型ウェル３２ｂとは、Ｎ型ウェル１６ａ〜１６ｃ及びＮ型不純物層１４により、互いに電気的に分離されている。なお、Ｐ型ウェル３２ａ及びＰ型ウェル３２ｂは、図示しない領域における半導体基板１０内にも多数形成されているが、ここでは省略されている。

Ｐ型ウェル３２ａが形成されている領域の直下におけるＮ型不純物層１４には、Ｐ型のコンタクト領域３４が選択的に形成されている。Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａとＰ型半導体基板１０とを接続するためのものである。Ｐ型コンタクト領域３４は、例えば円柱状に形成されている。Ｐ型コンタクト領域３４は、Ｎ型のドーパント不純物を半導体基板１０内に導入してＮ型不純物層１４を形成する際に、Ｎ型のドーパント不純物を部分的に導入しないようにすることにより形成されている。このため、Ｐ型コンタクト領域３４における不純物濃度と半導体基板１０における不純物濃度とは、互いに等しくなっている。

本実施形態において、Ｐ型ウェル３２ａとＰ型半導体基板１０とをＰ型コンタクト領域３４を介して接続しているのは、以下のような理由によるものである。

即ち、Ｐ型ウェル３２ａは半導体基板１０内に多数形成されるが、各々のＰ型ウェル３２ａは、Ｎ型不純物層１４やＮ型ウェル１６ａ〜１６ｃ等により互いに分離されている。各々のＰ型ウェル３２ａにバイアス電圧を印加する場合には、各々のＰ型コンタクト層の表面にＰ型コンタクト層をそれぞれ形成し、Ｐ型コンタクト層を介して、各々のＰ型ウェル３２ａをバイアス入力端子に接続することが考えられる。しかし、各々のＰ型ウェル３２ａの表面にＰ型コンタクト層を形成し、かかるＰ型コンタクト層を介してＰ型ウェル３２ａをバイアス入力端子に接続する場合には、かかるＰ型コンタクト層を形成する領域の分だけＰ型ウェル３２ａが大きくなる。このため、各々のＰ型ウェル３２ａの表面にＰ型コンタクト層を形成し、かかるＰ型コンタクト層を介してＰ型ウェル３２ａをバイアス入力端子に接続する場合には、チップサイズの小さい半導体装置を提供することが困難である。

これに対し、本実施形態では、Ｐ型ウェル３２ａとＰ型半導体基板１０とが、Ｎ型不純物層１４に形成されたＰ型コンタクト領域３４を介して接続されているため、各々のＰ型ウェル３２ａの表面にかかるＰ型コンタクト層を形成することを要しない。本実施形態によれば、かかるＰ型コンタクト層を形成するための領域を確保することを要しないため、省スペース化を実現することができ、ひいては、半導体装置の小型化・低コスト化を実現することが可能となる。

また、本実施形態において、Ｐ型ウェル３２ａが形成されている領域の直下にＰ型コンタクト領域３４を選択的に形成しているのは、以下のような理由によるものである。

即ち、Ｎ型不純物層１４が形成されている領域の全体にＰ型コンタクト領域３４を配した場合には、Ｐ型半導体基板１０と電気的に分離すべき他のＰ型ウェル３２ｂまでもがＰ型半導体基板１０に接続されてしまうこととなる。この場合には、Ｐ型半導体基板１０に印加するバイアス電圧と異なるバイアス電圧をＰ型ウェル３２ｂに印加することができない。また、Ｎ型不純物層１４が形成されている領域の全体にＰ型コンタクト領域３４を配した場合には、Ｐ型コンタクト領域３４が形成されている分だけ、Ｎ型不純物層１４の面内方向における電気抵抗が増加することとなる。Ｎ型不純物層１４の面内方向における電気抵抗が大きくなると、各々のＮ型ウェルに所望のバイアス電圧を印加することが困難となる虞がある。

これに対し、本実施形態では、Ｐ型ウェル３２ａとＰ型半導体基板１０とを接続することが必要な箇所、即ち、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４にＰ型コンタクト領域３４を選択的に形成するため、Ｎ型不純物層１４の面内方向における電気抵抗が増加するのを抑制しつつ、Ｐ型半導体基板１０に接続すべきＰ型ウェル３２ａのみをＰ型半導体基板１０に接続することが可能となる。

また、本実施形態において、コンタクト領域３４を円柱状に形成しているのは、以下のような理由によるものである。

即ち、Ｎ型不純物層１４にはＰ型半導体基板１０に印加するバイアス電圧Ｖ_Ｂ２より高いバイアス電圧Ｖ_Ｂ１が印加されるが、Ｎ型不純物層１４に印加するバイアス電圧Ｖ_Ｂ１とＰ型半導体基板１０に印加するバイアス電圧Ｖ_Ｂ２との差が比較的大きい場合には、コンタクト領域３４が空乏化してしまう虞がある。コンタクト領域３４が空乏化してしまうと、Ｐ型ウェル３２ａとＰ型半導体基板１０とをコンタクト領域３４を介して接続することができなくなる。

図３は、コンタクト領域の形状を示す平面図である。図３（ａ）はコンタクト領域を円柱状に形成した場合を示しており、図３（ｂ）はコンタクト領域を角柱状に形成した場合を示している。

図３（ｂ）に示すように、四角柱状にコンタクト領域３４を形成した場合には、コンタクト領域３４の断面における対角線の長さをｄ_１とすると、互いに対向するＮ型不純物層１４の最短距離は、対角線の長さｄ_１より短いｄ_２となる。

一方、図３（ａ）に示すように、円柱状にコンタクト領域３４を形成した場合には、コンタクト領域３４の断面における直径をｄ_１とすると、互いに対向するＮ型不純物層１４の最短距離は、直径ｄ_１と同じｄ_１となる。

コンタクト領域３４においてＮ型不純物層１４が互いに対向している部分の距離が短いほど、コンタクト領域３４において空乏化が生じやすい。

図３（ｂ）のようにコンタクト領域３４を四角柱状に形成した場合には、コンタクト領域３４においてＮ型不純物層１４が互いに対向している部分の距離が比較的短いため、コンタクト領域３４において空乏化が比較的生じやすい。

これに対し、本実施形態では、図３（ａ）に示すようにコンタクト領域３４が円柱状に形成されているため、コンタクト領域３４においてＮ型不純物層１４が互いに対向している部分の距離を比較的大きく確保することが可能となる。このため、本実施形態によれば、コンタクト領域３４を比較的小さく形成した場合であっても、コンタクト領域３４が空乏化してしまうのを抑制することが可能となる。

Ｐ型ウェル３２ａが形成される領域内におけるＰ型コンタクト領域３４の面積の総和をＡとし、Ｐ型ウェル３２ａの面積をＢとすると、Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の範囲内、即ち、所定の設計基準を満たすように形成されている。Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準を満たすようにＰ型コンタクト領域３４が形成されているのは、以下のような理由によるものである。

即ち、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が小さすぎる場合、即ち、かかる割合（Ａ／Ｂ）が所定の設計基準の下限値より小さい場合には、Ｐ型ウェル３２ａとＰ型半導体基板１０との間の電気抵抗が大きくなりすぎ、Ｐ型ウェル３２ａに所望のバイアス電圧Ｖ_Ｂ２を印加することが困難となる。

一方、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が大きすぎる場合、即ち、かかる割合（Ａ／Ｂ）が所定の設計基準の上限値より大きい場合には、Ｎ型不純物層１４における面内方向における電気抵抗が大きくなりすぎ、Ｎ型ウェル１６に所望のバイアス電圧Ｖ_Ｂ１を印加することが困難となる。

従って、Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準を満たすように形成されている。

なお、ここでは、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準を満たすようにＰ型コンタクト領域３４を形成する場合を例に説明したが、Ｐ型ウェル３２ａとＰ型半導体基板１０との間のコンダクタンスが所定の設計基準を満たすようにＰ型コンタクト領域３４を形成してもよい。

即ちＰ型ウェル３２ａと半導体基板１０との間のコンダクタンスが小さすぎる場合、即ち、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準の下限値より小さい場合には、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が小さすぎる場合と同様に、Ｐ型ウェル３２ａとＰ型半導体基板１０との間の電気抵抗が大きくなりすぎ、Ｐ型ウェル３２ａに所望のバイアス電圧Ｖ_Ｂ２を印加することが困難となる。

一方、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが大きすぎる場合、即ち、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準の上限値より大きい場合には、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が大きすぎる場合と同様に、Ｎ型不純物層１４における面内方向における電気抵抗が大きくなりすぎ、Ｎ型ウェル１６に所望のバイアス電圧Ｖ_Ｂ１を印加することが困難となる虞がある。

このように、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準を満たすことは、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準を満たすことと同様の意義がある。このように、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準を満たすように、Ｐ型コンタクト領域３４を形成してもよい。

Ｐ型ウェル３２ａ、３２ｂ上には、ＮＭＯＳトランジスタ３８ａ〜３８ｃがそれぞれ形成されている。各々のＮＭＯＳトランジスタ３８ａ〜３８ｃは、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の側壁部分に形成されたサイドウォール絶縁膜２８と、ゲート電極２６の両側の半導体基板１０内に形成されたＬＤＤ構造のソース／ドレイン拡散層４６とを有している。

半導体基板１０の裏面側は、バイアス入力端子３６に接続されている。バイアス入力端子３６に印加されるバイアス電圧Ｖ_Ｂ２は、ＮＭＯＳトランジスタの動作状態に応じて適宜設定される。即ち、バイアス入力端子３６には、可変バイアス（可変バックバイアス）Ｖ_Ｂ２が印加される。バイアス入力端子３６にバイアス電圧Ｖ_Ｂ２を印加すると、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ａにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

Ｐ型ウェル３２ａ上に形成されたＮＭＯＳトランジスタ３８ａ、３８ｂは、基板バイアス可変トランジスタとして機能する。基板バイアス可変トランジスタとは、上述したように、待機時と動作時とでウェルに印加するバイアスを変化させて用いられるトランジスタのことである。

ＮＭＯＳトランジスタ３８ａ、３８ｂより成る基板バイアス可変トランジスタの動作原理は、以下の通りである。即ち、ＮＭＯＳトランジスタ３８ａ、３８ｂのソースに印加する電圧を０Ｖとする場合、待機時には、負の電圧をＰ型ウェル３２ａに印加する。負の電圧をＰ型ウェル３２ａに印加すると、ＮＭＯＳトランジスタ３８ａ、３８ｂの実効的な閾値が高くなるため、ＮＭＯＳトランジスタ３８ａ、３８ｂのオフリーク電流を低減することが可能となる。一方、動作時には、０Ｖ又は正の電圧をＰ型ウェル３２ａに印加する。０Ｖ又は正の電圧をＰ型ウェル３２ａに印加すると、ＮＭＯＳトランジスタ３８ａ、３８ｂの実効的な閾値が低くなるため、ＮＭＯＳトランジスタ３８ａ、３８ｂの駆動電流を増加させることが可能となる。

Ｐ型ウェル３２ｂは、Ｎ型ウェル１６ａ〜１６ｃ及びＮ型不純物層１４により、Ｐ型半導体基板１０から電気的に分離されている。Ｐ型ウェル３２ｂの表面には、Ｐ型コンタクト層４８が形成されている。Ｐ型コンタクト層４８は、バイアス入力端子５０に接続される。バイアス入力端子５０は、例えば固定バイアスＶ_Ｆに接続される。バイアス入力端子５０にバイアス電圧Ｖ_Ｆが印加されると、Ｐ型不純物層４８を介して、Ｐ型ウェル３２ｂにバイアス電圧Ｖ_Ｆが印加される。

Ｐ型ウェル３２ｂが固定バイアスＶ_Ｆに接続されるため、Ｐ型ウェル３２ｂ上に形成されたＮＭＯＳトランジスタ３８ｃは、通常のトランジスタとして動作する。

こうして本実施形態による半導体装置が構成されている。

本実施形態による半導体装置は、Ｐ型半導体基板１０に埋め込まれたＮ型不純物層１４を介してＮ型ウェル１６ａ〜１６ｃにバイアス電圧Ｖ_Ｂ１が印加され、Ｎ型不純物層１４に形成されたＰ型コンタクト領域３４及びＰ型半導体基板１０を介してＰ型ウェル３２ａに他のバイアス電圧Ｖ_Ｂ２が印加されることに主な特徴の一つがある。

特許文献１、２において提案されている半導体装置では、浅いＰ型ウェルの表面にＰ型コンタクト層が形成され、かかるＰ型コンタクト層を介して、浅いＰ型ウェルがバイアス入力端子に接続される。このため、提案されている半導体装置では、かかるＰ型コンタクト層を形成するために要する領域を確保しなければならない。しかも、Ｐ型コンタクト領域からのＰ型ウェルまでの距離が大きくなるに伴って、電気抵抗が大きくなるため、半導体基板上にＰ型コンタクト領域を多数形成せざるを得ない。Ｐ型コンタクト層を形成するために要する領域を半導体基板上に多数形成せざるを得ないことは、設計の容易化や半導体装置の小型化における阻害要因となる。

これに対し、本実施形態では、Ｐ型ウェル３２ａとＰ型半導体基板１０とが、Ｎ型不純物層１４に形成されたＰ型コンタクト領域３４を介して接続されているため、Ｐ型ウェル３２ａをバイアス印加端子に接続するためのＰ型コンタクト層をＰ型ウェル３２ａの表面に形成することを要しない。本実施形態によれば、かかるＰ型コンタクト層を形成するための領域を半導体基板上に確保することを要しないため、設計の容易化、半導体装置の小型化を実現することができる。

また、本実施形態による半導体装置は、Ｐ型ウェル３２ａが形成されている領域の直下におけるＮ型不純物層１４にＰ型コンタクト領域３４が選択的に形成されていることにも主な特徴の一つがある。

Ｎ型不純物層１４が形成されている領域の全体にＰ型コンタクト領域３４を配した場合には、Ｐ型半導体基板１０と電気的に分離すべき他のＰ型ウェル３２ｂまでもがＰ型半導体基板１０に接続されてしまうこととなる。この場合には、Ｐ型半導体基板１０に印加するバイアス電圧と異なるバイアス電圧をＰ型ウェル３２ｂに印加することができない。また、Ｎ型不純物層１４が形成されている領域の全体にＰ型コンタクト領域３４を配した場合には、Ｐ型コンタクト領域３４が形成されている分だけ、Ｎ型不純物層１４の面内方向における電気抵抗が増加することとなる。Ｎ型不純物層１４の面内方向における電気抵抗が大きくなると、各々のＮ型ウェルに所望のバイアス電圧を印加することが困難となる虞がある。

これに対し、本実施形態では、Ｐ型ウェル３２ａとＰ型半導体基板１０とを接続することが必要な箇所、即ち、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４にＰ型コンタクト領域３４を選択的に形成するため、Ｎ型不純物層１４の面内方向における電気抵抗が増加するのを抑制することができる。また、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４にＰ型コンタクト領域３４を選択的に形成するため、Ｐ型半導体基板１０に接続すべきＰ型ウェル３２ａのみをＰ型半導体基板１０に接続することができる。このため、本実施形態によれば、電気的特性の劣化を招くことなく、Ｐ型ウェル３２ａとＰ型ウェル３２ｂとにそれぞれ所望のバイアス電圧を印加することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４及び図５を用いて説明する。図４及び図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図４（ａ）に示すように、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。

次に、例えばスピンコート法により、フォトレジスト膜５２を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２をパターニングする。この際、コンタクト領域３４を形成すべき領域がフォトレジスト膜５２により覆われ、Ｎ型不純物層１４を形成すべき領域がフォトレジスト膜５２から露出するように、フォトレジスト膜５２をパターニングする。こうして、Ｎ型不純物層１４を形成するための開口部５４がフォトレジスト膜５２に形成される。

次に、イオン注入法により、フォトレジスト膜５２をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＮ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば７００ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層１４が形成される。Ｐ型コンタクト領域３４を形成すべき領域にはＮ型のドーパント不純物を導入しないため、Ｐ型コンタクト領域３４を形成すべき領域にＰ型コンタクト領域３４が形成される。この後、フォトレジスト膜５２を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜５６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。この際、Ｎ型ウェル１６ａ〜１６ｃを形成すべき領域が露出するように、フォトレジスト膜５６をパターニングする。こうして、Ｎ型ウェル１６ａ〜１６ｃを形成するための開口部５８ａ〜５８ｃがフォトレジスト膜５６に形成される。

次に、イオン注入法により、フォトレジスト膜５６をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば３６０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、Ｎ型不純物層１４に接続された複数のＮ型ウェル１６ａ〜１６ｃが形成される（図４（ｂ）参照）。この後、フォトレジスト膜５６を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜６０を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする。この際、Ｐ型ウェル３２ａ、３２ｂを形成すべき領域が露出するように、フォトレジスト膜６０をパターニングする。こうして、Ｐ型ウェル３２ａ、３２ｂを形成するための開口部６２ａ、６２ｂがフォトレジスト膜６０に形成される。

次に、イオン注入法により、フォトレジスト膜６０をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば１５０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、半導体基板１０内に、複数のＰ型ウェル３２ａ、３２ｂが形成される（図５（ａ）参照）。Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４が選択的に形成されている。このため、Ｐ型ウェル３２ａは、Ｐ型コンタクト領域３４を介してＰ型半導体基板１０に接続される。一方、Ｐ型ウェル３２ｂの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４が形成されていない。Ｐ型ウェル３２ｂは、Ｎ型不純物層１４及びＮ型ウェル１６ａ〜１６ｃにより、Ｐ型半導体基板１０から電気的に分離された状態となる。

次に、全面に、例えば熱酸化法により、ゲート絶縁膜２４を形成する。

次に、全面に、例えばＣＶＤ法により、ポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜２６をパターニングする。これにより、ポリシリコンより成るゲート電極２６が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の低濃度拡散層３０ａが形成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、Ｎ型の低濃度拡散層４６ａが形成される。この後、フォトレジスト膜を剥離する。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する。

次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される領域及びＰ型コンタクト層４８が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の高濃度拡散層３０ｂとＰ型のコンタクト層４８とが形成される。Ｐ型の低濃度拡散層３０ａとＰ型の高濃度拡散層３０ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層３０が構成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される領域及びＮ型コンタクト層１８が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。こうして、Ｎ型の高濃度拡散層４６ｂとＮ型のコンタクト層１８とが形成される。Ｎ型の低濃度拡散層４６ａとＮ型の高濃度拡散層４６ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層４６が構成される。この後、フォトレジスト膜を剥離する。

こうして、Ｎ型ウェル１６ａ〜１６ｃ上に、ゲート電極２６と、ソース／ドレイン拡散層３０とを有するＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される。また、Ｐ型ウェル３２ａ、３２ｂ上に、ゲート電極２６とソース／ドレイン拡散層４６とを有するＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される。また、Ｎ型ウェル１６ａ上に、Ｎ型コンタクト層１８が形成される。また、Ｐ型ウェル３２ｂ上に、Ｐ型コンタクト層４８が形成される。

Ｎ型コンタクト層１８は、バイアス入力端子２０に接続される。また、半導体基板１０の裏面側は、他のバイアス入力端子３６に接続される。また、Ｐ型コンタクト層４８は、更に他のバイアス入力端子５０に接続される。

こうして本実施形態による半導体装置が製造される（図５（ｂ）参照）。

［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図６乃至図８を用いて説明する。図６は、本実施形態による半導体装置を示す平面図及び断面図である。図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ′線断面図である。図１乃至図５に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図６を用いて説明する。

本実施形態による半導体装置は、Ｐ型半導体基板１０にＰ型ウェル３２ｃが更に形成されており、Ｐ型ウェル３２ｃの表面にＰ型コンタクト層６４が更に形成されており、Ｐ型ウェル３２ｃ及びＰ型コンタクト層６４を介して、Ｐ型半導体基板１０がバイアス入力端子３６ａに接続されることに主な特徴がある。

図６に示すように、Ｎ型ウェル１６ａの紙面左側におけるＰ型半導体基板１０内には、Ｐ型ウェル３２ｃが形成されている。

Ｐ型ウェル３２ｃの表面には、Ｐ型コンタクト層６４が形成されている。Ｐ型コンタクト層６４は、バイアス入力端子３６ａに接続される。バイアス入力端子３６ａに印加されるバイアス電圧Ｖ_Ｂ２は、ＮＭＯＳトランジスタの動作状態に応じて適宜設定される。即ち、バイアス入力端子３６ａには、可変バイアス（可変バックバイアス）Ｖ_Ｂ２が印加される。バイアス入力端子３６ａにバイアス電圧Ｖ_Ｂ２を印加すると、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｃ、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ａにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

このように、Ｐ型半導体基板１０にＰ型ウェル３２ｃを更に形成し、Ｐ型ウェル３２ｃの表面にＰ型コンタクト層６４を更に形成し、Ｐ型ウェル３２ｃ及びＰ型コンタクト層６４を介して、Ｐ型半導体基板１０がバイアス入力端子３６ａに接続されるようにしてもよい。本実施形態の場合にも、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ａにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図７及び図８を用いて説明する。図７及び図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図４（ａ）に示す半導体装置の製造方法と同様にして、半導体基板１０内にＮ型不純物層１４を形成する（図７（ａ）参照）。

次に、図４（ｂ）に示す半導体装置の製造方法と同様にして、半導体基板１０内にＮ型ウェル１６ａ〜１６ｃを形成する（図７（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜６０ａを形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０ａをパターニングする。この際、Ｐ型ウェル３２ａ〜３２ｃを形成すべき領域が露出するように、フォトレジスト膜６０ａをパターニングする。こうして、Ｐ型ウェル３２ａ〜３２ｃを形成するための開口部６２ａ〜６２ｃがフォトレジスト膜６０ａに形成される。

次に、イオン注入法により、フォトレジスト膜６０ａをマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば１５０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、半導体基板１０内に、複数のＰ型ウェル３２ａ〜３２ｃが形成される（図８（ａ）参照）。Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４が選択的に形成されている。このため、Ｐ型ウェル３２ａは、Ｐ型コンタクト領域３４を介してＰ型半導体基板１０に接続される。Ｐ型ウェル３２ｂの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４が形成されていない。このため、Ｐ型ウェル３２ｂは、Ｎ型不純物層１４及びＮ型ウェル１６ａ〜１６ｃにより、Ｐ型半導体基板１０から電気的に分離された状態となる。Ｐ型ウェル３２ｃは、Ｎ型ウェル１６ａ〜１６ｃやＮ型不純物層１４により囲われていないため、Ｐ型ウェル３２ｃはＰ型半導体基板１０に接続された状態となる。

次に、全面に、例えば熱酸化法により、ゲート絶縁膜２４を形成する。

次に、全面に、例えばＣＶＤ法により、ポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜２６をパターニングする。これにより、ポリシリコンより成るゲート電極２６が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の低濃度拡散層３０ａが形成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、Ｎ型の低濃度拡散層４６ａが形成される。この後、フォトレジスト膜を剥離する。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する。

次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される領域及びＰ型コンタクト層４８、６４が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の高濃度拡散層３０ｂとＰ型のコンタクト層４８、６４とが形成される。Ｐ型の低濃度拡散層３０ａとＰ型の高濃度拡散層３０ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層３０が構成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される領域及びＮ型コンタクト層４８、６４が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。こうして、Ｎ型の高濃度拡散層４６ｂとＮ型のコンタクト層１８とが形成される。Ｎ型の低濃度拡散層４６ａとＮ型の高濃度拡散層４６ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層４６が構成される。この後、フォトレジスト膜を剥離する。

こうして、Ｎ型ウェル１６ａ〜１６ｃ上に、ゲート電極２６と、ソース／ドレイン拡散層３０とを有するＰＭＯＳトランジスタ２２ａ〜２２ｃが形成される。また、Ｐ型ウェル３２ａ、３２ｂ上に、ゲート電極２６とソース／ドレイン拡散層４６とを有するＮＭＯＳトランジスタ３８ａ〜３８ｃが形成される。また、Ｎ型ウェル１６ａ上に、Ｎ型コンタクト層１８が形成される。また、Ｐ型ウェル３２ｂ上に、Ｐ型コンタクト層４８が形成される。また、Ｐ型ウェル３２ｃ上に、Ｐ型コンタクト層６４が形成される。

Ｎ型コンタクト層１８は、バイアス入力端子２０に接続される。また、Ｐ型コンタクト層６４は、他のバイアス入力端子３６ａに接続される。また、Ｐ型コンタクト層４８は、更に他のバイアス入力端子５０に接続される。

こうして本実施形態による半導体装置が製造される（図８（ｂ）参照）。

［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図９乃至図１２を用いて説明する。図９は、本実施形態による半導体装置を示す平面図及び断面図である。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ′線断面図である。図１乃至図８に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図９を用いて説明する。

本実施形態による半導体装置は、Ｐ型半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型のコンタクト領域３４ａが形成されていることに主な特徴がある。

図９に示すように、Ｐ型ウェル３２ａが形成されている領域の直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４ａが形成されている。Ｐ型コンタクト領域３４は、Ｐ型半導体基板１０内にＰ型のドーパント不純物を導入することにより形成されている。このため、Ｐ型コンタクト領域３４ａにおける不純物濃度は、Ｐ型半導体基板１０における不純物濃度より高くなっている。

このように、Ｐ型半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型コンタクト領域３４ａを形成してもよい。本実施形態によれば、Ｐ型コンタクト領域３４ａにおける不純物濃度が高く設定されているため、Ｐ型コンタクト領域３４ａにおいて空乏化が生ずるのを、より確実に防止することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１０乃至図１２を用いて説明する。図１０乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図４（ａ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＮ型不純物層１４を形成する（図１０（ａ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜６６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６６をパターニングする。この際、Ｐ型コンタクト領域３４ａを形成すべき領域が露出するように、フォトレジスト膜６６をパターニングする。こうして、Ｐ型ウェル３４ａを形成するための開口部６８がフォトレジスト膜６６に形成される。

次に、イオン注入法により、フォトレジスト膜６６をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＰ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば３７０ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０内に、Ｐ型コンタクト領域３４ａが形成される（図１０（ｂ）参照）。

次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＮ型ウェル１６ａ〜１６ｃを形成する（図１１（ａ）参照）。

次に、図８（ａ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内に、複数のＰ型ウェル３２ａ〜３２ｃを形成する（図１１（ｂ）参照）。

この後の半導体装置の製造方法は、図８（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。

こうして本実施形態による半導体装置が製造される（図１２参照）。

（半導体装置の製造方法の変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図１３乃至図１５を用いて説明する。図１３乃至図１５は、本変形例による半導体装置の製造方法を示す工程断面図である。

本変形例による半導体装置の製造方法は、Ｐ型半導体基板１０にＰ型のドーパント不純物を導入することによりＰ型コンタクト領域３４ａを形成し、この後、Ｐ型半導体基板１０にＮ型のドーパント不純物を導入することによりＮ型不純物層１４を形成することに主な特徴がある。

まず、図１３（ａ）に示すように、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ法により形成することができる。

次に、例えばスピンコート法により、フォトレジスト膜６６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６６をパターニングする。この際、Ｐ型コンタクト領域３４ａを形成すべき領域が露出するように、フォトレジスト膜６６をパターニングする。こうして、Ｐ型ウェル３４ａを形成するための開口部６８がフォトレジスト膜６６に形成される。

次に、イオン注入法により、フォトレジスト膜６６をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＰ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば３７０ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０内に、Ｐ型コンタクト領域３４ａが形成される。この後、フォトレジスト膜６６を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜５２を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２をパターニングする。この際、コンタクト領域３４が形成された領域がフォトレジスト膜５２により覆われ、Ｎ型不純物層１４を形成すべき領域がフォトレジスト膜５２から露出するように、フォトレジスト膜５２をパターニングする。こうして、Ｎ型不純物層１４を形成するための開口部５４がフォトレジスト膜５２に形成される。

次に、イオン注入法により、フォトレジスト膜５２をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＮ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば３６０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層１４が形成される。この後、フォトレジスト膜５２を剥離する。

この後の半導体装置の製造方法は、図１１（ａ）乃至図１２を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１４（ａ）乃至図１５）。

［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法を図１６乃至図１９を用いて説明する。図１６は、本実施形態による半導体装置を示す平面図及び断面図である。図１６（ａ）は平面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ′線断面図である。図１乃至図１５に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図１６を用いて説明する。

本実施形態による半導体装置は、Ｐ型半導体基板１０の全面にＰ型のドーパント不純物を導入し、この後、Ｎ型不純物層１４ａを形成すべき領域にＮ型のドーパント不純物を高濃度に導入することにより、Ｐ型コンタクト領域３４ａ、Ｐ型不純物層７０及びＮ型不純物層１４ａが形成されていることに主な特徴がある。

図１６に示すように、Ｎ型ウェル１６ａ〜１６ｃの下側及びＰ型ウェル３２ａ、３２ｂの下側には、Ｎ型不純物層１４ａが形成されている。

Ｐ型ウェル３２ａが形成されている領域の直下におけるＮ型不純物層１４ａには、Ｐ型コンタクト領域３４ａが形成されている。Ｐ型ウェル３２ａは、Ｐ型コンタクト領域３４ａを介してＰ型半導体基板１０に接続されている。

また、Ｎ型不純物層１４ａが形成されている領域の外側におけるＰ型半導体基板１０内には、Ｐ型不純物層７０が形成されている。Ｐ型ウェル３２ｃは、Ｐ型不純物層７０を介して、Ｐ型半導体基板１０に接続されている。

Ｐ型コンタクト領域３４ａ及びＰ型不純物層７０は、Ｐ型半導体基板１０の全面にＰ型のドーパント不純物を導入し、この後、Ｐ型コンタクト領域３４ａが形成されるべき領域を除く領域、及びＰ型不純物層７０が形成されるべき領域を除く領域に、Ｎ型のドーパント不純物を高濃度に導入することにより形成されている。Ｐ型コンタクト領域３４ａにおける不純物濃度及びＰ型不純物層７０における不純物濃度は、Ｐ型半導体基板１０における不純物濃度より高くなっている。

Ｐ型ウェル３２ｃの直下にＰ型不純物層７０が形成されており、Ｐ型ウェル３２ａの直下にＰ型コンタクト領域３４ａが形成されているため、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｃ、Ｐ型不純物層７０、Ｐ型半導体基板１０及びＰ型コンタクト領域３４ａを介して、Ｐ型ウェル３２ａにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

このように、Ｐ型半導体基板１０の全面にＰ型のドーパント不純物を導入し、この後、Ｎ型不純物層１４ａを形成すべき領域にＮ型のドーパント不純物を高濃度に導入することにより、Ｐ型コンタクト領域３４ａ、Ｐ型不純物層７０及びＮ型不純物層１４ａを形成するようにしてもよい。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１７乃至図１９を用いて説明する。図１７乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図１７（ａ）に示すように、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ法により形成することができる。

次に、全面に、イオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＰ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば３７０ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｐ型不純物層７２が形成される。

次に、例えばスピンコート法により、フォトレジスト膜５２を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２をパターニングする。この際、Ｎ型不純物層１４ａを形成すべき領域が露出するように、フォトレジスト膜５２をパターニングする。こうして、Ｎ型不純物層１４ａを形成するための開口部５４がフォトレジスト膜５２に形成される。

次に、イオン注入法により、フォトレジスト膜５２をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＮ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば７００ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、半導体基板１０内に、Ｎ型不純物層１４ａが形成される。Ｐ型コンタクト領域３４ａを形成すべき領域にはＮ型のドーパント不純物を導入しないため、Ｐ型コンタクト領域３４ａを形成すべき領域には、Ｐ型不純物層７２の一部より成るＰ型コンタクト領域３４ａが形成される。こうして、Ｐ型ウェル３２ａが形成される領域の直下に、Ｐ型コンタクト領域３４ａが選択的に形成される。また、Ｎ型不純物層１４ａの外側におけるＰ型半導体基板１０内には、Ｐ型不純物層７２の一部より成るＰ型不純物層７０が形成される（図１７（ｂ）参照）。

次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＮ型ウェル１６ａ〜１６ｃを形成する（図１８（ａ）参照）。

次に、図８（ａ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＰ型ウェル３２ａ〜３２ｃを形成する（図１８（ｂ）参照）。

この後の半導体装置の製造方法は、図８（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。

こうして本実施形態による半導体装置が製造される（図１９参照）。

［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法を図２０乃至図２３を用いて説明する。図２０は、本実施形態による半導体装置を示す平面図及び断面図である。図２０（ａ）は平面図であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ′線断面図である。図１乃至図１９に示す第１乃至第４実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図２０を用いて説明する。

本実施形態による半導体装置は、Ｐ型半導体基板１０の全面にＮ型のドーパント不純物を導入し、この後、Ｐ型コンタクト領域３４ｂを形成すべき領域及びＰ型不純物層７０ａを形成すべき領域にＰ型のドーパント不純物を高濃度に導入することにより、Ｐ型コンタクト領域３４ｂ、Ｐ型不純物層７０ａ及びＮ型不純物層１４ｂが形成されていることに主な特徴がある。

図２０に示すように、Ｎ型ウェル１６ａ〜１６ｃの下側及びＰ型ウェル３２ａ、３２ｂの下側には、Ｎ型不純物層１４ｂが形成されている。

Ｐ型ウェル３２ａが形成されている領域の直下におけるＮ型不純物層１４ｂには、Ｐ型コンタクト領域３４ａが形成されている。Ｐ型ウェル３２ａは、Ｐ型コンタクト領域３４ｂを介してＰ型半導体基板１０に接続されている。

また、Ｎ型不純物層１４ｂが形成されている領域の外側におけるＰ型半導体基板１０内には、Ｐ型不純物層７０ａが形成されている。Ｐ型ウェル３２ｃは、Ｐ型不純物層７０ａを介して、Ｐ型半導体基板１０に接続されている。

Ｐ型コンタクト領域３４ｂ及びＰ型不純物層７０ａは、Ｐ型半導体基板１０の全面にＮ型のドーパント不純物を導入し、この後、Ｐ型コンタクト領域３４ｂが形成されるべき領域、及びＰ型不純物層７０ａが形成されるべき領域に、Ｐ型のドーパント不純物を高濃度に導入することにより形成されている。Ｐ型コンタクト領域３４ｂにおける不純物濃度及びＰ型不純物層７０ａにおける不純物濃度は、Ｐ型半導体基板１０における不純物濃度より高くなっている。

Ｐ型ウェル３２ｃの直下にＰ型不純物層７０ａが形成されており、Ｐ型ウェル３２ａの直下にＰ型コンタクト領域３４ｂが形成されているため、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｃ、Ｐ型不純物層７０ａ、Ｐ型半導体基板１０及びＰ型コンタクト領域３４ｂを介して、Ｐ型ウェル３２ａにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

このように、Ｐ型半導体基板１０の全面にＮ型のドーパント不純物を導入し、この後、Ｐ型コンタクト領域３４ｂを形成すべき領域及びＰ型不純物層７０ａを形成すべき領域にＰ型のドーパント不純物を高濃度に導入することにより、Ｐ型コンタクト領域３４ｂ、Ｐ型不純物層７０ａ及びＮ型不純物層１４ｂを形成するようにしてもよい。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２１乃至図２３を用いて説明する。図２１乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図２１（ａ）に示すように、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ法により形成することができる。

次に、全面に、イオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＮ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば７００ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層７４が形成される。

次に、例えばスピンコート法により、フォトレジスト膜６６ａを形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６６ａをパターニングする。この際、Ｐ型コンタクト領域３４ａを形成すべき領域、及び、Ｐ型不純物層７０を形成すべき領域が露出するように、フォトレジスト膜６６ａをパターニングする。こうして、Ｐ型ウェル３４ｂを形成するための開口部６８、及び、Ｐ型不純物層７０ａを形成するための開口部６８ａがフォトレジスト膜６６ａに形成される。

次に、イオン注入法により、フォトレジスト膜６６ａをマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に高濃度に導入する。この際、半導体基板１０の表面から離間した深い領域にＰ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば３７０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、Ｐ型ウェル３２ａが形成される領域の直下には、Ｐ型のドーパント不純物を高濃度に導入して成るＰ型コンタクト領域３４ａが選択的に形成される。また、Ｎ型不純物層１４ｂの外側におけるＰ型半導体基板１０内には、Ｐ型のドーパント不純物を高濃度に導入して成るＰ型不純物層７０ａが形成される（図２１（ｂ）参照）。

次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＮ型ウェル１６ａ〜１６ｃを形成する（図２２（ａ）参照）。

次に、図８（ａ）を用いて上述した半導体装置の製造方法と同様にして、半導体基板１０内にＰ型ウェル３２ａ〜３２ｃを形成する（図２２（ｂ）参照）。

この後の半導体装置の製造方法は、図８（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。

こうして本実施形態による半導体装置が製造される（図２３参照）。

［第６実施形態］
本発明の第６実施形態による半導体装置及びその半導体装置の製造方法を図２４乃至図２７を用いて説明する。図２４は、本実施形態による半導体装置を示す平面図及び断面図である。図２４（ａ）は平面図であり、図２４（ｂ）は図２４（ａ）のＡ−Ａ′線断面図である。図１乃至図２３に示す第１乃至第５実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図２４を用いて説明する。

本実施形態による半導体装置は、基板バイアス可変トランジスタとＤＴＭＯＳ（Dynamic Threshold MOS）トランジスタとが混載されていることに主な特徴がある。

ＤＴＭＯＳトランジスタとは、基板とゲート電極、より具体的には、ウェルとゲート電極とを電気的に接続したＭＯＳトランジスタのことである。ＤＴＭＯＳトランジスタは、閾値電圧を動的に変化させることが可能なため、高周波特性に優れたデバイスを実現することが可能である。

図２４に示すように、Ｐ型半導体基板１０には、素子領域を画定する素子分離領域１２ａが形成されている。

素子分離領域１２ａは、後述するＮ型ウェル１６ｄ〜１６ｇ及びＰ型ウェル３２ｄ〜３２ｇより深くまで形成されている。また、素子分離領域１２は、後述するＮ型不純物層１４ｃの上面より深くまで形成されている。

素子分離領域１２ａが形成されたＰ型半導体基板１０内には、半導体基板１０の表面から離間した深い領域に、Ｎ型の不純物層（深いＮ型ウェル）１４ｃが埋め込まれている。

Ｎ型不純物層１４ｃ上には、Ｎ型不純物層１４ｃに接続されたＮ型ウェル１６ｄ〜１６ｇが複数形成されている。Ｎ型不純物層１４ｃは、複数のＮ型ウェル１６ｄ、１６ｅ、１６ｇにバイアス電圧Ｖ_Ｂ１を一括して印加するためのものである。

Ｎ型ウェル１６ｅ上には、ＰＭＯＳトランジスタ２２ａが形成されている。また、Ｎ型ウェル１６ｇ上には、ＰＭＯＳトランジスタ２２ｃが形成されている。Ｎ型ウェル１６ｅ、１６ｇ上に形成されたＰＭＯＳトランジスタ２２ａ、２２ｃは、それぞれ基板バイアス可変トランジスタとして機能する。基板バイアス可変トランジスタとは、上述したように、待機時と動作時とでウェルに印加するバイアスを変化させて用いられるトランジスタのことである。

各々のＰＭＯＳトランジスタ２２ａ、２２ｃは、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の側壁部分に形成されたサイドウォール絶縁膜２８と、ゲート電極２６の両側の半導体基板１０内に形成されたＬＤＤ構造のソース／ドレイン拡散層３０とを有している。

Ｎ型ウェル１６ｄの表面には、Ｎ型のコンタクト層１８が形成されている。Ｎ型コンタクト層１８は、バイアス入力端子２０に接続されている。バイアス入力端子２０に印加されるバイアス電圧Ｖ_Ｂ１は、ＰＭＯＳトランジスタ２２ａ、２２ｃの動作状態に応じて適宜設定される。即ち、バイアス入力端子２０には、可変バイアスＶ_Ｂ１が印加される。バイアス入力端子２０にバイアス電圧Ｖ_Ｂ１を印加すると、Ｎ型コンタクト層１８、Ｎ型ウェル１６ｄ及びＮ型不純物層１４ｃを介して、Ｎ型ウェル１６ｅ及びＮ型ウェル１６ｇにバイアス電圧Ｖ_Ｂ１が印加される。このように、本実施形態では、Ｐ型半導体基板１０にＮ型不純物層１４ｃが埋め込まれているため、Ｎ型不純物層１４ｃを介して複数のＮ型ウェル１６ｅ、１６ｇに一括してバイアス電圧Ｖ_Ｂ１を印加することが可能である。

Ｎ型不純物層１４ｃ内には、Ｐ型不純物層７６ａ、７６ｂが形成されている。Ｐ型不純物層７６ａは、Ｐ型ウェル３２ｄ及びＰ型ウェル３２ｅが形成される領域の直下に形成されている。Ｐ型不純物層７６ｂは、Ｎ型ウェル１６ｆ及びＰ型ウェル３２ｇが形成される領域の直下に形成されている。

Ｐ型不純物層７６ａ上には、Ｐ型ウェル３２ｄ及びＰ型ウェル３２ｅが形成されている。Ｐ型ウェル３２ｄとＰ型ウェル３２ｅとは、Ｐ型不純物層７６ａにより互いに電気的に接続されている。なお、Ｐ型ウェル３２ｄ及びＰ型ウェル３２ｅは、図示しない領域における半導体基板１０内にも多数形成されているが、ここでは省略されている。

Ｐ型不純物層７６ａが形成されている領域の直下におけるＮ型不純物層１４ｃには、Ｐ型コンタクト領域３４が選択的に形成されている。Ｐ型コンタクト領域３４は、Ｐ型不純物層７６ａとＰ型半導体基板１０とを接続するためのものである。Ｐ型ウェル３２ｄ及びＰ型ウェル３２ｅは、Ｐ型不純物層７６ａ及びＰ型コンタクト領域３４を介してＰ型半導体基板１０に接続されている。Ｐ型コンタクト領域３４は、例えば円柱状に形成されている。Ｐ型コンタクト領域３４は、Ｎ型のドーパント不純物を半導体基板１０内に導入してＮ型不純物層１４ｃを形成する際に、Ｎ型のドーパント不純物を部分的に導入しないようにすることにより形成されている。このため、Ｐ型コンタクト領域３４における不純物濃度と半導体基板１０における不純物濃度とは、互いに等しくなっている。

半導体基板１０の裏面側は、バイアス入力端子３６に接続されている。バイアス入力端子３６に印加されるバイアス電圧Ｖ_Ｂ２は、ＮＭＯＳトランジスタの動作状態に応じて適宜設定される。即ち、バイアス入力端子３６には、可変バイアスＶ_Ｂ２が印加される。バイアス入力端子３６にバイアス電圧Ｖ_Ｂ２を印加すると、Ｐ型半導体基板１０、Ｐ型コンタクト領域３４及びＰ型不純物層７６ａを介して、Ｐ型ウェル３２ｄ及びＰ型ウェル３２ｅにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

Ｐ型ウェル３２ｄ、３２ｅ上に形成されたＮＭＯＳトランジスタ３８ａ、３８ｂは、それぞれ基板バイアス可変トランジスタとして機能する。

Ｎ型不純物層１４ｃ上には、Ｐ型ウェル３２ｆが形成されている。Ｐ型ウェル３２ｆは、素子分離領域１２ａ及びＮ型不純物層１４ｃにより、Ｐ型ウェル３２ｅ、Ｐ型不純物層７６ａ、７６ｂ及びＰ型半導体基板１０から電気的に分離されている。

Ｐ型ウェル３２ｆ上には、ＮＭＯＳトランジスタ３８ｄが形成されている。ＮＭＯＳトランジスタ３８ｄは、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の側壁部分に形成されたサイドウォール絶縁膜２８と、ゲート電極２６の両側の半導体基板１０内に形成されたＬＤＤ構造のソース／ドレイン拡散層４６とを有している。ゲート電極２６とＰ型ウェル３２ｆとは電気的に接続されている（図示せず）。ＮＭＯＳトランジスタ３８ｄは、ＤＴＭＯＳトランジスタとして動作する。ＤＴＭＯＳトランジスタとは、上述したように、基板とゲート電極、より具体的には、ウェルとゲート電極とを電気的に接続したＭＯＳトランジスタのことである。ＤＴＭＯＳトランジスタは、閾値電圧を動的に変化させることが可能なため、高周波特性に優れたデバイスを実現することが可能である。Ｐ型ウェル３２ｆが、素子分離領域１２ａ及びＮ型不純物層１４ｃにより、Ｐ型ウェル３２ｅ及びＰ型半導体基板１０から分離されているため、ＮＭＯＳトランジスタ３８ｄのゲート電極２６とＰ型ウェル３２ｆとを電気的に接続しても、特段の問題は生じない。

Ｐ型不純物層７６ｂ上には、Ｎ型ウェル１６ｆとＰ型ウェル３２ｇとが形成されている。

Ｎ型ウェル１６ｆ上には、ＰＭＯＳトランジスタ２２ｄが形成されている。ＰＭＯＳトランジスタ２２ｄは、ゲート絶縁膜２４を介して形成されたゲート電極２６と、ゲート電極２６の側壁部分に形成されたサイドウォール絶縁膜２８と、ゲート電極２６の両側の半導体基板１０内に形成されたＬＤＤ構造のソース／ドレイン拡散層３０とを有している。ゲート電極２６とＮ型ウェル１６ｆとは電気的に接続されている（図示せず）。ＰＭＯＳト
ランジスタ２２ｄは、ＤＴＭＯＳトランジスタとして動作する。Ｎ型ウェル１６ｆが、素子分離領域１２ａ及びＰ型不純物層７６ｂにより、Ｎ型不純物層１４ｃから分離されているため、ＰＭＯＳトランジスタ２２ｄのゲート電極２６とＮ型ウェル１６ｆとを電気的に接続しても、特段の問題は生じない。

Ｐ型ウェル３２ｇの表面には、Ｐ型のコンタクト層４８が形成されている。Ｐ型コンタクト層４８は、バイアス入力端子５０に接続されている。バイアス入力端子５０には、固定バイアスＶ_Ｆが印加される。バイアス入力端子５０にバイアス電圧Ｖ_Ｆを印加すると、Ｐ型コンタクト層４８、Ｐ型ウェル３２ｇを介して、Ｐ型不純物層１６ｃにバイアス電圧Ｖ_Ｆが印加される。なお、Ｐ型不純物層１６ｃにバイアス電圧Ｖ_Ｆを印加するのは、電位の不安定化により、電気的に分離した領域同士のリーク電流やブレークダウンが発生する現象を防止するためである。

このように、基板バイアス可変トランジスタ２２ａ、２２ｃ、３８ａ、３８ｂとＤＴＭＯＳトランジスタ２２ｄ、３８ｄとを混載するようにしてもよい。本実施形態の場合にも、Ｐ型ウェル３２ｄ、３２ｅの直下におけるＮ型不純物層１４ｃにＰ型コンタクト領域３４が形成されているため、Ｐ型半導体基板１０、Ｐ型コンタクト領域３４及びＰ型不純物層７６ａを介して、Ｐ型ウェル３２ｄ、３２ｅにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２５乃至図２７を用いて説明する。図２５乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図２５（ａ）に示すように、素子領域を画定する素子分離領域１２ａを形成する。素子分離領域１２ａは、例えばＳＴＩ法により形成することができる。素子分離領域１２ａを形成する際には、後工程で形成するＮ型不純物層１４ｃの上面より深くまで達するように、素子分離領域１２ａを形成する。

次に、例えばスピンコート法により、フォトレジスト膜８０を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０をパターニングする。こうして、Ｎ型不純物層７８ａ、７８ｂを形成するための開口部８２ｂがフォトレジスト膜８０に形成される。

次に、イオン注入法により、フォトレジスト膜８０をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域にＮ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば８００ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層７８ａ、７８ｂが形成される。Ｐ型コンタクト領域３４を形成すべき領域にはＮ型のドーパント不純物を導入しないため、Ｐ型コンタクト領域３４を形成すべき領域にＰ型コンタクト領域３４が形成される。この後、フォトレジスト膜８０を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜８４を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜８４をパターニングする。こうして、Ｐ型不純物層７６ａを形成するための開口部８６ａ、及びＰ型不純物層７６ｂを形成するための開口部８６ｂが、フォトレジスト膜８４に形成される。

次に、イオン注入法により、フォトレジスト膜８４をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、半導体基板１０の表面から離間した深い領域であって、且つ、Ｎ型不純物層７８ａ、７８ｂより浅い領域に、Ｐ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば２５０ｋｅＶとする。ドーズ量は、例えば２．０×１０^１３ｃｍ^−２とする。こうして、Ｐ型ウェル３２ｄ、３２ｅが形成される領域の直下に、Ｐ型不純物層７６ａが形成される。また、Ｎ型ウェル１６ｆが形成される領域の直下及びＰ型ウェル３２ｇが形成される領域の直下に、Ｐ型不純物層７６ｂが形成される（図２５（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜８８を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜８８をパターニングする。この際、Ｎ型ウェル１６ｄ、１６ｅが形成される領域、Ｐ型ウェル３２ｆが形成される領域、及びＮ型ウェル１６ｇが形成される領域が露出するように、フォトレジスト膜８８をパターニングする。こうして、Ｎ型のドーパント不純物を導入するための開口部９０ａ、９０ｂ、９０ｃが、フォトレジスト膜８８に形成される。

次に、イオン注入法により、フォトレジスト膜８８をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に高濃度に導入する。この際、半導体基板１０の表面から離間した深い領域に、Ｎ型のドーパント不純物が導入されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば６００ｋｅＶとする。ドーズ量は、例えば１．５×１０^１３ｃｍ^−２とする。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層１４ｃが形成される。Ｐ型不純物層７６ａは、Ｐ型コンタクト領域３４を介してＰ型半導体基板１０に接続される（図２５（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜９２を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜９２をパターニングする。この際、Ｎ型ウェル１６ｄ、１６ｅを形成すべき領域、Ｎ型ウェル１６ｆを形成すべき領域、及びＮ型ウェル１６ｇを形成すべき領域が露出するように、フォトレジスト膜９２をパターニングする。こうして、Ｎ型ウェル１６ｄ〜１６ｇを形成するための開口部９４ａ〜９４ｃがフォトレジスト膜９２に形成される。

次に、イオン注入法により、フォトレジスト膜９２をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。この際、素子分離領域１２ａより浅い領域にＮ型ウェル１６ｄ〜１６ｇが形成されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速電圧は、例えば２００ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、Ｎ型不純物層１４ｃ上にＮ型ウェル１６ｄ、１６ｅ、１６ｇが形成され、Ｐ型不純物層７６ｂ上にＮ型ウェル１６ｆが形成される（図２６（ｂ）参照）。この後、フォトレジスト膜９２を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜９６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜９６をパターニングする。この際、Ｐ型ウェル３２ｄ〜３２ｆを形成すべき領域、及び、Ｐ型ウェル３２ｇを形成すべき領域が露出するように、フォトレジスト膜９６をパターニングする。こうして、Ｐ型ウェル３２ｄ〜３２ｇを形成するための開口部９８ａ、９８ｂがフォトレジスト膜９６に形成される。

次に、イオン注入法により、フォトレジスト膜９６をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、素子分離領域１２ａより浅い領域にＰ型ウェル３２ｄ〜３２ｇが形成されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば８０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、Ｐ型不純物層７６ａ上にＰ型ウェル３２ｄ、３２ｅが形成され、Ｎ型不純物層１４ｃ上にＰ型ウェル３２ｆが形成され、Ｐ型不純物層７６ｂ上にＰ型ウェル３２ｇが形成される（図２７（ａ）参照）。この後、フォトレジスト膜９６を剥離する。

次に、全面に、例えば熱酸化法により、ゲート絶縁膜２４を形成する。

次に、全面に、例えばＣＶＤ法により、ポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜２６をパターニングする。これにより、ポリシリコンより成るゲート電極２６が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ、２２ｃ、２２ｄが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の低濃度拡散層３０ａが形成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、Ｎ型の低濃度拡散層４６ａが形成される。この後、フォトレジスト膜を剥離する。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する。

次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ、２２ｃ、２２ｄが形成される領域及びＰ型コンタクト層４８が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の高濃度拡散層３０ｂとＰ型のコンタクト層４８とが形成される。Ｐ型の低濃度拡散層３０ａとＰ型の高濃度拡散層３０ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層３０が構成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄが形成される領域及びＮ型コンタクト層１８が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。こうして、Ｎ型の高濃度拡散層４６ｂとＮ型のコンタクト層１８とが形成される。Ｎ型の低濃度拡散層４６ａとＮ型の高濃度拡散層４６ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層４６が構成される。この後、フォトレジスト膜を剥離する。

こうして、Ｎ型ウェル１６ｅ、１６ｆ、１６ｇ上に、ゲート電極２６と、ソース／ドレイン拡散層３０とを有するＰＭＯＳトランジスタ２２ａ、２２ｄ、２２ｃがそれぞれ形成される。また、Ｐ型ウェル３２ｄ、３２ｅ、３２ｆ上に、ゲート電極２６とソース／ドレイン拡散層４６とを有するＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄがそれぞれ形成される。また、Ｎ型ウェル１６ｄ上に、Ｎ型コンタクト層１８が形成される。また、Ｐ型ウェル３２ｇ上に、Ｐ型コンタクト層４８が形成される。

Ｎ型コンタクト層１８は、バイアス入力端子２０に接続される。また、半導体基板１０の裏面側は、他のバイアス入力端子３６に接続される。また、Ｐ型コンタクト層４８は、更に他のバイアス入力端子５０に接続される。

こうして本実施形態による半導体装置が製造される（図２７（ｂ）参照）。

［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法を図２８乃至図３１を用いて説明する。図２８は、本実施形態による半導体装置を示す平面図及び断面図である。図２８（ａ）は平面図であり、図２８（ｂ）は図２８（ａ）のＡ−Ａ′線断面図である。図１乃至図２７に示す第１乃至第６実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図２８を用いて説明する。図２８は、本実施形態による半導体装置を示す平面図及び断面図である。図２８（ａ）は平面図であり、図２８（ｂ）は図２８（ａ）のＡ−Ａ′線断面図である。

本実施形態による半導体装置は、Ｐ型半導体基板１０にＰ型ウェル３２ｈが更に形成されており、Ｐ型ウェル３２ｈの表面にＰ型コンタクト層６４が更に形成されており、Ｐ型ウェル３２ｈ及びＰ型コンタクト層６４を介して、Ｐ型半導体基板１０がバイアス入力端子３６ａに接続されることに主な特徴がある。

図２８に示すように、Ｎ型ウェル１６ｄの紙面左側におけるＰ型半導体基板１０内には、Ｐ型ウェル３２ｈが形成されている。

Ｐ型ウェル３２ｈの表面には、Ｐ型コンタクト層６４が形成されている。Ｐ型コンタクト層６４は、バイアス入力端子３６ａに接続される。バイアス入力端子３６ａに印加されるバイアス電圧Ｖ_Ｂ２は、ＮＭＯＳトランジスタの動作状態に応じて適宜設定される。即ち、バイアス入力端子３６ａには、可変バイアスＶ_Ｂ２が印加される。バイアス入力端子３６ａにバイアス電圧Ｖ_Ｂ２を印加すると、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｈ、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ｄ、３２ｅにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

このように、Ｐ型半導体基板１０にＰ型ウェル３２ｈを更に形成し、Ｐ型ウェル３２ｈの表面にＰ型コンタクト層６４を更に形成し、Ｐ型ウェル３２ｈ及びＰ型コンタクト層６４を介して、Ｐ型半導体基板１０がバイアス入力端子３６ａに接続されるようにしてもよい。本実施形態の場合にも、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ｄ、３２ｅにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２９乃至図３１を用いて説明する。図２９乃至図３１は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図２９（ａ）に示すように、素子領域を画定する素子分離領域１２ａを形成する。素子分離領域１２ａは、例えばＳＴＩ法により形成することができる。

次に、図２５（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｎ型不純物層７８ａ、７８ｂを形成する（図２９（ａ）参照）。

次に、図２５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、Ｐ型不純物層７６ａ、７６ｂを形成する（図２９（ｂ）参照）。

次に、図２６（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｎ型のドーパント不純物を半導体基板１０内に導入する。こうして、半導体基板１０の表面から離間した深い領域に、Ｎ型不純物層１４ｃが形成される（図３０（ａ）参照）。

次に、図２６（ｂ）を用いて上述した半導体装置の製造方法と同様にして、Ｎ型ウェル１６ｄ〜１６ｇを形成する（図３０（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜９６ａを形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜９６ａをパターニングする。この際、Ｐ型ウェル３２ｄ〜３２ｆを形成すべき領域、Ｐ型ウェル３２ｇを形成すべき領域、及び、Ｐ型ウェル３２ｈを形成すべき領域が露出するように、フォトレジスト膜９６ａをパターニングする。こうして、Ｐ型ウェル３２ｄ〜３２ｆを形成するための開口部９８ａ、Ｐ型ウェル３２ｇを形成するための開口部９８ｂ、及びＰ型ウェル３２ｈを形成するための開口部９８ｃが、フォトレジスト膜９６ａに形成される。

次に、イオン注入法により、フォトレジスト膜９６ａをマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入する。この際、素子分離領域１２ａより浅い領域にＰ型ウェル３２ｄ〜３２ｈが形成されるように、イオン注入条件を設定する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速電圧は、例えば８０ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。こうして、Ｐ型不純物層７６ａ上にＰ型ウェル３２ｄ、３２ｅが形成され、Ｎ型不純物層１４ｃ上にＰ型ウェル３２ｆが形成され、Ｐ型不純物層７６ｂ上にＰ型ウェル３２ｇが形成され、Ｐ型半導体基板１０内にＰ型ウェル３２ｈが形成される（図３１（ａ）参照）。この後、フォトレジスト膜９６ａを剥離する。

次に、全面に、例えば熱酸化法により、ゲート絶縁膜２４を形成する。

次に、全面に、例えばＣＶＤ法により、ポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜２６をパターニングする。これにより、ポリシリコンより成るゲート電極２６が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ、２２ｃ、２２ｄが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の低濃度拡散層３０ａが形成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄが形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、Ｎ型の低濃度拡散層４６ａが形成される。この後、フォトレジスト膜を剥離する。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する。

次に、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２ａ、２２ｃ、２２ｄが形成される領域、Ｐ型コンタクト層４８が形成される領域、及びＰ型コンタクト層６４が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、Ｐ型の高濃度拡散層３０ｂ、Ｐ型のコンタクト層４８、及びＰ型のコンタクト層６４が形成される。Ｐ型の低濃度拡散層３０ａとＰ型の高濃度拡散層３０ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層３０が構成される。この後、フォトレジスト膜を剥離する。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄが形成される領域及びＮ型コンタクト層１８が形成される領域を露出する開口部（図示せず）を、フォトレジスト膜に形成する。

次に、イオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を導入する。こうして、Ｎ型の高濃度拡散層４６ｂとＮ型のコンタクト層１８とが形成される。Ｎ型の低濃度拡散層４６ａとＮ型の高濃度拡散層４６ｂとにより、ＬＤＤ構造のソース／ドレイン拡散層４６が構成される。この後、フォトレジスト膜を剥離する。

こうして、Ｎ型ウェル１６ｅ、１６ｆ、１６ｇ上に、ゲート電極２６と、ソース／ドレイン拡散層３０とを有するＰＭＯＳトランジスタ２２ａ、２２ｄ、２２ｃがそれぞれ形成される。また、Ｐ型ウェル３２ｄ、３２ｅ、３２ｆ上に、ゲート電極２６とソース／ドレイン拡散層４６とを有するＮＭＯＳトランジスタ３８ａ、３８ｂ、３８ｄがそれぞれ形成される。また、Ｎ型ウェル１６ｄ上に、Ｎ型コンタクト層１８が形成される。また、Ｐ型ウェル３２ｇ上に、Ｐ型コンタクト層４８が形成される。また、Ｐ型ウェル３２ｈ上に、Ｐ型コンタクト層６４が形成される。

Ｎ型コンタクト層１８は、バイアス入力端子２０に接続される。また、Ｐ型コンタクト層６４は、他のバイアス入力端子３６ａに接続される。また、Ｐ型コンタクト層４８は、更に他のバイアス入力端子５０に接続される。

こうして本実施形態による半導体装置が製造される（図３１（ｂ）参照）。

［第８実施形態］
本発明の第８実施形態による半導体装置を図３２を用いて説明する。図３２は、本実施形態による半導体装置を示す平面図及び断面図である。図３２（ａ）は平面図であり、図３２（ｂ）は図３２（ａ）のＡ−Ａ′線断面図である。図１乃至図３１に示す第１乃至第７実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置は、Ｐ型ウェル３２ｉ〜３２ｋのパターンの形状が帯状に設定されていることに主な特徴がある。

図３２に示すように、半導体基板１０には、Ｐ型ウェル３２ｉ〜３２ｋが帯状に形成されている。Ｐ型ウェル３２ｉ〜３２ｋには、ＮＭＯＳトランジスタ３８ａがそれぞれ形成されている。

また、半導体基板１０には、Ｎ型ウェル１６ａ、１６ｈ〜１６ｊが形成されている。Ｎ型ウェル１６ａ、１６ｈ〜１６ｊには、ＰＭＯＳトランジスタ２２ａがそれぞれ形成されている。Ｎ型ウェル１６ａの表面には、Ｎ型コンタクト層１８が形成されている。Ｎ型コンタクト層１８は、バイアス入力端子２０に接続されている。

また、半導体基板１０には、Ｐ型ウェル３２ｃが形成されている。Ｐ型ウェル３２ｃの表面には、Ｐ型コンタクト層６４が形成されている。Ｐ型コンタクト層６４は、バイアス入力端子３６ａに接続されている。

Ｎ型ウェル１６ａ、１６ｈ〜１６ｊの下側及びＰ型ウェル３２ｉ〜３２ｋの下側には、Ｎ型不純物層１４ａが形成されている。

Ｐ型ウェル３２ｉ〜３２ｋが形成されている領域の直下におけるＮ型不純物層１４ａには、Ｐ型コンタクト領域３４ａが形成されている。Ｐ型ウェル３２ｉ〜３２ｋは、Ｐ型コンタクト領域３４ａを介してＰ型半導体基板１０に接続されている。

また、Ｎ型不純物層１４ａが形成されている領域の外側におけるＰ型半導体基板１０内には、Ｐ型不純物層７０が形成されている。Ｐ型ウェル３２ｃは、Ｐ型不純物層７０を介して、Ｐ型半導体基板１０に接続されている。

Ｐ型コンタクト領域３４ａ及びＰ型不純物層７０は、Ｐ型半導体基板１０の全面にＰ型のドーパント不純物を導入し、この後、Ｐ型コンタクト領域３４ａが形成されるべき領域を除く領域、及びＰ型不純物層７０が形成されるべき領域を除く領域に、Ｎ型のドーパント不純物を高濃度に導入することにより形成されている。Ｐ型コンタクト領域３４ａにおける不純物濃度及びＰ型不純物層７０における不純物濃度は、Ｐ型半導体基板１０における不純物濃度より高くなっている。

Ｐ型ウェル３２ｃの直下にＰ型不純物層７０が形成されており、Ｐ型ウェル３２ｉ〜３２ｋの直下にそれぞれＰ型コンタクト領域３４ａが形成されているため、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｃ、Ｐ型不純物層７０、Ｐ型半導体基板１０及びＰ型コンタクト領域３４ａを介して、Ｐ型ウェル３２ｉ〜３２ｋにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

Ｎ型ウェル１６ａ、１６ｈ〜１６ｊがＮ型不純物層１４ａにより互いに接続されており、Ｎ型不純物層１４ａがＮ型ウェル１６ａ及びＮ型コンタクト層１８を介してバイアス印加端子２０に接続されているため、Ｎ型ウェル１６ａ、１６ｈ〜１６ｊに一括してバイアス電圧Ｖ_Ｂ１を印加することが可能である。

本実施形態のように、Ｐ型ウェル３２ｉ〜３２ｋのパターンの形状を帯状に設定してもよい。

［第９実施形態］
本発明の第９実施形態による半導体装置及を図３３を用いて説明する。図３３は、本実施形態による半導体装置を示す平面図及び断面図である。図３３（ａ）は平面図であり、図３３（ｂ）は図３３（ａ）のＡ−Ａ′線断面図である。図１乃至図３２に示す第１乃至第８実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置は、Ｐ型ウェル３２ａ〜３２ｃ、３２ｌ〜３２ｎのパターンが形状やサイズ等が適宜設定されていることに主な特徴がある。

図３３に示すように、半導体基板１０には、Ｐ型ウェル３２ａ、３２ｂ、３２ｌ〜３２ｎが形成されている。Ｐ型ウェル３２ｌは、帯状に形成されている。Ｐ型ウェル３２ｍの面積は、小さめに設定されている。Ｐ型ウェル３２ｎは、線状に形成されている。各々のＰ型ウェル３２ａ、３２ｂ、３２ｍ、３２ｎには、ＮＭＯＳトランジスタ３８ａ〜３８ｃが形成されている。

また、半導体基板１０には、Ｎ型ウェル１６ａ〜１６ｃ、１６ｋが形成されている。各々のＮ型ウェル１６ａ〜１６ｃ、１６ｋには、ＰＭＯＳトランジスタ２２ａ〜２２ｃが形成されている。Ｎ型ウェル１６ａの表面には、Ｎ型コンタクト層１８が形成されている。Ｎ型コンタクト層１８は、バイアス入力端子２０に接続されている。

また、半導体基板１０には、Ｐ型ウェル３２ｃが形成されている。Ｐ型ウェル３２ｃの表面には、Ｐ型コンタクト層６４が形成されている。Ｐ型コンタクト層６４は、バイアス入力端子３６ａに接続されている。

Ｎ型ウェル１６ａ〜１６ｃ、１６ｋの下側及びＰ型ウェル３２ａ〜３２ｃ、３２ｌの下側には、Ｎ型不純物層１４ｄが形成されている。

Ｐ型ウェル３２ａ、３２ｃ、３２ｍ、３２ｎが形成されている領域の直下におけるＮ型不純物層１４ｄには、Ｐ型コンタクト領域３４が形成されている。Ｐ型コンタクト領域３４は、Ｎ型のドーパント不純物を半導体基板１０内に導入してＮ型不純物層１４を形成する際に、Ｎ型のドーパント不純物を部分的に導入しないようにすることにより形成されている。このため、Ｐ型コンタクト領域３４における不純物濃度と半導体基板１０における不純物濃度とは、互いに等しくなっている。Ｐ型ウェル３２ａ、３２ｃ、３２ｍ、３２ｎは、Ｐ型コンタクト領域３４を介してＰ型半導体基板１０に接続されている。

Ｐ型ウェル３２ａ、３２ｃ、３２ｍ、３２ｎがＰ型コンタクト領域３４及びＰ型半導体基板１０を介して互いに接続されており、Ｐ型ウェル３２ｃがＰ型コンタクト層６４を介してバイアス入力端子３６ａに接続されているため、Ｐ型コンタクト層６４、Ｐ型ウェル３２ｃ、Ｐ型コンタクト領域３４、Ｐ型半導体基板１０及びＰ型コンタクト領域３４を介して、Ｐ型ウェル３２ａ、３２ｍ、３２ｎにバイアス電圧Ｖ_Ｂ２を印加することが可能である。

また、Ｎ型ウェル１６ａ〜１６ｃ、１６ｋがＮ型不純物層１４ｃにより互いに接続されており、Ｎ型不純物層１４ｃがＮ型ウェル１６ａ及びＮ型コンタクト層１８を介してバイアス印加端子２０に接続されているため、Ｎ型ウェル１６ａ〜１６ｃ、１６ｋに一括してバイアス電圧Ｖ_Ｂ１を印加することが可能である。

本実施形態のように、Ｐ型ウェル３２ａ〜３２ｃ、３２ｌ〜３２ｎのパターンの形状やサイズ等を適宜設定してもよい。

［第１０実施形態］
本発明の第１０実施形態による半導体装置の設計方法、及び、その設計方法をコンピュータに実行させるためのコンピュータプログラムを図３４乃至図４１を用いて説明する。図３４は、本実施形態による半導体装置の設計方法を示すフローチャートである。より具体的には、図３４は、本実施形態による半導体装置の設計方法を実行するコンピュータプログラムのアルゴリズムを示している。図３５乃至図４１は、本実施形態による半導体装置の設計方法を示す平面図である。図１乃至図３３に示す第１乃至第９実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の設計方法は、第１乃至第９実施形態のいずれかによる半導体装置を設計する際に適用することが可能である。また、本実施形態による半導体装置の設計方法は、第１乃至第９実施形態による半導体装置を設計する場合に限定されるものではなく、他のあらゆる半導体装置を設計する際に適宜用いることが可能である。

本実施形態による半導体装置の設計方法は、例えば、本実施形態による設計方法を実行するためのコンピュータプログラムがインストールされた半導体設計用装置（ＣＡＤ）を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ等の記憶媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計用装置に予めインストールしておいてもよい。

まず、図３４及び３５（ａ）に示すように、Ｐ型半導体基板１０内に埋め込まれるＮ型不純物層１４のパターンのレイアウトを行う（ステップＳ１）。

次に、図３５（ｂ）に示すように、Ｎ型不純物層１４上に形成されるＮ型ウェル１６のパターンのレイアウトを行う（ステップＳ２）。

次に、図３５（ｃ）に示すように、Ｎ型不純物層１４上に形成されるＰ型ウェル３２ａ、３２ｂのパターンのレイアウトを行う（ステップＳ３）。

なお、ここでは、Ｎ型ウェル１６のパターンのレイアウトを行った後に、Ｐ型ウェル３２ａ、３２ｂのパターンのレイアウトを行う場合を例に説明したが、Ｐ型ウェル３２ａ、３２ｂのパターンのレイアウトを行った後に、Ｎ型ウェル１６のパターンのレイアウトを行ってもよい。

次に、図３６（ａ）に示すように、Ｐ型コンタクト領域３４のパターンのレイアウトを行う（ステップＳ４）。この際、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４にＰ型コンタクト領域３４が選択的に形成されるように、Ｐ型コンタクト領域３４のパターンのレイアウトを行う。なお、Ｐ型ウェル３２ｂの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４を形成しない。Ｐ型ウェル３２ｂは、Ｐ型半導体基板１０から電気的に分離する必要があるためである。

次に、Ｐ型ウェル３２ａが形成される領域内におけるＰ型コンタクト領域３４の面積の総和Ａを算出する。そして、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）（所定のパラメータ）を算出する（ステップＳ５）。こうして、所定のパラメータに関する演算が行われる。

次に、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の範囲内であるか否か、即ち、所定の設計基準を満たしているか否かを判断する（ステップＳ６）。

Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が小さすぎる場合、即ち、かかる割合（Ａ／Ｂ）が所定の設計基準の下限値より小さい場合には、Ｐ型ウェル３２ａとＰ型半導体基板１０との間の電気抵抗が大きくなりすぎ、Ｐ型ウェル３２ａに所望のバイアス電圧Ｖ_Ｂ２を印加することが困難となる。

一方、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が大きすぎる場合、即ち、かかる割合（Ａ／Ｂ）が所定の設計基準の上限値より大きい場合には、Ｎ型不純物層１４における面内方向における電気抵抗が大きくなりすぎ、Ｎ型ウェル１６に所望のバイアス電圧Ｖ_Ｂ１を印加することが困難となる。

従って、Ｐ型コンタクト領域３４を形成する際には、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準を満たすようにすることが必要である。

Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の設計基準を満たしている場合には、Ｐ型コンタクト領域３４のパターンのレイアウトを行うステップが終了する。

一方、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の設計基準を満たしていない場合には、Ｐ型コンタクト領域３４の追加、削減、変形、移動等を行う（ステップＳ７）。

Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準の下限値より小さい場合には、図３６に示すように、Ｐ型コンタクト領域３４の数を増加させる。図３６（ａ）は、Ｐ型コンタクト領域３４を追加する前の状態を示しており、図３６（ｂ）は、Ｐ型コンタクト領域３４を追加した後の状態を示している。図３６（ｂ）のＰ型コンタクト領域３４_{（ａｄｄ）}は、追加されたＰ型コンタクト領域を示している。Ｐ型コンタクト領域３４の数を増加させれば、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を大きくすることが可能である。

また、図３７に示すように、Ｐ型コンタクト領域３４を変形させてもよい。図３７（ａ）は、Ｐ型コンタクト領域を変形させる前の状態を示しており、図３７（ｂ）は、Ｐ型コンタクト領域を変形させた後の状態を示している。図３７（ｂ）に示すＰ型コンタクト領域３４_{（ｍｏｄ）}は、変形されたＰ型コンタクト領域を示している。Ｐ型コンタクト領域３４の面積が大きくなるようにＰ型コンタクト領域３４を変形させれば、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を大きくすることが可能である。

また、図３８に示すように、Ｐ型コンタクト領域３４を移動させてもよい。図３８（ａ）は、Ｐ型コンタクト領域を移動させる前の状態を示しており、図３８（ｂ）は、Ｐ型コンタクト領域を移動させる際の状態を示しており、図３８（ｃ）は、Ｐ型コンタクト領域を移動させた後の状態を示している。図３８（ｂ）及び図３８（ｃ）に示すＰ型コンタクト領域３４_{（ｍｏｖ）}は、移動したＰ型コンタクト領域を示している。例えば、図３８（ａ）に示すように、Ｐ型コンタクト領域３４の一部がＰ型ウェル３２ａが形成される領域の外側にはみ出している場合には、かかるＰ型コンタクト領域３４をＰ型ウェル３２ａが形成される領域の内側に移動させればよい（図３８（ｂ）参照）。コンタクト領域３４を移動させることによっても、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を大きくすることが可能である（図３８（ｃ）参照）。

一方、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が所定の設計基準の上限値より大きい場合には、図３９に示すように、Ｐ型ウェル３２ａが形成される領域内に形成されるコンタクト領域３４の数を削減する。図３９（ａ）は、Ｐ型コンタクト領域の数を削減する前の状態を示しており、図３９（ｂ）は、Ｐ型コンタクト領域の数を削減する際の状態を示しており、図３９（ｃ）は、Ｐ型コンタクト領域の数を削減した後の状態を示している。図３９（ｂ）に示すＰ型コンタクト領域３４_{（ｄｅｌ）}は、削除の対象となるＰ型コンタクト領域を示している。このように、Ｐ型コンタクト領域３４の数を削減すれば、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を小さくすることが可能である
また、図４０に示すように、Ｐ型コンタクト領域３４を変形させてもよい。図４０（ａ）は、Ｐ型コンタクト領域を変形させる前の状態を示しており、図４０（ｂ）は、Ｐ型コンタクト領域を変形させた後の状態を示している。図４０（ｂ）に示すＰ型コンタクト領域３４_{（ｍｏｄ）}は、変形後のＰ型コンタクト領域を示している。このように、コンタクト領域３４の面積が小さくなるようにコンタクト領域３４を変形させることによっても、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を小さくすることが可能である。

また、図４１に示すように、コンタクト領域３４を移動させてもよい。図４１（ａ）は、Ｐ型コンタクトを移動させる前の状態を示しており、図４１（ｂ）は、Ｐ型コンタクト領域を移動させる際の状態を示しており、図４１（ｃ）は、Ｐ型コンタクト領域を移動させた後の状態を示している。図４１（ｂ）及び図４１（ｃ）のＰ型コンタクト領域３４_{（ｍｏｖ）}は、移動したＰ型コンタクト領域を示している。例えば、Ｐ型ウェル３２ａが形成される領域内に形成されるコンタクト領域３４の一部が、Ｐ型ウェル３２ａが形成される領域の外側にはみ出すように、コンタクト領域３４を移動させてもよい（図４１（ｂ）及び図４１（ｃ）参照）。Ｐ型コンタクト領域３４の一部がＰ型ウェル３２ａが形成される領域の外側にはみ出すように、Ｐ型コンタクト領域３４を移動させることによっても、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を小さくすることが可能である。

Ｐ型コンタクト領域３４の追加、削減、変形、移動等（ステップＳ７）を行った後には、上記と同様にして、Ｐ型ウェル３２ａが形成される領域内におけるコンタクト領域３４の面積の総和Ａを再度算出する。そして、上記と同様にして、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を算出する（ステップＳ５）。

次に、上記と同様にして、Ｐ型ウェル３２ａの面積Ｂに対するコンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の範囲内であるか否か、即ち、所定の設計基準を満たしているか否かを判断する（ステップＳ６）。

Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の設計基準を満たさない場合には、Ｐ型コンタクト領域３４の追加、削減、変形、移動等（ステップＳ７）を更に行う。

一方、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が、所定の設計基準を満たすようになった場合には、Ｐ型コンタクト領域３４のパターンのレイアウトを行うステップが終了する。

このように、本実施形態によれば、Ｐ型ウェル３２ａのパターン、コンタクト領域３４のパターン等に基づいて所定のパラメータ（Ａ／Ｂ）の演算を行い、所定のパラメータが所定の設計基準を満たすか否かを判断し、所定のパラメータが所定の設計基準を満たさない場合には、所定のパラメータが所定の設計基準を満たすようにＰ型コンタクト領域３４の追加、削除、変形、移動等を行うため、半導体装置の設計を容易に行うことができる。

（変形例）
次に、本実施形態による半導体装置の設計方法の変形例、及び、その設計方法をコンピュータに実行させるためのコンピュータプログラムの変形例を図３５乃至図４２を用いて説明する。図４２は、本変形例による半導体装置の設計方法を示すフローチャートである。より具体的には、図４２は、本実施形態による半導体装置の設計方法を実行するコンピュータプログラムのアルゴリズムを示している。

まず、図４２及び図３５（ａ）に示すように、Ｐ型半導体基板１０内に埋め込まれるＮ型不純物層１４のパターンのレイアウトを行う（ステップＳ１１）。ステップＳ１１は、図３４を用いて上述したステップＳ１と同様である。

次に、図３５（ｂ）に示すように、Ｎ型不純物層１４上に形成されるＮ型ウェル１６のパターンのレイアウトを行う（ステップＳ１２）。ステップＳ１２は、図３４を用いて上述したステップＳ２と同様である。

次に、図３５（ｃ）に示すように、Ｎ型不純物層１４上に形成されるＰ型ウェル３２ａ、３２ｂのパターンのレイアウトを行う（ステップＳ１３）。ステップＳ１３は、図３４を用いて上述したステップＳ３と同様である。

なお、ここでは、Ｎ型ウェル１６のパターンのレイアウトを行った後に、Ｐ型ウェル３２ａ、３２ｂのパターンのレイアウトを行う場合を例に説明したが、Ｐ型ウェル３２ａ、３２ｂのパターンのレイアウトを行った後に、Ｎ型ウェル１６のパターンのレイアウトを行ってもよい。

次に、図３６（ａ）に示すように、Ｐ型コンタクト領域３４のパターンのレイアウトを行う（ステップＳ１４）。ステップＳ１４は、図３４を用いて上述したステップＳ４と同様である。

次に、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンス（所定のパラメータ）を算出する（ステップＳ１５）。こうして、所定のパラメータに関する演算が行われる。

次に、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の範囲内であるか否か、即ち、所定の設計基準を満たしているか否かを判断する（ステップＳ１６）。

Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが小さすぎる場合、即ち、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準の下限値より小さい場合には、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が小さすぎる場合と同様に、Ｐ型ウェル３２ａとＰ型半導体基板１０との間の電気抵抗が大きくなりすぎ、Ｐ型ウェル３２ａに所望のバイアス電圧Ｖ_Ｂ２を印加することが困難となる。

一方、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが大きすぎる場合、即ち、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準の上限値より大きい場合には、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）が大きすぎる場合と同様に、Ｎ型不純物層１４における面内方向における電気抵抗が大きくなりすぎ、Ｎ型ウェル１６に所望のバイアス電圧Ｖ_Ｂ１を印加することが困難となる虞がある。

従って、Ｐ型コンタクト領域３４を形成する際には、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準を満たすようにすることが必要である。

Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の設計基準を満たしている場合には、Ｐ型コンタクト領域３４のパターンのレイアウトを行うステップが終了する。

一方、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の設計基準を満たしていない場合には、Ｐ型コンタクト領域３４の追加、削減、変形、移動等を行う（ステップＳ１７）。

Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが所定の設計基準の下限値より小さい場合には、図３６に示すように、Ｐ型コンタクト領域３４の数を増加させる。Ｐ型コンタクト領域３４の数を増加させれば、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを大きくすることが可能である。

また、図３７に示すように、Ｐ型コンタクト領域３４を変形させてもよい。Ｐ型コンタクト領域３４の面積が大きくなるようにＰ型コンタクト領域３４を変形させれば、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを大きくすることが可能である。

また、図３８に示すように、Ｐ型コンタクト領域３４を移動させてもよい。コンタクト領域３４を移動させることによっても、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを大きくすることが可能である。

一方、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが設計基準の上限値より大きい場合には、図３９に示すように、Ｐ型ウェル３２ａが形成される領域内に形成されるコンタクト領域３４の数を削減する。Ｐ型コンタクト領域３４の数を削減すれば、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを小さくすることが可能である
また、図４０に示すように、Ｐ型コンタクト領域３４を変形させてもよい。コンタクト領域３４の面積が小さくなるようにコンタクト領域３４を変形させることによっても、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを小さくすることが可能である。

また、図４１に示すように、コンタクト領域３４を移動させてもよい。Ｐ型コンタクト領域３４の一部がＰ型ウェル３２ａが形成される領域の外側にはみ出すように、Ｐ型コンタクト領域３４を移動させることによっても、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを小さくすることが可能である。

Ｐ型コンタクト領域３４の追加、削減、変形、移動等（ステップＳ１７）を行った後には、上記と同様にして、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスを再度算出する（ステップＳ１５）。

次に、上記と同様にして、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の範囲内であるか否か、即ち、所定の設計基準を満たしているか否かを判断する（ステップＳ１６）。

Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の設計基準を満たさない場合には、Ｐ型コンタクト領域３４の追加、削減、変形、移動等（ステップＳ１７）を更に行う。

一方、Ｐ型ウェル３２ａと半導体基板１０との間のコンダクタンスが、所定の設計基準を満たすようになった場合には、Ｐ型コンタクト領域３４のパターンのレイアウトを行うステップが終了する。

このように、本変形例によれば、Ｐ型ウェル３２ａのパターン、Ｐ型コンタクト領域３４のパターン等に基づいて、所定のパラメータ（コンダクタンス）の演算を行い、所定のパラメータが所定の設計基準を満たすか否かを判断し、所定のパラメータが所定の設計基準を満たさない場合には、所定のパラメータが所定の設計基準を満たすようにＰ型コンタクト領域３４の追加、削除、変形、移動等を行う。このため、本変形例によっても、半導体装置の設計を容易に行うことができる。

［第１１実施形態］
本発明の第１１実施形態による半導体装置及を図４４を用いて説明する。図４４は、本実施形態による半導体装置を示す平面図及び断面図である。図４４（ａ）は平面図であり、図４４（ｂ）は図４４（ａ）のＡ−Ａ′線断面図である。図１乃至図４３に示す第１乃至第１０実施形態による半導体装置及びその製造方法等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置は、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和が、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より小さく設定されていることに主な特徴がある。

図４４に示すように、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４には、Ｐ型コンタクト領域３４が選択的に形成されている。ここでは、Ｐ型コンタクト領域３４の平面形状は、長方形に設定されている。

Ｎ型不純物層１４は、Ｐ型ウェル３２ａの直下のみならず、Ｎ型ウェル１６ｂの直下にも形成されている。Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ｂの直下におけるＮ型不純物層１４とは、一体に形成されている。

図４５は、比較例（その１）による半導体装置を示す平面図及び断面図である。図４５（ａ）は平面図であり、図４５（ｂ）は図４５（ｂ）のＡ−Ａ′線断面図である。図４５に示す比較例による半導体装置では、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和がＰ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積に対して極めて大きく設定されているため、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４の面内方向における電気抵抗が非常に大きくなっている。また、Ｎ型ウェル１６ｂとＮ型不純物層１４とがＮ型ウェル１６ｂの縁部においてのみ接続されているため、Ｎ型ウェル１６ｂの近傍領域におけるＮ型不純物層１４等の電気抵抗が非常に大きくなっている。このため、図４５に示す比較例（その１）による半導体装置では、バイアス入力端子２０に直接接続されたＮ型ウェル１６ａに印加されるバイアス電圧と、バイアス入力端子２０から比較的離間した位置に配されたＮ型ウェル１６ｂに印加されるバイアス電圧との間に、大きな差が生じてしまう。

これに対し、本実施形態では、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和が、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より小さく設定されているため、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４の面内方向における電気抵抗を十分に小さく設定することができる。しかも、Ｎ型不純物層１４は、Ｐ型ウェル３２ａの直下のみならず、Ｎ型ウェル１６ｂの直下にも形成されており、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ｂの直下におけるＮ型不純物層１４とは一体に形成されている。このため、本実施形態によれば、Ｎ型不純物層１４の面内方向における電気抵抗を比較的小さく抑えることができる。従って、本実施形態によれば、Ｎ型ウェル１６ａとＰ型ウェル３２ａとに所望のバイアス電圧を印加し得るとともに、Ｎ型ウェル１６ｂにも所望のバイアス電圧を確実に印加することができる。

（変形例（その１））
次に、本実施形態による半導体装置の変形例（その１）を図４６を用いて説明する。図４６は、本変形例による半導体装置を示す平面図及び断面図である。図４６（ａ）は平面図であり、図４６（ｂ）は図４６（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和が、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より大きく設定されているが、Ｎ型不純物層１４が、Ｐ型ウェル３２ａの直下のみならず、Ｎ型ウェル１６ｂの直下にも形成されていることに主な特徴がある。

本変形例では、Ｐ型ウェル３２ａの直下においてはＮ型不純物層１４の面内方向における電気抵抗は比較的大きいが、Ｎ型ウェル１６ｂの直下においてはＮ型不純物層１４の面内方向における電気抵抗は比較的小さい。

従って、本変形例によれば、図４５に示す比較例による半導体装置と比較して、Ｎ型不純物層１４の面内方向における電気抵抗を小さく抑えることが可能となる。

このように、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和を、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より大きく設定する一方で、Ｐ型ウェル３２ａの直下のＮ型不純物層１４とＮ型ウェル１６ｂ直下のＮ型不純物層１４とを一体に形成するようにしてもよい。

（変形例（その２））
次に、本実施形態による半導体装置の変形例（その２）を図４７を用いて説明する。図４７は、本変形例による半導体装置を示す平面図及び断面図である。図４７（ａ）は平面図であり、図４７（ｂ）は図４７（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和が、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より小さく設定されているものの、Ｎ型ウェル１６ｂとＮ型不純物層１４とがＮ型ウェル１６ｂの縁部においてのみ接続されていることに主な特徴がある。

本変形例では、Ｎ型ウェル１６ｂの近傍領域におけるＮ型不純物層１４等の電気抵抗は比較的大きいが、Ｐ型ウェル３２ａの直下においてはＮ型不純物層１４の面内方向における電気抵抗は比較的小さい。

従って、本変形例によれば、図４５に示す比較例による半導体装置と比較して、Ｎ型不純物層１４の面内方向における電気抵抗を小さく抑えることが可能となる。

このように、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４の面積の総和を、Ｐ型ウェル３２ａの直下におけるＰ型コンタクト領域３４を除く領域の面積より小さく設定する一方で、Ｎ型ウェル１６ｂとＮ型不純物層１４とをＮ型ウェル１６ｂの縁部においてのみ接続するようにしてもよい。

（変形例（その３））
次に、本実施形態による半導体装置の変形例（その３）を図４８を用いて説明する。図４８は、本変形例による半導体装置を示す平面図及び断面図である。図４８（ａ）は平面図であり、図４８（ｂ）は図４８（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型コンタクト領域３４の平面形状が正方形に設定されており、Ｐ型コンタクト領域３４がマトリクス状に配されていることに主な特徴がある。

図４８に示すように、本変形例では、Ｐ型コンタクト領域３４の平面形状は正方形に設定されている。Ｐ型コンタクト領域３４は、Ｐ型ウェルの直下におけるＮ型不純物層１４に選択的に形成されている。Ｐ型コンタクト領域３４は、マトリクス状に配されている。

このように、平面形状が正方形のＰ型コンタクト領域３４をマトリクス状に配するようにしてもよい。

（変形例（その４））
次に、本実施形態による半導体装置の変形例（その４）を図４９を用いて説明する。図４９は、本変形例による半導体装置を示す平面図及び断面図である。図４９（ａ）は平面図であり、図４９（ｂ）は図４９（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、平面形状が正方形のＰ型コンタクト領域３４が多数形成されており、Ｐ型コンタクト領域３４の位置が所定の方向に徐々にずらして配されていることに主な特徴がある。

図４９に示すように、本変形例では、Ｐ型コンタクト領域３４の平面形状は正方形に設定されている。Ｐ型コンタクト領域３４は、Ｐ型ウェルの直下におけるＮ型不純物層１４に選択的に形成されている。Ｐ型コンタクト領域３４は、所定の方向に徐々にずらして配されている。

このように、平面形状が正方形のＰ型コンタクト領域３４を所定の方向に徐々にずらして配するようにしてもよい。

（変形例（その５））
次に、本実施形態による半導体装置の変形例（その５）を図５０を用いて説明する。図５０は、本変形例による半導体装置を示す平面図及び断面図である。図５０（ａ）は平面図であり、図５０（ｂ）は図５０（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型コンタクト領域３４の平面形状が円形に設定されていることに主な特徴がある。

図５０に示すように、本変形例では、Ｐ型コンタクト領域３４の平面形状は円形に設定されている。Ｐ型コンタクト領域３４は、Ｐ型ウェルの直下におけるＮ型不純物層１４に選択的に形成されている。

Ｎ型不純物層１４は、Ｎ型ウェル１６ａの直下、Ｐ型ウェル３２ａの直下及びＮ型ウェル１６ｂの直下に、一体に形成されている。

このように、Ｐ型コンタクト領域３４の平面形状を円形に設定してもよい。

（変形例（その６））
次に、本実施形態による半導体装置の変形例（その６）を図５１を用いて説明する。図５１は、本変形例による半導体装置を示す平面図及び断面図である。図５１（ａ）は平面図であり、図５１（ｂ）は図５１（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｎ型ウェル１６ａとＮ型不純物層１４とがＮ型不純物層１４の端部においてのみ接続されており、Ｎ型ウェル１６ｂとＮ型不純物層１４とがＮ型不純物層１４の端部においてのみ接続されていることに主な特徴がある。

図５０に示すように、本変形例では、Ｐ型コンタクト領域３４の平面形状は円形に設定されている。Ｐ型コンタクト領域３４は、Ｐ型ウェルの直下におけるＮ型不純物層１４に選択的に形成されている。

Ｎ型ウェル１６ａとＮ型不純物層１４とはＮ型不純物層１４の端部においてのみ接続されている。Ｎ型ウェル１６ｂとＮ型不純物層１４とは、Ｎ型不純物層１４の端部においてのみ接続されている。

本変形例では、Ｎ型不純物層１４がＮ型ウェル１６ａの直下において一部にしか形成されておらず、また、Ｎ型不純物層１４がＮ型ウェル１６ｎの直下において一部にしか形成されていないため、Ｎ型不純物層１４等における面内方向における電気抵抗は若干高くなる傾向がある。

本変形例のように構成した場合であっても、所望のバイアス電圧をＮ型ウェル１６ａ、１６ｂ及びＰ型ウェル３２ａに印加することは可能である。

（変形例（その７））
次に、本実施形態による半導体装置の変形例（その７）を図５２を用いて説明する。図５２は、本変形例による半導体装置を示す平面図及び断面図である。図５２（ａ）は平面図であり、図５２（ｂ）は図５２（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型コンタクト領域３４の平面形状が円形に設定されており、Ｐ型コンタクト領域３４の大きさがランダムに設定されていることに主な特徴がある。

図５２に示すように、本変形例では、Ｐ型コンタクト領域３４の平面形状は円形に設定されている。Ｐ型コンタクト領域３４の大きさは、ランダムに設定されている。Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４に選択的に形成されている。

このように、Ｐ型コンタクト領域３４の大きさをランダムに設定してもよい。

（変形例（その８））
次に、本実施形態による半導体装置の変形例（その８）を図５３を用いて説明する。図５３は、本変形例による半導体装置を示す平面図及び断面図である。図５３（ａ）は平面図であり、図５３（ｂ）は図５３（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、平面形状が正方形のＰ型コンタクト領域３４と平面形状が八角形のＰ型コンタクト領域３４とが適宜形成されている。

図５３に示すように、本変形例では、平面形状が正方形のＰ型コンタクト領域３４と平面形状が八角形のＰ型コンタクト領域３４とが適宜形成されている。Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４に選択的に形成されている。

このように、平面形状が正方形のＰ型コンタクト領域３４と平面形状が八角形のＰ型コンタクト領域３４とが適宜形成してもよい。

（変形例（その９））
次に、本実施形態による半導体装置の変形例（その９）を図５４を用いて説明する。図５４は、本変形例による半導体装置を示す平面図及び断面図である。図５４（ａ）は平面図であり、図５４（ｂ）は図５４（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、平面形状が三角形のＰ型コンタクト領域３４が形成されていることに主な特徴がある。

図５４に示すように、本変形例では、平面形状が三角形のＰ型コンタクト領域３４が形成されている。Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４に選択的に形成されている。

このように、平面形状が三角形のＰ型コンタクト領域３４を形成するようにしてもよい。

（変形例（その１０））
次に、本実施形態による半導体装置の変形例（その１０）を図５５を用いて説明する。図５５は、本変形例による半導体装置を示す平面図及び断面図である。図５５（ａ）は平面図であり、図５５（ｂ）は図５５（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、平面形状が円形のＰ型コンタクト領域３４、平面形状が正方形のＰ型コンタクト領域３４、平面形状が三角形のＰ型コンタクト領域３４等、様々な平面形状のＰ型コンタクト領域３４が形成されていることに主な特徴がある。

図５５に示すように、本変形例では、平面形状が円形のＰ型コンタクト領域３４、平面形状が正方形のＰ型コンタクト領域３４、平面形状が三角形のＰ型コンタクト領域３４等、様々な平面形状のＰ型コンタクト領域３４が形成されている。Ｐ型コンタクト領域３４は、Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４に選択的に形成されている。

このように、様々な平面形状のＰ型コンタクト領域３４を形成するようにしてもよい。

［第１２実施形態］
本発明の第１２実施形態による半導体装置を図５６を用いて説明する。図５６は、本実施形態による半導体装置を示す平面図及び断面図である。図５６（ａ）は平面図であり、図５６（ｂ）は図５６（ａ）のＡ−Ａ′線断面図である。図１乃至図４５に示す第１乃至第１１実施形態による半導体装置及びその製造方法等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置は、Ｎ型不純物層１４が形成されている領域内の全体にコンタクト領域３４が形成されており、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より小さく設定されていることに主な特徴がある。

図５６に示すように、本実施形態では、Ｎ型不純物層１４が形成されている領域内の全体にコンタクト領域３４が形成されている。ここでは、Ｐ型コンタクト領域３４の平面形状は、例えば長方形に設定されている。

Ｎ型不純物層１４は、Ｐ型ウェル３２ａの直下のみならず、Ｎ型ウェル１６ａ、１６ｂの直下にも形成されている。Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ｂの直下におけるＮ型不純物層１４とは、一体に形成されている。

図５７は、比較例（その２）による半導体装置を示す平面図及び断面図である。図５７（ａ）は平面図であり、図５７（ｂ）は図５７（ｂ）のＡ−Ａ′線断面図である。図５７に示す比較例（その２）による半導体装置では、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より大きく設定されているため、Ｎ型不純物層１４の面内方向における電気抵抗が非常に大きくなっている。具体的には、図５７では、Ｎ型不純物層１４が形成された領域の面積に対するコンタクト領域３４の総和の面積は、５３．３％に設定されている。このため、図５７に示す比較例（その２）による半導体装置では、バイアス入力端子２０に直接接続されたＮ型ウェル１６ａに印加されるバイアス電圧と、バイアス入力端子２０から比較的離間した位置に配されたＮ型ウェル１６ｂに印加されるバイアス電圧との間に、大きな差が生じてしまう。

これに対し、本実施形態では、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より小さく設定されている。具体的には、図５６に示す本実施形態による半導体装置では、Ｎ型不純物層１４が形成された領域の面積に対するコンタクト領域３４の総和の面積は、３５．６％に設定されている。このため、本実施形態によれば、Ｎ型不純物層１４の面内方向における電気抵抗を比較的小さく抑えることができ、バイアス入力端子２０に直接接続されたＮ型ウェル１６ａに印加されるバイアス電圧と、バイアス入力端子２０から比較的離間した位置に配されたＮ型ウェル１６ｂに印加されるバイアス電圧とをほぼ等しく設定することができる。従って、本実施形態によれば、Ｎ型不純物層１４が形成されている領域内の全体にコンタクト領域３４を形成した場合においても、Ｎ型ウェル１６ａ、１６ｂとＰ型ウェル３２ａとに所望のバイアス電圧を印加することができる。

（変形例）
次に、本実施形態による半導体装置の変形例を図５８を用いて説明する。図５８は、本変形例による半導体装置を示す平面図及び断面図である。図５８（ａ）は平面図であり、図５８（ｂ）は図５８（ａ）のＡ−Ａ′線断面図である。

本変形例による半導体装置は、Ｐ型コンタクト領域３４の平面形状が円形に設定されていることに主な特徴がある。

図５８に示すように、Ｎ型不純物層１４が形成されている領域内の全体にコンタクト領域３４が形成されており、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より小さく設定されている。コンタクト領域３４の平面形状は、円形に設定されている。

Ｎ型不純物層１４は、Ｐ型ウェル３２ａの直下のみならず、Ｎ型ウェル１６ａ、１６ｂの直下にも形成されている。Ｐ型ウェル３２ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ａの直下におけるＮ型不純物層１４とＮ型ウェル１６ｂの直下におけるＮ型不純物層１４とは、一体に形成されている。

図５９は、比較例（その３）による半導体装置を示す平面図及び断面図である。図５９（ａ）は平面図であり、図５９（ｂ）は図５９（ｂ）のＡ−Ａ′線断面図である。図５９に示す比較例（その３）による半導体装置では、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より大きく設定されているため、Ｎ型不純物層１４の面内方向における電気抵抗が非常に大きくなっている。具体的には、図５９では、Ｎ型不純物層１４が形成された領域の面積に対するコンタクト領域３４の総和の面積は、５７．７％に設定されている。このため、図５９に示す比較例（その３）による半導体装置では、バイアス入力端子２０に直接接続されたＮ型ウェル１６ａに印加されるバイアス電圧と、バイアス入力端子２０から比較的離間した位置に配されたＮ型ウェル１６ｂに印加されるバイアス電圧との間に、大きな差が生じてしまう。

これに対し、本実施形態では、Ｎ型不純物層１４が形成された領域内におけるコンタクト領域３４の面積の総和が、Ｎ型不純物層１４が形成された領域におけるコンタクト領域３４を除く領域の面積より小さく設定されている。具体的には、図５８に示す本実施形態による半導体装置では、Ｎ型不純物層１４が形成された領域の面積に対するコンタクト領域３４の総和の面積は、４０．０％に設定されている。このため、本実施形態によれば、Ｎ型不純物層１４の面内方向における電気抵抗を比較的小さく抑えることができ、バイアス入力端子２０に直接接続されたＮ型ウェル１６ａに印加されるバイアス電圧と、バイアス入力端子２０から比較的離間した位置に配されたＮ型ウェル１６ｂに印加されるバイアス電圧とをほぼ等しく設定することができる。従って、本実施形態によれば、Ｎ型不純物層１４が形成されている領域内の全体にコンタクト領域を形成した場合においても、Ｎ型ウェル１６ａ、１６ｂとＰ型ウェル３２ａとに所望のバイアス電圧を印加することができる。

このように、Ｐ型コンタクト領域３４の平面形状を円形に設定してもよい。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、Ｐ型コンタクト領域３４の形状を円柱状としたが、Ｐ型コンタクト領域３４の形状は円柱状に限定されるものではない。例えば、断面の内角が鈍角である多角柱状にＰ型コンタクト領域を形成してもよい。図４３は、コンタクト領域の形状の変形例を示す平面図である。図４３（ａ）は、コンタクト領域を八角柱状に形成した場合を示している。コンタクト領域３４を断面の内角が鈍角である多角柱状に形成した場合にも、コンタクト領域３４を四角柱状に形成した場合と比較して、コンタクト領域３４においてＮ型不純物層１４が互いに対向している部分の距離を比較的大きく確保することが可能となる。このため、コンタクト領域３４を断面の内角が鈍角である多角柱状に形成した場合にも、コンタクト領域３４が空乏化してしまうのを抑制することが可能である。また、断面の形状が略円形である柱状になるように、コンタクト領域３４を形成してもよい。また、図４３（ｂ）に示すように、断面の形状が多角形の各々の角を円弧状に丸めた略多角形である柱状になるように、コンタクト領域３４を形成してもよい。

また、上記実施形態では、Ｎ型ウェル１６を形成した後にＰ型ウェル３２を形成したが、Ｐ型ウェル３２を形成した後にＮ型ウェル１６を形成するようにしてもよい。

また、上記実施形態では、Ｎ型不純物層１４が半導体基板１０の中に一つ存在する場合を例に説明したが、Ｎ型不純物層１４を半導体基板１０の中に分離して多数設置し、各々のバイアス入力端子２０に異なる電位を与えてもよい。

また、上記実施形態では、Ｐ型コンタクト領域３４をほぼ等間隔に形成した場合を例に説明したが、Ｎ型ウェル１６またはＰ型ウェル３２のレイアウトに応じて面内の各領域において異なる間隔に設定してもよい。あるいは、Ｐ型コンタクト領域３４のピッチをランダムに設定してもよい。

また、上記実施形態では、Ｐ型コンタクト領域３４の大きさをほぼ均一に設定する場合を例に説明したが、Ｐ型コンタクト領域３４の大きさを印加する電圧の設計値に応じて面内の各領域において異なる大きさに設定してもよい。あるいは、Ｐ型コンタクト領域３４の大きさをランダムに設定してもよい。

また、上記実施形態では、Ｐ型コンタクト領域３４の形状をほぼ均一に設定する場合を例に説明したが、Ｎ型ウェル１６またはＰ型ウェル３２のレイアウトに応じて面内の各領域において異なる形状に設定してもよい。あるいは、Ｐ型コンタクト領域３４の形状をランダムに設定してもよい。

また、第１０実施形態では、Ｐ型ウェル３２ａの面積Ｂに対するＰ型コンタクト領域３４の面積の総和Ａの割合（Ａ／Ｂ）を所定のパラメータとして用い、かかるパラメータが所定の設計基準を満たすか否かを判断したが、所定のパラメータはこれに限定されるものではない。例えば、Ｐ型ウェル３２ａの面積Ｂに対する、Ｐ型ウェル３２ａ直下のＮ型不純物層１４の面積Ａ′の割合（Ａ′／Ｂ）を所定のパラメータとして用い、かかるパラメータが所定の設計基準を満たすか否かを判断してもよい。または、Ｎ型不純物層１４の横方向のコンダクタンスを所定のパラメータとして用い、かかるパラメータが所定の設計基準を満たすか否かを判断してもよい。

また、上記実施形態では、Ｐ型ウエル３２の面積ＢとＰ型コンタクト領域３４の面積の総和Ａを用いたが、まず、面内の一部分において所定の大きさの矩形領域の部分を着目すべき領域として仮定し、その着目領域の中に含まれるＰ型ウエル３２の面積Ｂ’’、Ｐ型コンタクト領域３４の面積の総和Ａ’’とし（Ａ’’／Ｂ’’）を所定のパラメータとして用いてもよい。

また、上記実施形態では、Ｐ型半導体基板１０とＰ型ウェル３２ａとをＰ型コンタクト領域３４を介して接続し、複数のＮ型ウェル１６をＰ型半導体基板１０に深く埋め込まれたＮ型不純物層１４により接続する場合を例に説明したが、半導体基板、ウェル、及び不純物層等の導電型は、上述した導電型に限定されるものではない。Ｎ型半導体基板とＮ型ウェルとをＮ型コンタクト領域を介して接続し、複数のＰ型ウェルをＮ型半導体基板に深く埋め込まれたＰ型不純物層により接続するようにしてもよい。

以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
第１導電型の半導体基板と、
前記半導体基板内に形成された第１導電型の第１のウェルと、
前記第１のウェル上に形成された第２導電型の第１のトランジスタと、
前記半導体基板内に形成された第２導電型の第２のウェルと、
前記第２のウェル上に形成された第１導電型の第２のトランジスタと、
前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、
前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、
前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されている
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記第２のウェルは、前記不純物層を介して第１の電位に接続され、
前記第１のウェルは、前記コンタクト領域及び前記半導体基板を介して、前記第１の電位と異なる第２の電位に接続される
ことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置において、
前記半導体基板内に形成された第１導電型の第３のウェルと、
前記第３のウェル上に形成された第２導電型の第３のトランジスタとを更に有し、
前記不純物層は、前記第３のウェルの下側における前記半導体基板内に更に形成されており、
前記第３のウェルは、前記不純物層により、前記半導体基板から電気的に分離されている
ことを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記第３のウェルは、前記第１の電位及び前記第２の電位と異なる第３の電位に接続される
ことを特徴とする半導体装置。
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記第１のウェルの直下における前記コンタクト領域の面積の総和は、前記第１のウェルの直下における前記コンタクト領域を除く領域の面積より小さい
ことを特徴とする半導体装置。
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記コンタクト領域は、円柱状、断面の形状が略円形である柱状、断面の内角が鈍角である多角柱状、又は、断面の形状が多角形の各々の角を円弧状に丸めた略多角形である柱状に形成されている
ことを特徴とする半導体装置。
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記バイアス電圧が可変である
ことを特徴とする半導体装置。
（付記８）
第１導電型の半導体基板と、
前記半導体基板内に形成された第１導電型の第１のウェルと、
前記第１のウェル上に形成された第２導電型の第１のトランジスタと、
前記半導体基板内に形成された第２導電型の第２のウェルと、
前記第２のウェル上に形成された第１導電型の第２のトランジスタと、
前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、
前記不純物層には、第１導電型のコンタクト領域が形成されており、
前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されており、
前記不純物層が形成された領域内における前記コンタクト領域の面積の総和は、前記不純物層が形成された領域における前記コンタクト領域を除く領域の面積より小さい
ことを特徴とする半導体装置。
（付記９）
第１導電型の半導体基板内に第２導電型の不純物層を埋め込むように形成する工程であって、前記不純物層が形成される領域のうちの第１の領域内に第１導電型のコンタクト領域が選択的に形成されるように、前記不純物層を形成する工程と、
前記不純物層が形成された領域のうちの前記第１の領域上に、前記コンタクト領域を介して前記半導体基板に接続された第１導電型の第１のウェルを形成する工程と、
前記不純物層が形成された領域のうちの第２の領域上に、前記不純物層に接続された第２導電型の第２のウェルを形成する工程と、
前記第１のウェル上に第２導電型の第１のトランジスタを形成する工程と、
前記第２のウェル上に第１導電型の第２のトランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）
付記７記載の半導体装置の製造方法において、
前記第１のウェルを形成する工程では、前記不純物層が形成された領域のうちの第３の領域上に、第１導電型の第３のウェルを更に形成し、
前記第１のトランジスタを形成する工程では、前記第３のウェル上に第２導電型の第３のトランジスタを更に形成する
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記９又は１０記載の半導体装置の製造方法において、
前記不純物層を形成する工程では、前記コンタクト領域となる領域を除く領域に第２導電型の不純物を導入することにより、第２導電型の前記不純物層を形成する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記９又は１０記載の半導体装置の製造方法において、
前記不純物層を形成する工程は、前記コンタクト領域となる領域を除く領域に第２導電型の不純物を導入することにより、第２導電型の前記不純物層を形成する工程と；前記コンタクト領域となる領域に第１導電型の不純物を導入することにより、前記半導体基板より不純物濃度が高い第１導電型の前記コンタクト領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記９又は１０記載の半導体装置の製造方法において、
前記不純物層を形成する工程は、前記コンタクト領域となる領域を含む領域に第１導電型の不純物を第１の濃度で導入する工程と；前記コンタクト領域となる領域を除く領域に、前記第１の濃度より高い第２の濃度で第２導電型の不純物を導入することにより、第２導電型の前記不純物層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１４）
付記９又は１０記載の半導体装置の製造方法において、
前記不純物層を形成する工程は、前記コンタクト領域となる領域を含む領域に第２導電型の不純物を第１の濃度で導入する工程と；前記コンタクト領域となる領域に、前記第１の濃度より高い第２の濃度で第１導電型の不純物を導入することにより、第１導電型の前記コンタクト領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１５）
第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置の設計方法であって、
前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、
前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、
前記所定のパラメータが前記所定の設計基準を満たさない場合には、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップと
を有することを特徴とする半導体装置の設計方法。
（付記１６）
付記１５記載の半導体装置の設計方法において、
前記所定のパラメータは、前記第１のウェルの直下に形成される前記コンタクト領域の面積の総和Ａの、前記第１のウェルの面積Ｂに対する割合Ａ／Ｂである
ことを特徴とする半導体装置の設計方法。
（付記１７）
付記１５記載の半導体装置の設計方法において、
前記所定のパラメータは、前記第１のウェルと前記半導体基板との間のコンダクタンスである
ことを特徴とする半導体装置の設計方法。
（付記１８）
第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置を設計するためのコンピュータプログラムであって、
前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、
前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、
前記所定のパラメータが前記所定の設計基準を満たさない場合に、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
（付記１９）
付記１８記載のコンピュータプログラムにおいて、
前記所定のパラメータは、前記第１のウェルの直下に形成される前記コンタクト領域の面積の総和Ａの、前記第１のウェルの面積Ｂに対する割合Ａ／Ｂである
ことを特徴とするコンピュータプログラム。
（付記２０）
付記１８記載のコンピュータプログラムにおいて、
前記所定のパラメータは、前記第１のウェルと前記半導体基板との間のコンダクタンスである
ことを特徴とするコンピュータプログラム。
（付記２１）
付記１８乃至２０のいずれかに記載のコンピュータプログラムが記録されたコンピュータで読み取り可能な記録媒体。

本発明の第１実施形態による半導体装置を示す平面図及び断面図である。 本発明の第１実施形態による半導体装置を示す平面図である。 コンタクト領域の形状を示す平面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体装置を示す平面図及び断面図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置を示す平面図及び断面図である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による半導体装置の製造方法の変形例を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法の変形例を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置の製造方法の変形例を示す工程断面図（その３）である。 本発明の第４実施形態による半導体装置を示す平面図及び断面図である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第５実施形態による半導体装置を示す平面図及び断面図である。 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第６実施形態による半導体装置を示す平面図及び断面図である。 本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第７実施形態による半導体装置を示す平面図及び断面図である。 本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第７実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第８実施形態による半導体装置を示す平面図及び断面図である。 本発明の第９実施形態による半導体装置を示す平面図及び断面図である。 本発明の第１０実施形態による半導体装置の設計方法を実行するコンピュータプログラムのアルゴリズムを示すフローチャートである。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その１）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その２）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その３）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その４）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その５）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その６）である。 本発明の第１０実施形態による半導体装置の設計方法を示す平面図（その７）である。 本発明の第１０実施形態の変形例による半導体装置の設計方法を示すフローチャートである。 コンタクト領域の形状の変形例を示す平面図である。 本発明の第１１実施形態による半導体装置を示す平面図及び断面図である。 比較例（その１）による半導体装置を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その１）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その２）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その３）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その４）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その５）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その６）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その７）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その８）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その９）を示す平面図及び断面図である。 本発明の第１１実施形態による半導体装置の変形例（その１０）を示す平面図及び断面図である。 本発明の第１２実施形態による半導体装置を示す平面図及び断面図である。 比較例（その２）による半導体装置を示す平面図及び断面図である。 本発明の第１２実施形態の変形例による半導体装置を示す平面図及び断面図である。 比較例（その３）による半導体装置を示す平面図及び断面図である。

符号の説明

１０…Ｐ型半導体基板
１２…素子分離領域
１４…Ｎ型不純物層
１６…Ｎ型ウェル
１８…Ｎ型コンタクト層
２０…バイアス入力端子
２２…ＰＭＯＳトランジスタ
２４…ゲート絶縁膜
２６…ゲート電極
２８…サイドウォール絶縁膜
３０…ソース／ドレイン拡散層
３０ａ…低濃度拡散層
３０ｂ…高濃度拡散層
３２…Ｐ型ウェル
３４…Ｐ型コンタクト領域
３６…バイアス入力端子
３８…ＮＭＯＳトランジスタ
４６…ソース／ドレイン拡散層
４６ａ…低濃度拡散層
４６ｂ…高濃度拡散層
４８…Ｐ型コンタクト層
５０…バイアス入力端子
５２…フォトレジスト膜
５４…開口部
５６…フォトレジスト膜
５８…開口部
６０…フォトレジスト膜
６２…開口部
６４…Ｐ型コンタクト層
６６…フォトレジスト膜
６８…開口部
７０…Ｐ型不純物層
７２…Ｐ型不純物層
７４…Ｎ型不純物層
７６…Ｐ型不純物層
７８…Ｎ型不純物層
８０…フォトレジスト膜
８２…開口部
８４…フォトレジスト膜
８６…開口部
８８…フォトレジスト膜
９０…開口部
９２…フォトレジスト膜
９４…開口部
９６…フォトレジスト膜
９８…開口部

Claims (10)

1. 第１導電型の半導体基板と、
   前記半導体基板内に形成された第１導電型の第１のウェルと、
   前記第１のウェル上に形成された第２導電型の第１のトランジスタと、
   前記半導体基板内に形成された第２導電型の第２のウェルと、
   前記第２のウェル上に形成された第１導電型の第２のトランジスタと、
   前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、
   前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、
   前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されている
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２のウェルは、前記不純物層を介して第１の電位に接続され、
   前記第１のウェルは、前記コンタクト領域及び前記半導体基板を介して、前記第１の電位と異なる第２の電位に接続される
   ことを特徴とする半導体装置。
3. 請求項１又は２記載の半導体装置において、
   前記半導体基板内に形成された第１導電型の第３のウェルと、
   前記第３のウェル上に形成された第２導電型の第３のトランジスタとを更に有し、
   前記不純物層は、前記第３のウェルの下側における前記半導体基板内に更に形成されており、
   前記第３のウェルは、前記不純物層により、前記半導体基板から電気的に分離されている
   ことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第３のウェルは、前記第１の電位及び前記第２の電位と異なる第３の電位に接続される
   ことを特徴とする半導体装置。
5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
   前記第１のウェルの直下における前記コンタクト領域の面積の総和は、前記第１のウェルの直下における前記コンタクト領域を除く領域の面積より小さい
   ことを特徴とする半導体装置。
6. 第１導電型の半導体基板と、
   前記半導体基板内に形成された第１導電型の第１のウェルと、
   前記第１のウェル上に形成された第２導電型の第１のトランジスタと、
   前記半導体基板内に形成された第２導電型の第２のウェルと、
   前記第２のウェル上に形成された第１導電型の第２のトランジスタと、
   前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、
   前記不純物層には、第１導電型のコンタクト領域が形成されており、
   前記第１のウェルは、前記コンタクト領域を介して前記半導体基板に接続されており、
   前記不純物層が形成された領域内における前記コンタクト領域の面積の総和は、前記不純物層が形成された領域における前記コンタクト領域を除く領域の面積より小さい
   ことを特徴とする半導体装置。
7. 第１導電型の半導体基板内に第２導電型の不純物層を埋め込むように形成する工程であって、前記不純物層が形成される領域のうちの第１の領域内に第１導電型のコンタクト領域が選択的に形成されるように、前記不純物層を形成する工程と、
   前記不純物層が形成された領域のうちの前記第１の領域上に、前記コンタクト領域を介して前記半導体基板に接続された第１導電型の第１のウェルを形成する工程と、
   前記不純物層が形成された領域のうちの第２の領域上に、前記不純物層に接続された第２導電型の第２のウェルを形成する工程と、
   前記第１のウェル上に第２導電型の第１のトランジスタを形成する工程と、
   前記第２のウェル上に第１導電型の第２のトランジスタを形成する工程と
   を有することを特徴とする半導体装置の製造方法。
8. 第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置の設計方法であって、
   前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、
   前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、
   前記所定のパラメータが前記所定の設計基準を満たさない場合には、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップと
   を有することを特徴とする半導体装置の設計方法。
9. 第１導電型の半導体基板と；前記半導体基板内に形成された第１導電型の第１のウェルと；前記第１のウェル上に形成された第２導電型の第１のトランジスタと；前記半導体基板内に形成された第２導電型の第２のウェルと；前記第２のウェル上に形成された第１導電型の第２のトランジスタと；前記第１のウェルの下側及び前記第２のウェルの下側における前記半導体基板内に埋め込まれ、前記第２のウェルに接続された、前記第２のウェルにバイアス電圧を印加するための第２導電型の不純物層とを有し、前記第１のウェルの直下における前記不純物層には、第１導電型のコンタクト領域が選択的に形成されており、前記第１のウェルが、前記コンタクト領域を介して前記半導体基板に接続されている半導体装置を設計するためのコンピュータプログラムであって、
   前記第１のウェルのパターン、前記不純物層のパターン、又は前記コンタクト領域のパターンに基づいて、所定のパラメータの演算を行うステップと、
   前記所定のパラメータの演算の結果が所定の設計基準を満たすか否かを判断するステップと、
   前記所定のパラメータが前記所定の設計基準を満たさない場合に、前記所定のパラメータが前記所定の設計基準を満たすように、前記コンタクト領域の追加、削除、変形又は移動を行うステップと
   をコンピュータに実行させることを特徴とするコンピュータプログラム。
10. 請求項９記載のコンピュータプログラムが記録されたコンピュータで読み取り可能な記録媒体。

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