KR100763503B1 - 반도체 장치 및 그 제조 방법, 반도체 장치의 설계 방법, 및 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체 - Google Patents
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Abstract
본 발명은 N형 웰과 P형 웰에 다른 바이어스가 인가되는 반도체 장치에서, 설계의 용이화, 소형화, 저비용화 등을 실현할 수 있는 반도체 장치 및 그 제조 방법 및 반도체 장치의 설계 방법을 제공하는 것을 과제로 한다.
제 1 도전형 반도체 기판(10)과, 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰(32a)과, 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰(32b)과, 제 1 웰의 하측 및 제 2 웰의 하측에서의 반도체 기판 내에 매립되어, 제 2 웰에 접속된 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층(14)을 갖고, 제 1 웰의 바로 아래에서의 불순물층에는 제 1 도전형의 콘택트 영역(34)이 선택적으로 형성되어 있어, 제 1 웰(32a)은 콘택트 영역을 통하여 반도체 기판에 접속되어 있다.
N형 웰, P형 웰, 도전형 반도체 기판, 불순물층, 콘택트층
Description
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치를 나타낸 평면도.
도 3은 콘택트 영역의 형상을 나타낸 평면도.
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 6은 본 발명의 제 2 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 7은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 8은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 9는 본 발명의 제 3 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 10은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 11은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 12는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 3 단면도.
도 13은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법의 변형예를 나타낸 공정 제 1 단면도.
도 14는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법의 변형예를 나타낸 공정 제 2 단면도.
도 15는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법의 변형예를 나타낸 공정 제 3 단면도.
도 16은 본 발명의 제 4 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 17은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 18은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 19는 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 3 단면도.
도 20은 본 발명의 제 5 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 21은 본 발명의 제 5 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 22는 본 발명의 제 5 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 23은 본 발명의 제 5 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 3 단면도.
도 24는 본 발명의 제 6 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 25는 본 발명의 제 6 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 26은 본 발명의 제 6 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 27은 본 발명의 제 6 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 3 단면도.
도 28은 본 발명의 제 7 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 29는 본 발명의 제 7 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 1 단면도.
도 30은 본 발명의 제 7 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 2 단면도.
도 31은 본 발명의 제 7 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 제 3 단면도.
도 32는 본 발명의 제 8 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 33은 본 발명의 제 9 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 34는 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 실행하는 컴퓨터 프로그램의 알고리즘을 나타낸 플로차트.
도 35는 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 1 평면도.
도 36은 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 2 평면도.
도 37은 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 3 평면도.
도 38은 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 4 평면도.
도 39는 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 5 평면도.
도 40은 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 6 평면도.
도 41은 본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법을 나타낸 제 7 평면도.
도 42는 본 발명의 제 10 실시예의 변형예에 의한 반도체 장치의 설계 방법을 나타낸 플로차트.
도 43은 콘택트 영역의 형상의 변형예를 나타낸 평면도.
도 44는 본 발명의 제 11 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 45는 제 1 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 46은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 1 변형예를 나타낸 평면도 및 단면도.
도 47은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 2 변형예를 나타낸 평면도 및 단면도.
도 48은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 3 변형예를 나타낸 평면도 및 단면도.
도 49는 본 발명의 제 11 실시예에 의한 반도체 장치의 제 4 변형예를 나타낸 평면도 및 단면도.
도 50은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 5 변형예를 나타낸 평면도 및 단면도.
도 51은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 6 변형예를 나타낸 평면도 및 단면도.
도 52는 본 발명의 제 11 실시예에 의한 반도체 장치의 제 7 변형예를 나타낸 평면도 및 단면도.
도 53은 본 발명의 제 11 실시예에 의한 반도체 장치의 제 8 변형예를 나타낸 평면도 및 단면도.
도 54는 본 발명의 제 11 실시예에 의한 반도체 장치의 제 9 변형예를 나타낸 평면도 및 단면도.
도 55는 본 발명의 제 11 실시예에 의한 반도체 장치의 제 10 변형예를 나타낸 평면도 및 단면도.
도 56은 본 발명의 제 12 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 57은 제 2 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 58은 본 발명의 제 12 실시예의 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도 59는 제 3 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : P형 반도체 기판 12 : 소자 분리 영역
14, 74, 78 : N형 불순물층 16 : N형 웰
18 : N형 콘택트층 20, 36, 50 : 바이어스 입력 단자
22 : PMOS 트랜지스터 24 : 게이트 절연층
26 : 게이트 전극 28 : 사이드월 절연막
30, 46 : 소스/드레인 확산층 30a, 46a : 저농도 확산층
30b, 46b : 고농도 확산층 32 : P형 웰
34 : P형 콘택트 영역 38 : NMOS 트랜지스터
48, 64 : P형 콘택트층
52, 56, 60, 66, 80, 84, 88, 92, 96 : 포토 레지스트막
54, 58, 62, 68, 82, 86, 90, 94, 98 : 개구부
70, 72, 76 : P형 불순물층
본 발명은 반도체 장치 및 그 제조 방법 및 반도체 장치의 설계 방법에 관계된 것으로서, 특히, 반도체 기판 내에 매립된 불순물층을 통하여 복수의 웰에 바이어스 전압이 인가되는 반도체 장치 및 그 제조 방법 및 반도체 장치의 설계 방법에 관한 것이다.
최근, P형 기판 내에 N형 웰 영역을 매립하고, 이러한 깊은 N형 웰 영역을 통하여, 얕은 N형 웰에 바이어스 전압을 인가하는 기술이 제안되고 있다(특허문헌 1, 2 참조)
제안되어 있는 반도체 장치에서는 P형 반도체 기판 내에 깊은 N형 웰 영역이 형성되어 있다. 깊은 N형 웰 영역 위에는 복수의 얕은 N형 웰과 복수의 얕은 P형 웰이 형성되어 있다. 깊은 N형 웰 영역과 얕은 N형 웰 영역은 서로 접속되어 있다. 이 때문에, 복수의 얕은 N형 웰은 깊은 N형 웰을 통하여 서로 전기적으로 접속되어 있다. 얕은 P형 웰의 바로 아래에는 깊은 P형 웰 영역이 형성되어 있다. 서로 인접하는 얕은 P형 웰은 깊은 P형 웰 영역을 통하여 서로 접속되어 있다. 얕은 P형 웰 및 깊은 P형 웰 영역은 소자 분리 영역 및 깊은 N형 웰 영역에 의해, P형 반도체 기판으로부터 전기적으로 분리되어 있다.
제안되어 있는 반도체 장치에서는 복수의 얕은 N형 웰이 깊은 N형 웰 영역에 의해 서로 접속되어 있기 때문에, 깊은 N형 웰 영역을 통하여, 복수의 얕은 N형 웰에 일괄하여 바이어스 전압을 인가하는 것이 가능하다. 또한, 복수의 얕은 P형 웰을 서로 접속하도록, 얕은 P형 웰의 바로 아래에 깊은 P형 웰 영역이 형성되어 있기 때문에, 깊은 P형 웰을 통하여, 복수의 얕은 P형 웰에 일괄하여 바이어스 전압을 인가하는 것도 가능하다.
[특허문헌 1] 일본국 공개특허 2002-158293호 공보
[특허문헌 2] 일본국 공개특허 2002-198439호 공보
[특허문헌 3] 일본국 공개특허 평10-199993호 공보
그러나, 제안되어 있는 반도체 장치에서는 얕은 P형 웰의 표면에 P형 콘택트 층을 형성하고, 이러한 P형 콘택트층을 통하여, 얕은 P형 웰을 바이어스 입력 단자에 접속한다. 이 때문에, 이러한 P형 콘택트층을 형성하기 위해 요하는 영역을 확보해야 한다. 또한, P형 콘택트 영역으로부터의 P형 웰까지의 거리가 커짐에 따라, 전기 저항이 커지기 때문에, 반도체 기판 위에 P형 콘택트 영역을 다수 형성해야 한다. P형 콘택트층을 형성하기 위해 요하는 영역을 반도체 기판 위에 다수 형성해야 하는 것은 설계의 용이화나 반도체 장치의 소형화에서의 저해 요인으로 된다.
또한, 제안되어 있는 반도체 장치에서는 얕은 P형 웰의 바로 아래에 깊은 P형 웰 영역을 형성해야 하고, 또한, 이러한 깊은 P형 웰 영역의 바로 아래에는, 더 깊은 N형 웰 영역을 형성해야 한다. 이와 같이, 제안되어 있는 반도체 장치는 구조가 복잡하기 때문에, 설계가 용이하지 않았다. 또한, 제안되어 있는 반도체 장치의 제조 방법은 공정이 매우 복잡하기 때문에, 저비용화가 곤란했다.
또한, 특허문헌 3에는 P형 반도체 기판 내에 N형 웰 영역을 매립함으로써, N형 웰 영역의 내측에 P형 웰 영역을 형성하여 트리플웰 구조를 구성하고, N형 웰 영역에 형성된 도통 영역을 통하여 반도체 기판 측으로부터 P형 웰 영역에 바이어스를 인가하는 기술이 단지 기재되어 있다.
본 발명의 목적은 N형 웰과 P형 웰에 다른 바이어스가 인가되는 반도체 장치에서, 설계의 용이화, 소형화, 저비용화 등을 실현할 수 있는 반도체 장치 및 그 제조 방법 및 반도체 장치 설계 방법을 제공하는 것에 있다.
본 발명의 1관점에 의하면, 제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형 콘택트 영역이 선택적으로 형성되어 있어, 상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 불순물층에는 제 1 도전형 콘택트 영역이 형성되어 있고, 상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있고, 상기 불순물층이 형성된 영역 내에서의 상기 콘택트 영역의 면적 총 합계는 상기 불순물층이 형성된 영역에서의 상기 콘택트 영역을 제외하는 영역의 면적보다 작은 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 제 1 도전형 반도체 기판 내에 제 2 도전형의 불순물층을 매립하도록 형성하는 공정으로서, 상기 불순물층이 형성되는 영역 중 제 1 영역 내에 제 1 도전형의 콘택트 영역이 선택적으로 형성되도록, 상기 불순물층을 형성하는 공정과, 상기 불순물층이 형성된 영역 중 상기 제 1 영역 위에, 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속된 제 1 도전형의 제 1 웰을 형성하는 공정과, 상기 불순물층이 형성된 영역 중 제 2 영역 위에, 상기 불순물층이 접속된 제 2 도전형의 제 2 웰을 형성하는 공정과, 상기 제 1 웰 위에 제 2 도전형의 제 1 트랜지스터를 형성하는 공정과, 상기 제 2 웰 위에 제 1 도전형의 제 2 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 제 1 도전형의 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있어, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치의 설계 방법으로서, 상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여, 소 정의 파라미터의 연산을 행하는 스텝과, 상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과, 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에는 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록, 상기 콘택트 영역의 추가, 삭제, 변형 또는 이동을 행하는 스텝을 갖는 것을 특징으로 하는 반도체 장치의 설계 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있고, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치를 설계하기 위한 컴퓨터 프로그램으로서, 상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여 소정의 파라미터의 연산을 행하는 스텝과, 상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과, 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에, 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록, 상기 콘택트 영역의 추가, 삭 제, 변형 또는 이동을 행하는 스텝을 컴퓨터에 실행시키는 것을 특징으로 하는 컴퓨터 프로그램이 제공된다.
본 발명의 또 다른 관점에 의하면, 상기 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체가 제공된다.
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법을 도 1 내지 도 5를 이용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 2는 본 실시예에 의한 반도체 장치를 나타낸 평면도이다. 도 1의 (a)는 N형 불순물층과 P형 콘택트 영역의 레이아웃을 나타낸 평면도이며, 도 1의 (a)에서는 N형 웰, P형 웰 및 게이트 전극 등의 구성 요소는 생략되어 있다. 도 1의 (b)는 도 2의 A-A'선 단면도이다. 도 3은 콘택트 영역의 형상을 나타낸 평면도이다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치를 도 1 내지 도 3을 사용하여 설명한다.
도 1 및 도 2에 나타낸 바와 같이, P형 반도체 기판(10)에는 소자 영역을 획정하는 소자 분리 영역(12)이 형성되어 있다. 반도체 기판(10)의 재료로서는 예를 들어 실리콘 기판이 사용되어 있다.
소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(깊은 N형 웰)(14)이 매립되어 있다.
N형 불순물층(14) 위에는 N형 불순물층(14)에 접속된 N형 웰(16a~16c)이 복수 형성되어 있다. N형 불순물층(14)은 복수의 N형 웰(16a~16c)에 바이어스 전압(VB1)을 일괄하여 인가하기 위한 것이다.
각각의 N형 웰(16a~16c) 위에는 PMOS 트랜지스터(22a~22c)가 형성되어 있다. 각각의 PMOS 트랜지스터(22a~22c)는 게이트 절연막(24)을 통하여 형성된 게이트 전극(26)과, 게이트 전극(26)의 측벽 부분에 형성된 사이드월 절연막(28)과, 게이트 전극(26)의 양측의 반도체 기판(10) 내에 형성된 LDD 구조의 소스/드레인 확산층(30)을 갖고 있다.
N형 웰(16a)의 표면에는 N형의 콘택트층(18)이 형성되어 있다. N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속되어 있다. 바이어스 입력 단자(20)에 인가되는 바이어스 전압(VB1)은 PMOS 트랜지스터(22a~22c)의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(20)에는 가변 바이어스(가변 백 바이어스)(VB1)가 인가된다. 바이어스 입력 단자(20)에 바이어스 전압(VB1)을 인가하면, N형 콘택트층(18)을 통하여 N웰(16a)에 바이어스 전압(VB1)이 인가된다. 또한, 바이어스 입력 단자(20)에 바이어스 전압(VB1)을 인가하면, N형 콘택트층(18), N형 웰(16a) 및 N형 불순물층(14)을 통하여, N형 웰(16b) 및 N형 웰(16c)에 바이어스 전압(VB1)이 인가된다. 이와 같이, 본 실시예에서는 P형 반도체 기판(10)에 N형 불순물층(14)이 매립되어 있기 때문에, N형 불순물층(14)을 통하여 복수의 N형 웰 (16a~16c)에 일괄하여 바이어스 전압(VB1)을 인가하는 것도 가능하다.
각각의 N형 웰(16a~16c) 위에 형성된 PMOS 트랜지스터(22a~22c)는 기판 바이어스 가변 트랜지스터(가변 백 바이어스 트랜지스터)로서 기능한다. 기판 바이어스 가변 트랜지스터는, 대기시와 동작시에 웰에 인가하는 바이어스 전압을 변화시켜 사용하는 트랜지스터이다.
PMOS 트랜지스터(22a~22c)로 이루어지는 기판 바이어스 가변 트랜지스터의 동작 원리는 이하와 같다. 즉, PMOS 트랜지스터(22a~22c)의 소스에 인가하는 전압을 전원 전압으로 하는 경우, 대기시에는 전원 전압보다 높은 바이어스 전압(VB1)을 N형 웰(16a~16c)에 인가한다. 전원 전압보다 높은 바이어스 전압(VB1)을 N형 웰(16a~16c)에 인가하면, PMOS 트랜지스터(22a~22c)의 실효적인 임계값이 높아지기 때문에, PMOS 트랜지스터(22a~22c)의 오프 리크 전류를 저감시키는 것이 가능해진다. 한편, 동작시에는 전원 전압과 동일한 전압 또는 전원 전압보다 낮은 전압을 N형 웰(16a)에 인가한다. 전원 전압과 같은 전압 또는 전원 전압보다 낮은 전압을 N형 웰(16a~16c)에 인가하면, PMOS 트랜지스터(22a~22c)의 실효적인 임계값이 낮아지기 때문에, PMOS 트랜지스터(22a~22c)의 구동 전류를 증가시키는 것이 가능해진다.
또한, N형 불순물층(14) 위에는 복수의 P형 웰(32a, 32b)이 형성되어 있다. P형 웰(32a)과 P형 웰(32b)은 N형 웰(16a~16c) 및 N형 불순물층(14)에 의해, 서로 전기적으로 분리되어 있다. 또한, P형 웰(32a) 및 P형 웰(32b)은 도시하지 않은 영역에서의 반도체 기판(10) 내에도 다수 형성되어 있지만, 여기서는 생략되어 있다.
P형 웰(32a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)이 선택적으로 형성되어 있다. P형 콘택트 영역(34)은 P형 웰(32a)과 P형 반도체 기판(10)을 접속하기 위한 것이다. P형 콘택트 영역(34)은 예를 들어 원기둥 형상으로 형성되어 있다. P형 콘택트 영역(34)은 N형의 도펀트 불순물을 반도체 기판(10) 내에 도입하여 N형 불순물층(14)을 형성할 때에, N형의 도펀트 불순물을 부분적으로 도입하지 않도록 함으로써 형성되어 있다. 이 때문에, P형 콘택트 영역(34)에서의 불순물 농도와 반도체 기판(10)에서의 불순물 농도는 서로 동등하게 되어 있다.
본 실시예에서, P형 웰(32a)과 P형 반도체 기판(10)을 P형 콘택트 영역(34)을 통하여 접속하고 있는 것은 이하와 같은 이유에 의한 것이다.
즉, P형 웰(32a)은 반도체 기판(10) 내에 다수 형성되지만, 각각의 P형 웰(32a)은 N형 불순물층(14)이나 N형 웰(16a~16c) 등에 의해 서로 분리되어 있다. 각각의 P형 웰(32a)에 바이어스 전압을 인가하는 경우에는 각각의 P형 콘택트층의 표면에 P형 콘택트층을 각각 형성하고, P형 콘택트층을 통하여, 각각의 P형 웰(32a)을 바이어스 입력 단자에 접속하는 것이 고려된다. 그러나, 각각의 P형 웰(32a)의 표면에 P형 콘택트층을 형성하고, 이러한 P형 콘택트층을 통하여 P형 웰(32a)을 바이어스 입력 단자에 접속하는 경우에는 이러한 P형 콘택트층을 형성하는 영역의 분만큼 P형 웰(32a)이 커진다. 이 때문에, 각각의 P형 웰(32a)의 표면에 P 형 콘택트층을 형성하고, 이러한 P형 콘택트층을 통하여 P형 웰(32a)을 바이어스 입력 단자에 접속하는 경우에는 칩 사이즈가 작은 반도체 장치를 제공하는 것이 곤란하다.
이것에 대하여, 본 실시예에서는 P형 웰(32a)과 P형 반도체 기판(10)이 N형 불순물층(14)에 형성된 P형 콘택트 영역(34)을 통하여 접속되어 있기 때문에, 각각의 P형 웰(32a)의 표면에 이러한 P형 콘택트층을 형성하는 것을 요하지 않는다. 본 실시예에 의하면, 이러한 P형 콘택트층을 형성하기 위한 영역을 확보하는 것을 요하지 않기 때문에, 공간 절약화를 실현할 수 있고, 나아가서는 반도체 장치의 소형화·저비용화를 실현시키는 것이 가능해진다.
또한, 본 실시예에서, P형 웰(32a)이 형성되어 있는 영역의 바로 아래에 P형 콘택트 영역(34)을 선택적으로 형성하고 있는 것은 이하와 같은 이유에 의한 것이다.
즉, N형 불순물층(14)이 형성되어 있는 영역 전체에 P형 콘택트 영역(34)을 배치한 경우에는 P형 반도체 기판(10)과 전기적으로 분리해야 하는 다른 P형 웰(32b)까지도 P형 반도체 기판(10)에 접속되게 된다. 이 경우에는 P형 반도체 기판(10)에 인가하는 바이어스 전압과 다른 바이어스 전압을 P형 웰(32b)에 인가할 수 없다. 또한, N형 불순물층(14)이 형성되어 있는 영역 전체에 P형 콘택트 영역(34)을 배치한 경우에는 P형 콘택트 영역(34)이 형성되어 있는 분만큼, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 증가하게 된다. N형 불순물층(14)의 면 내 방향에서의 전기 저항이 커지면, 각각의 N형 웰에 원하는 바이어스 전압을 인가하 는 것이 곤란해질 우려가 있다.
이에 대하여, 본 실시예에서는 P형 웰(32a)과 P형 반도체 기판(10)을 접속하는 것이 필요한 장소, 즉 P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 P형 콘택트 영역(34)을 선택적으로 형성하기 때문에, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 증가하는 것을 억제하면서, P형 반도체 기판(10)에 접속해야 할 P형 웰(32a)만을 P형 반도체 기판(10)에 접속하는 것이 가능해진다.
또한, 본 실시예에서, 콘택트 영역(34)을 원기둥 형상으로 형성하고 있는 것은 이하와 같은 이유에 의한 것이다.
즉, N형 불순물층(14)에는 P형 반도체 기판(10)에 인가하는 바이어스 전압(VB2)보다 높은 바이어스 전압(VB1)이 인가되지만, N형 불순물층(14)에 인가하는 바이어스 전압(VB1)과 P형 반도체 기판(10)에 인가하는 바이어스 전압(VB2)의 차가 비교적 큰 경우에는 콘택트 영역(34)이 공핍화(空乏化)하게 될 우려가 있다. 콘택트 영역(34)이 공핍화하게 되면, P형 웰(32a)과 P형 반도체 기판(10)과 콘택트 영역(34)을 통하여 접속할 수 없게 된다.
도 3은 콘택트 영역의 형상을 나타낸 평면도이다. 도 3의 (a)는 콘택트 영역을 원기둥 형상으로 형성한 경우를 나타내고 있고, 도 3의 (b)는 콘택트 영역을 각기둥 형상으로 형성한 경우를 나타내고 있다.
도 3의 (b)에 나타낸 바와 같이, 사각 기둥 형상으로 콘택트 영역(34)을 형성한 경우에는 콘택트 영역(34)의 단면에서의 대각선의 길이를 d1로 하면, 서로 대 향하는 N형 불순물층(14)의 최단 거리는 대각선의 길이 d1보다 짧은 d2로 된다.
한편, 도 3의 (a)에 나타낸 바와 같이, 원기둥 형상으로 콘택트 영역(34)을 형성한 경우에는 콘택트 영역(34)의 단면에서의 지름을 d1로 하면, 서로 대향하는 N형 불순물층(14)의 최단 거리는 지름 d1과 동일한 d1로 된다.
콘택트 영역(34)에서 N형 불순물층(14)이 서로 대향하고 있는 부분의 거리가 짧을수록, 콘택트 영역(34)에서 공핍화가 생기기 쉽다.
도 3의 (b)와 같이 콘택트 영역(34)을 사각 기둥 형상으로 형성한 경우에는 콘택트 영역(34)에서 N형 불순물층(14)이 서로 대향하고 있는 부분의 거리가 비교적 짧기 때문에, 콘택트 영역(34)에서 공핍화가 비교적 생기기 쉽다.
이에 대하여, 본 실시예에서는 도 3의 (a)에 나타낸 바와 같이 콘택트 영역(34)이 원기둥 형상으로 형성되어 있기 때문에, 콘택트 영역(34)에서 N형 불순물층(14)이 서로 대향하고 있는 부분의 거리를 비교적 크게 확보하는 것이 가능해진다. 이 때문에, 본 실시예에 의하면, 콘택트 영역(34)을 비교적 작게 형성한 경우일지라도, 콘택트 영역(34)이 공핍화하게 되는 것을 억제하는 것이 가능해진다.
P형 웰(32a)이 형성되는 영역 내에서의 P형 콘택트 영역(34)의 면적 총 합계를 A로 하고, P형 웰(32a)의 면적을 B로 하면, P형 콘택트 영역(34)은 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 범위 내, 즉 소정의 설계 기준을 만족시키도록 형성되어 있다. P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키도록 P형 콘택트 영역(34)이 형성되어 있는 것은 이하와 같은 이유에 의한 것이다.
즉, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 작은 경우, 즉, 이러한 비율(A/B)이 소정의 설계 기준의 하한값보다 작은 경우에는 P형 웰(32a)과 P형 반도체 기판(10) 사이의 전기 저항이 너무 커지게 되어, P형 웰(32a)에 원하는 바이어스 전압(VB2)을 인가하는 것이 곤란해진다.
한편, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 큰 경우, 즉 이러한 비율(A/B)이 소정의 설계 기준의 상한값보다 큰 경우에는 N형 불순물층(14)에서 면 내 방향에서의 전기 저항이 너무 커져, N형 웰(16)에 원하는 바이어스 전압(VB1)을 인가하는 것이 곤란해진다.
따라서, P형 콘택트 영역(34)은 P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키도록 형성되어 있다.
또한, 여기서는 P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키도록 P형 콘택트 영역(34)을 형성하는 경우를 예로 설명했지만, P형 웰(32a)과 P형 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키도록 P형 콘택트 영역(34)을 형성할 수도 있다.
즉, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 너무 작은 경우, 즉, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준의 하한값보다 작은 경우에는 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 작은 경우와 동일하게, P형 웰(32a)과 P형 반도체 기판(10) 사이의 전기 저항이 너무 커져, P형 웰(32a)에 원하는 바이어스 전압(VB2)을 인가하는 것이 곤란해진다.
한편, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 너무 큰 경우, 즉, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준의 상한값보다 큰 경우에는 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 큰 경우와 동일하게, N형 불순물층(14)에서의 면 내 방향에서의 전기 저항이 너무 커져, N형 웰(16)에 원하는 바이어스 전압(VB1)을 인가하는 것이 곤란해질 우려가 있다.
이와 같이, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키는 것은 P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키는 것과 동일한 의의가 있다. 이와 같이, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키도록, P형 콘택트 영역(34)을 형성할 수도 있다.
P형 웰(32a, 32b) 위에는 NMOS 트랜지스터(38a~38c)가 각각 형성되어 있다. 각각의 NMOS 트랜지스터(38a~38c)는 게이트 절연막(24)을 통하여 형성된 게이트 전극(26)과, 게이트 전극(26)의 측벽 부분에 형성된 사이드월 절연막(28)과, 게이트 전극(26) 양측의 반도체 기판(10) 내에 형성된 LDD 구조의 소스/드레인 확산층(46)을 갖고 있다.
반도체 기판(10)의 이면 측은 바이어스 입력 단자(36)에 접속되어 있다. 바이어스 입력 단자(36)에 인가되는 바이어스 전압(VB2)은 NMOS 트랜지스터의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(36)에는 가변 바이어스(가변 백 바이어스)(VB2)가 인가된다. 바이어스 입력 단자(36)에 바이어스 전압(VB2)을 인가하면, P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32a)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
P형 웰(32a) 위에 형성된 NMOS 트랜지스터(38a, 38b)는 기판 바이어스 가변 트랜지스터로서 기능한다. 기판 바이어스 가변 트랜지스터는 상술한 바와 같이, 대기시와 동작시에 웰에 인가하는 바이어스를 변화시켜 사용할 수 있는 트랜지스터이다.
NMOS 트랜지스터(38a, 38b)로 이루어지는 기판 바이어스 가변 트랜지스터의 동작 원리는 이하와 같다. 즉, NMOS 트랜지스터(38a, 38b)의 소스에 인가하는 전압을 0V로 하는 경우, 대기시에는 마이너스 전압을 P형 웰(32a)에 인가한다. 마이너스 전압을 P형 웰(32a)에 인가하면, NMOS 트랜지스터(38a, 38b)의 실효적인 임계값이 높아지기 때문에, NMOS 트랜지스터(38a, 38b)의 오프 리크 전류를 저감시키는 것이 가능해진다. 한편, 동작시에는 0V 또는 플러스 전압을 P형 웰(32a)에 인가한다. 0V 또는 플러스 전압을 P형 웰(32a)에 인가하면, NMOS 트랜지스터(38a, 38b) 의 실효적인 임계값이 낮아지기 때문에, NMOS 트랜지스터(38a, 38b)의 구동 전류를 증가시키는 것이 가능해진다.
P형 웰(32b)은 N형 웰(16a~16c) 및 N형 불순물층(14)에 의해, P형 반도체 기판(10)으로부터 전기적으로 분리되어 있다. P형 웰(32b)의 표면에는 P형 콘택트층(48)이 형성되어 있다. P형 콘택트층(48)은 바이어스 입력 단자(50)에 접속된다. 바이어스 입력 단자(50)는 예를 들어 고정 바이어스(VF)에 접속된다. 바이어스 입력 단자(50)에 바이어스 전압(VF)이 인가되면, P형 불순물층(48)을 통하여, P형 웰(32b)에 바이어스 전압(VF)이 인가된다.
P형 웰(32b)이 고정 바이어스(VF)에 접속되기 때문에, P형 웰(32b) 위에 형성된 NMOS 트랜지스터(38c)는 통상의 트랜지스터로서 동작한다.
이렇게 하여 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10)에 매립된 N형 불순물층(14)을 통하여 N형 웰(16a~16c)에 바이어스 전압(VB1)이 인가되고, N형 불순물층(14)에 형성된 P형 콘택트 영역(34) 및 P형 반도체 기판(10)을 통하여 P형 웰(32a)에 다른 바이어스 전압(VB2)이 인가되는 것에 주요한 하나의 특징이 있다.
특허문헌 1, 2에서 제안되어 있는 반도체 장치에서는 얕은 P형 웰의 표면에 P형 콘택트층이 형성되고, 이러한 P형 콘택트층을 통하여, 얕은 P형 웰이 바이어스 입력 단자에 접속된다. 이 때문에, 제안되어 있는 반도체 장치에서는 이러한 P형 콘택트층을 형성하기 위해 요하는 영역을 확보해야 한다. 또한, P형 콘택트 영역으로부터의 P형 웰까지의 거리가 커짐에 따라, 전기 저항이 커지기 때문에, 반도체 기판 위에 P형 콘택트 영역을 다수 형성해야 한다. P형 콘택트층을 형성하기 위해 요하는 영역을 반도체 기판 위에 다수 형성해야 하는 것은 설계의 용이화나 반도체 장치의 소형화에서의 저해 요인으로 된다.
이에 대하여, 본 실시예에서는 P형 웰(32a)과 P형 반도체 기판(10)이, N형 불순물층(14)에 형성된 P형 콘택트 영역(34)을 통하여 접속되어 있기 때문에, P형 웰(32a)을 바이어스 인가 단자에 접속하기 위한 P형 콘택트층을 P형 웰(32a)의 표면에 형성하는 것을 요하지 않는다. 본 실시예에 의하면, 이러한 P형 콘택트층을 형성하기 위한 영역을 반도체 기판 위에 확보하는 것을 필요로 하지 않기 때문에, 설계의 용이화, 반도체 장치의 소형화를 실현할 수 있다.
또한, 본 실시예에 의한 반도체 장치는 P형 웰(32a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14)에 P형 콘택트 영역(34)이 선택적으로 형성되어 있는 것에도 주요한 하나의 특징이 있다.
N형 불순물층(14)이 형성되어 있는 영역 전체에 P형 콘택트 영역(34)을 배치한 경우에는 P형 반도체 기판(10)과 전기적으로 분리해야 하는 다른 P형 웰(32b)까지가 P형 반도체 기판(10)에 접속되게 된다. 이 경우에는 P형 반도체 기판(10)에 인가하는 바이어스 전압과 다른 바이어스 전압을 P형 웰(32b)에 인가할 수 없다. 또한, N형 불순물층(14)이 형성되어 있는 영역 전체에 P형 콘택트 영역(34)을 배치한 경우에는 P형 콘택트 영역(34)이 형성되어 있는 분만큼, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 증가하게 된다. N형 불순물층(14)의 면 내 방향에서의 전기 저항이 커지면, 각각의 N형 웰에 원하는 바이어스 전압을 인가하는 것이 곤란해질 우려가 있다.
이에 대하여, 본 실시예에서는 P형 웰(32a)과 P형 반도체 기판(10)을 접속하는 것이 필요한 장소, 즉, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 P형 콘택트 영역(34)을 선택적으로 형성하기 때문에, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 증가하는 것을 억제할 수 있다. 또한, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 P형 콘택트 영역(34)을 선택적으로 형성하기 때문에, P형 반도체 기판(10)에 접속해야 할 P형 웰(32a)만을 P형 반도체 기판(10)에 접속할 수 있다. 이 때문에, 본 실시예에 의하면, 전기적 특성의 열화를 초래하지 않아, P형 웰(32a)과 P형 웰(32b)에 각각 원하는 바이어스 전압을 인가할 수 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 4 및 도 5를 사용하여 설명한다. 도 4 및 도 5는 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 4의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은 예를 들어 STI(Shallow Trench Isolation)법에 의해 형성할 수 있다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(52)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(52)을 패터닝한 다. 이 때, 콘택트 영역(34)을 형성해야 할 영역이 포토레지스트막(52)에 의해 덮여, N형 불순물층(14)을 형성해야 할 영역이 포토레지스트막(52)으로부터 노출되도록, 포토레지스트막(52)을 패터닝한다. 이렇게 하여, N형 불순물층(14)을 형성하기 위한 개구부(54)가 포토레지스트막(52)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(52)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 700keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(14)이 형성된다. P형 콘택트 영역(34)을 형성해야 할 영역에는 N형의 도펀트 불순물을 도입하지 않기 때문에, P형 콘택트 영역(34)을 형성해야 할 영역에 P형 콘택트 영역(34)이 형성된다. 이 후, 포토레지스트막(52)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(56)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(56)을 패터닝한다. 이 때, N형 웰(16a~16c)을 형성해야 할 영역이 노출되도록, 포토레지스트막(56)을 패터닝한다. 이렇게 하여, N형 웰(16a~16c)을 형성하기 위한 개구부(58a~58c)가 포토레지스트막(56)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(56)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 360keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, N형 불순물층(14)에 접속된 복수의 N형 웰(16a~16c)이 형성된다(도 4의 (b) 참조). 이 후, 포토레지스트막(56)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(60)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(60)을 패터닝한다. 이 때, P형 웰(32a, 32b)을 형성해야 할 영역이 노출되도록, 포토레지스트막(60)을 패터닝한다. 이렇게 하여, P형 웰(32a, 32b)을 형성하기 위한 개구부(62a, 62b)가 포토레지스트막(60)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(60)을 마스크로 하여, P형 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 150keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10) 내에, 복수의 P형 웰(32a, 32b)이 형성된다(도 5의 (a) 참조). P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)이 선택적으로 형성되어 있다. 이 때문에, P형 웰(32a)은 P형 콘택트 영역(34)을 통하여 P형 반도체 기판(10)에 접속된다. 한편, P형 웰(32b)의 바로 아래에서의 N형 불순물층 (14)에는 P형 콘택트 영역(34)이 형성되지 않는다. P형 웰(32b)은 N형 불순물층(14) 및 N형 웰(16a~16c)에 의해, P형 반도체 기판(10)으로부터 전기적으로 분리된 상태로 된다.
다음으로, 전면(全面)에, 예를 들어 열산화법에 의해, 게이트 절연막(24)을 형성한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 폴리실리콘막(26)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리실리콘막(26)을 패터닝한다. 이것에 의해, 폴리실리콘으로 이루어지는 게이트 전극(26)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a~22c)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 저농도 확산층(30a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a~38c)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도 펀트 불순물을 도입한다. 이것에 의해, N형의 저농도 확산층(46a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 실리콘 산화막(28)을 형성한다.
다음으로, 실리콘 산화막(28)을 이방성 에칭한다. 이것에 의해, 게이트 전극의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(28)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a~22c)가 형성되는 영역 및 P형 콘택트층(48)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 고농도 확산층(30b)과 P형의 콘택트층(48)이 형성된다. P형의 저농도 확산층(30a)과 P형의 고농도 확산층(30b)에 의해, LDD 구조의 소스/드레인 확산층(30)이 구성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a~38c)가 형성되는 영역 및 N형 콘택트층(18)이 형성되는 영역을 노출시키는 개구부(도시 생 략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입한다. 이렇게 하여, N형의 고농도 확산층(46b)과 N형의 콘택트층(18)이 형성된다. N형의 저농도 확산층(46a)과 N형의 고농도 확산층(46b)에 의해, LDD 구조의 소스/드레인 확산층(46)이 구성된다. 그 후, 포토레지스트막을 박리한다.
이렇게 하여, N형 웰(16a~16c) 위에, 게이트 전극(26)과, 소스/드레인 확산층(30)을 갖는 PMOS 트랜지스터(22a~22c)가 형성된다. 또한, P형 웰(32a, 32b) 위에, 게이트 전극(26)과 소스/드레인 확산층(46)을 갖는 NMOS 트랜지스터(38a~38c)가 형성된다. 또한, N형 웰(16a) 위에, N형 콘택트층(18)이 형성된다. 또한, P형 웰(32b) 위에, P형 콘택트층(48)이 형성된다.
N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속된다. 또한, 반도체 기판(10)의 이면 측은 다른 바이어스 입력 단자(36)에 접속된다. 또한, P형 콘택트층(48)은 또 다른 바이어스 입력 단자(50)에 접속된다.
이렇게 하여 본 실시예에 의한 반도체 장치가 제조된다(도 5의 (b) 참조).
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법을 도 6 내지 도 8을 사용하여 설명한다. 도 6은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 6의 (a)는 평면도이며, 도 6의 (b)는 도 6의 (a)의 A-A'선 단면도이다. 도 1 내지 도 5에 나타낸 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 6을 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10)에 P형 웰(32c)이 더 형성되어 있고, P형 웰(32c)의 표면에 P형 콘택트층(64)이 더 형성되어 있고, P형 웰(32c) 및 P형 콘택트층(64)을 통하여, P형 반도체 기판(10)이 바이어스 입력 단자(36a)에 접속되는 것에 주요한 특징이 있다.
도 6에 나타낸 바와 같이, N형 웰(16a)의 지면 좌측에서의 P형 반도체 기판(10) 내에는 P형 웰(32c)이 형성되어 있다.
P형 웰(32c)의 표면에는 P형 콘택트층(64)이 형성되어 있다. P형 콘택트층(64)은 바이어스 입력 단자(36a)에 접속된다. 바이어스 입력 단자(36a)에 인가되는 바이어스 전압(VB2)은 NMOS 트랜지스터의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(36a)에는 가변 바이어스(가변 백 바이어스)(VB2)가 인가된다. 바이어스 입력 단자(36a)에 바이어스 전압(VB2)을 인가하면, P형 콘택트층(64), P형 웰(32c), P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32a)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
이와 같이, P형 반도체 기판(10)에 P형 웰(32c)을 더 형성하고, P형 웰(32c)의 표면에 P형 콘택트층(64)을 더 형성하고, P형 웰(32c) 및 P형 및 콘택트층(64) 을 통하여, P형 반도체 기판(10)이 바이어스 입력 단자(36a)에 접속되도록 할 수도 있다. 본 실시예의 경우에도, P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32a)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 7 및 도 8을 사용하여 설명한다. 도 7 및 도 8은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 4의 (a)에 나타낸 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 불순물층(14)을 형성한다(도 7의 (a) 참조).
다음으로, 도 4의 (b)에 나타낸 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 웰(16a~16c)을 형성한다(도 7의 (b) 참조).
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(60a)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(60a)을 패터닝한다. 이 때, P형 웰(32a~32c)을 형성해야 할 영역이 노출되도록 포토레지스트막(60a)을 패터닝한다. 이렇게 하여, P형 웰(32a~32c)을 형성하기 위한 개구부(62a~62c)가 포토레지스트막(60a)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(60a)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예 를 들어 150keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10) 내에, 복수의 P형 웰(32a~32c)이 형성된다(도 8의 (a) 참조). P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)이 선택적으로 형성되어 있다. 이 때문에, P형 웰(32a)은 P형 콘택트 영역(34)을 통하여 P형 반도체 기판(10)에 접속된다. P형 웰(32b)의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)이 형성되지 않는다. 이 때문에, P형 웰(32b)은 N형 불순물층(14) 및 N형 웰(16a~16c)에 의해, P형 반도체 기판(10)으로부터 전기적으로 분리된 상태로 된다. P형 웰(32c)은 N형 웰(16a~16c)이나 N형 불순물층(14)에 의해 둘러싸여 있지 않기 때문에, P형 웰(32c)은 P형 반도체 기판(10)에 접속된 상태로 된다.
다음으로, 전면에, 예를 들어 열산화법에 의해, 게이트 절연막(24)을 형성한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 폴리실리콘막(26)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리실리콘막(26)을 패터닝한다. 이것에 의해, 폴리실리콘으로 이루어지는 게이트 전극(26)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a~22c)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 저농도 확산층(30a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a~38c)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입하는 이것에 의해, N형의 저농도 확산층(46a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 실리콘 산화막(28)을 형성한다.
다음으로, 실리콘 산화막(28)을 이방성 에칭한다. 이것에 의해, 게이트 전극(26)의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(28)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a~22c)가 형성되는 영역 및 P형 콘택트층(48, 64)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도 펀트 불순물을 도입한다. 이것에 의해, P형의 고농도 확산층(30b)과 P형의 콘택트층(48, 64)이 형성된다. P형의 저농도 확산층(30a)과 P형의 고농도 확산층(30b)에 의해 LDD 구조의 소스/드레인 확산층(30)이 구성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a~38c)가 형성되는 영역 및 N형 콘택트층(48, 64)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입한다. 이렇게 하여, N형의 고농도 확산층(46b)과 N형의 콘택트층(18)이 형성된다. N형의 저농도 확산층(46a)과 N형의 고농도 확산층(46b)에 의해, LDD 구조의 소스/드레인 확산층(46)이 구성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 하여, N형 웰(16a~16c) 위에, 게이트 전극(26)과, 소스/드레인 확산층(30)을 갖는 PMOS 트랜지스터(22a~22c)가 형성된다. 또한, P형 웰(32a, 32b) 위에, 게이트 전극(26)과 소스/드레인 확산층(46)을 갖는 NMOS 트랜지스터(38a~38c)가 형성된다. 또한, N형 웰(16a) 위에, N형 콘택트층(18)이 형성된다. 또한, P형 웰(32b) 위에, P형 콘택트층(48)이 형성된다. 또한, P형 웰(32c) 위에, P형 콘택트층(64)이 형성된다.
N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속된다. 또한, P형 콘택트층(64)은 다른 바이어스 입력 단자(36a)에 접속된다. 또한, P형 콘택트층(48)은 또 다른 바이어스 입력 단자(50)에 접속된다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다(도 8의 (b) 참조).
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치 및 그 제조 방법을 도 9 내지 도 12를 사용하여 설명한다. 도 9는 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 9의 (a)는 평면도이며, 도 9의 (b)는 도 9의 (a)의 A-A'선 단면도이다. 도 1 내지 도 8에 나타낸 제 1 또는 제 2 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 9를 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10) 내에 P형의 도펀트 불순물을 도입함으로써, P형 콘택트 영역(34a)이 형성되어 있는 것에 주요한 특징이 있다.
도 9에 나타낸 바와 같이, P형 웰(32a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34a)이 형성되어 있다. P형 콘택트 영역(34)은 P형 반도체 기판(10) 내에 P형의 도펀트 불순물을 도입함으로써 형성되어 있다. 이 때문에, P형 콘택트 영역(34a)에서의 불순물 농도는 P형 반도체 기판 (10)에서의 불순물 농도보다 높게 되어 있다.
이와 같이, P형 반도체 기판(10) 내에 P형의 도펀트 불순물을 도입함으로써, P형 콘택트 영역(34a)을 형성할 수도 있다. 본 실시예에 의하면, P형 콘택트 영역(34a)에서의 불순물 농도가 높게 설정되어 있기 때문에, P형 콘택트 영역(34a)에서 공핍화가 생기는 것을 더 확실하게 방지할 수 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 10 내지 도 12를 사용하여 설명한다. 도 10 내지 도 12는 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 4의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 불순물층(14)을 형성한다(도 10의 (a) 참조).
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(66)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(66)을 패터닝한다. 이 때, P형 콘택트 영역(34a)을 형성해야 할 영역이 노출되도록, 포토레지스트막(66)을 패터닝한다. 이렇게 하여, P형 웰(34a)을 형성하기 위한 개구부(68)가 포토레지스트막(66)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(66)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 P형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예 를 들어 보론을 사용한다. 가속 전압은 예를 들어 370keV로 한다. 도즈량은 예를 들어 1.5×1013㎝―2로 한다. 이렇게 하여, 반도체 기판(10) 내에, P형 콘택트 영역(34a)이 형성된다(도 10의 (b) 참조).
다음으로, 도 4의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 웰(16a~16c)을 형성한다(도 11의 (a) 참조).
다음으로, 도 8의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에, 복수의 P형 웰(32a~32c)을 형성한다(도 11의 (b) 참조).
이 후의 반도체 장치의 제조 방법은 도 8의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다(도 12 참조).
(반도체 장치의 제조 방법의 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법의 변형예를 도 13 내지 도 15를 사용하여 설명한다. 도 13 내지 도 15는 본 변형예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
본 변형예에 의한 반도체 장치의 제조 방법은 P형 반도체 기판(10)에 P형의 도펀트 불순물을 도입함으로써 P형 콘택트 영역(34a)을 형성하고, 이 후, P형 반도체 기판(10)에 N형의 도펀트 불순물을 도입함으로써 N형 불순물층(14)을 형성하는 것에 주요한 특징이 있다.
우선, 도 13의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은 예를 들어 STI법에 의해 형성할 수 있다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(66)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(66)을 패터닝한다. 이 때, P형 콘택트 영역(34a)을 형성해야 할 영역이 노출되도록 포토레지스트막(66)을 패터닝한다. 이렇게 하여, P형 웰(34a)을 형성하기 위한 개구부(68)가 포토레지스트막(66)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(66)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 P형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 370keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10) 내에, P형 콘택트 영역(34a)이 형성된다. 이 후, 포토레지스트막(66)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(52)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(52)을 패터닝한다. 이 때, 콘택트 영역(34)이 형성된 영역이 포토레지스트막(52)에 의해 덮여, N형 불순물층(14)을 형성해야 할 영역이 포토레지스트막(52)으로부터 노출되도록, 포토레지스트막(52)을 패터닝한다. 이렇게 하여, N형 불순물층(14)을 형성하기 위한 개구부(54)가 포토레지스트막(52)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(52)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 360keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(14)이 형성된다. 이 후, 포토레지스트막(52)을 박리한다.
이 후의 반도체 장치의 제조 방법은 도 11의 (a) 내지 도 12를 사용하여 상술한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다(도 14의 (a) 내지 도 15).
[제 4 실시예]
본 발명의 제 4 실시예에 의한 반도체 장치 및 그 제조 방법을 도 16 내지 도 19를 사용하여 설명한다. 도 16은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 16의 (a)는 평면도이며, 도 16의 (b)는 도 16의 (a)의 A-A'선 단면도이다. 도 1 내지 도 15에 나타낸 제 1 내지 제 3 실시예에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 16을 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10)의 전면에 P형의 도펀트 불순물을 도입하고, 이 후, N형 불순물층(14a)을 형성해야 할 영역에 N형의 도펀트 불순물을 고농도로 도입함으로써, P형 콘택트 영역(34a), P형 불순물층(70) 및 N형 불순물층(14a)이 형성되어 있는 것에 주요한 특징이 있다.
도 16에 나타낸 바와 같이, N형 웰(16a~16c)의 하측 및 P형 웰(32a, 32b)의 하측에는 N형 불순물층(14a)이 형성되어 있다.
P형 웰(32a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14a)에는 P형 콘택트 영역(34a)이 형성되어 있다. P형 웰(32a)은 P형 콘택트 영역(34a)을 통하여 P형 반도체 기판(10)에 접속되어 있다.
또한, N형 불순물층(14a)이 형성되어 있는 영역의 외측에서의 P형 반도체 기판(10) 내에는 P형 불순물층(70)이 형성되어 있다. P형 웰(32c)은 P형 불순물층(70)을 통하여, P형 반도체 기판(10)에 접속되어 있다.
P형 콘택트 영역(34a) 및 P형 불순물층(70)은 P형 반도체 기판(10)의 전면에 P형의 도펀트 불순물을 도입하고, 이 후, P형 콘택트 영역(34a)이 형성되어야 할 영역을 제외하는 영역, 및 P형 불순물층(70)이 형성되어야 할 영역을 제외하는 영역에, N형의 도펀트 불순물을 고농도로 도입함으로써 형성되어 있다. P형 콘택트 영역(34a)에서의 불순물 농도 및 P형 불순물층(70)에서의 불순물 농도는 P형 반도 체 기판(10)에서의 불순물 농도보다 높게 되어 있다.
P형 웰(32c)의 바로 아래에 P형 불순물층(70)이 형성되어 있고, P형 웰(32a)의 바로 아래에 P형 콘택트 영역(34a)이 형성되어 있기 때문에, P형 콘택트층(64), P형 웰(32c), P형 불순물층(70), P형 반도체 기판(10) 및 P형 콘택트 영역(34a)을 통하여, P형 웰(32a)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
이와 같이, P형 반도체 기판(10)의 전면에 P형의 도펀트 불순물을 도입하고, 이 후, N형 불순물층(14a)을 형성해야 할 영역에 N형의 도펀트 불순물을 고농도로 도입함으로써, P형 콘택트 영역(34a), P형 불순물층(70) 및 N형 불순물층(14a)을 형성도록 할 수도 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 17 내지 도 19를 사용하여 설명한다. 도 17 내지 도 19는 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 17의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은 예를 들어 STI법에 의해 형성할 수 있다.
다음으로, 전면에, 이온 주입법에 의해, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 P형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건 은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 370keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, P형 불순물층(72)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(52)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(52)을 패터닝한다. 이 때, N형 불순물층(14a)을 형성해야 할 영역이 노출되도록, 포토레지스트막(52)을 패터닝한다. 이렇게 하여, N형 불순물층(14a)을 형성하기 위한 개구부(54)가 포토레지스트막(52)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(52)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 700keV로 한다. 도즈량은 예를 들어 3.0×1013㎝_2로 한다. 이렇게 하여, 반도체 기판(10) 내에, N형 불순물층(14a)이 형성된다. P형 콘택트 영역(34a)을 형성해야 할 영역에는 N형의 도펀트 불순물을 도입하지 않기 때문에, P형 콘택트 영역(34a)을 형성해야 할 영역에는 P형 불순물층(72)의 일부로 이루어지는 P형 콘택트 영역(34a)이 형성된다. 이렇게 하여, P형 웰(32a)이 형성되는 영역의 바로 아래에, P형 콘택트 영역(34a)이 선택 적으로 형성된다. 또한, N형 불순물층(14a)의 외측에서의 P형 반도체 기판(10) 내에는 P형 불순물층(72)의 일부로 이루어지는 P형 불순물층(70)이 형성된다(도 17의 (b) 참조).
다음으로, 도 4의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 웰(16a~16c)을 형성한다(도 18의 (a) 참조).
다음으로, 도 8의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 P형 웰(32a~32c)을 형성한다(도 18의 (b) 참조).
이 후의 반도체 장치의 제조 방법은 도 8의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다(도 19 참조).
[제 5 실시예]
본 발명의 제 5 실시예에 의한 반도체 장치 및 그 제조 방법을 도 20 내지 도 23을 사용하여 설명한다. 도 20은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 20의 (a)는 평면도이며, 도 20의 (b)는 도 20의 (a)의 A-A'선 단면도이다. 도 1 내지 도 19에 나타낸 제 1 내지 제 4 실시예에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 20을 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10)의 전면에 N형의 도펀 트 불순물을 도입하고, 이 후, P형 콘택트 영역(34b)을 형성해야 할 영역 및 P형 불순물층(70a)을 형성해야 할 영역에 P형의 도펀트 불순물을 고농도로 도입함으로써, P형 콘택트 영역(34b), P형 불순물층(70a) 및 N형 불순물층(14b)이 형성되어 있는 것에 주요한 특징이 있다.
도 20에 나타낸 바와 같이, N형 웰(16a~16c)의 하측 및 P형 웰(32a, 32b)의 하측에는 N형 불순물층(14b)이 형성되어 있다.
P형 웰(32a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14b)에는 P형 콘택트 영역(34a)이 형성되어 있다. P형 웰(32a)은 P형 콘택트 영역(34b)을 통하여 P형 반도체 기판(10)에 접속되어 있다.
또한, N형 불순물층(14b)이 형성되어 있는 영역의 외측에서의 P형 반도체 기판(10) 내에는 P형 불순물층(70a)이 형성되어 있다. P형 웰(32c)은 P형 불순물층(70a)을 통하여, P형 반도체 기판(10)에 접속되어 있다.
P형 콘택트 영역(34b) 및 P형 불순물층(70a)은 P형 반도체 기판(10)의 전면에 N형의 도펀트 불순물을 도입하고, 이 후, P형 콘택트 영역(34b)이 형성되어야 할 영역, 및 P형 불순물층(70a)이 형성되어야 할 영역에, P형의 도펀트 불순물을 고농도로 도입함으로써 형성되어 있다. P형 콘택트 영역(34b)에서의 불순물 농도 및 P형 불순물층(70a)에서의 불순물 농도는 P형 반도체 기판(10)에서의 불순물 농도보다 높게 되어 있다.
P형 웰(32c)의 바로 아래에 P형 불순물층(70a)이 형성되어 있고, P형 웰(32a)의 바로 아래에 P형 콘택트 영역(34b)이 형성되어 있기 때문에, P형 콘택트층 (64), P형 웰(32c), P형 불순물층(70a), P형 반도체 기판(10) 및 P형 콘택트 영역(34b)을 통하여, P형 웰(32a)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
이와 같이, P형 반도체 기판(10)의 전면에 N형의 도펀트 불순물을 도입하고, 이 후, P형 콘택트 영역(34b)을 형성해야 할 영역 및 P형 불순물층(70a)을 형성해야 할 영역에 P형의 도펀트 불순물을 고농도로 도입함으로써, P형 콘택트 영역(34b), P형 불순물층(70a) 및 N형 불순물층(14b)을 형성하도록 할 수도 있다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 21 내지 도 23을 사용하여 설명한다. 도 21 내지 도 23은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 21의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)은 예를 들어 STI법에 의해 형성할 수 있다.
다음으로, 전면에, 이온 주입법에 의해, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 700keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(74) 이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(66a)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(66a)을 패터닝한다. 이 때, P형 콘택트 영역(34a)을 형성해야 할 영역, 및 P형 불순물층(70)을 형성해야 할 영역이 노출되도록, 포토레지스트막(66a)을 패터닝한다. 이렇게 하여, P형 웰(34b)을 형성하기 위한 개구부(68), 및 P형 불순물층(70a)을 형성하기 위한 개구부(68a)가 포토레지스트막(66a)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(66a)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 고농도로 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 P형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 370keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, P형 웰(32a)이 형성되는 영역의 바로 아래에는 P형의 도펀트 불순물을 고농도로 도입하여 이루어지는 P형 콘택트 영역(34a)이 선택적으로 형성된다. 또한, N형 불순물층(14b)의 외측에서의 P형 반도체 기판(10) 내에는 P형의 도펀트 불순물을 고농도로 도입하여 이루어지는 P형 불순물층(70a)이 형성된다(도 21의 (b) 참조).
다음으로, 도 4의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 N형 웰(16a~16c)을 형성한다(도 22의 (a) 참조).
다음으로, 도 8의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, 반도체 기판(10) 내에 P형 웰(32a~32c)을 형성한다(도 22의 (b) 참조).
이 후의 반도체 장치의 제조 방법은 도 8의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하기 때문에 설명을 생략한다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다(도 23 참조).
[제 6 실시예]
본 발명의 제 6 실시예에 의한 반도체 장치 및 그 반도체 장치의 제조 방법을 도 24 내지 도 27을 사용하여 설명한다. 도 24는 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 24의 (a)는 평면도이며, 도 24의 (b)는 도 24의 (a)의 A-A'선 단면도이다. 도 1 내지 도 23에 나타낸 제 1 내지 제 5 실시예에 의한 반도체 장치의 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 24를 사용하여 설명한다.
본 실시예에 의한 반도체 장치는 기판 바이어스 가변 트랜지스터와 DTMOS(Dynamic Threshold MOS) 트랜지스터가 혼재되어 있는 것에 주요한 특징이 있다.
DTMOS 트랜지스터는, 기판과 게이트 전극, 더 구체적으로는, 웰과 게이트 전극을 전기적으로 접속한 MOS 트랜지스터이다. DTMOS 트랜지스터는 임계값 전압을 동적으로 변화시키는 것이 가능하기 때문에, 고주파 특성이 우수한 디바이스를 실 현하는 것이 가능하다.
도 24에 나타낸 바와 같이, P형 반도체 기판(10)에는 소자 영역을 획정하는 소자 분리 영역(12a)이 형성되어 있다.
소자 분리 영역(12a)은 후술하는 N형 웰(16d∼16g) 및 P형 웰(32d∼32g)보다 깊이 형성되어 있다. 또한, 소자 분리 영역(12)은 후술하는 N형 불순물층(14c)의 상면보다 깊이 형성되어 있다.
소자 분리 영역(12a)이 형성된 P형 반도체 기판(10) 내에는 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(깊은 N형 웰)(14c)이 매립되어 있다.
N형 불순물층(14c) 위에는 N형 불순물층(14c)에 접속된 N형 웰(16d∼16g)이 복수 형성되어 있다. N형 불순물층(14c)은 복수의 N형 웰(16d, 16e, 16g)에 바이어스 전압(VB1)을 일괄하여 인가하기 위한 것이다.
N형 웰(16e) 위에는 PMOS 트랜지스터(22a)가 형성되어 있다. 또한, N형 웰(16g) 위에는 PMOS 트랜지스터(22c)가 형성되어 있다. N형 웰(16e, 16g) 위에 형성된 PMOS 트랜지스터(22a, 22c)는 각각 기판 바이어스 가변 트랜지스터로서 기능한다. 기판 바이어스 가변 트랜지스터는, 상술한 바와 같이, 대기시와 동작시에서 웰에 인가하는 바이어스를 변화시켜 사용되는 트랜지스터이다.
각각의 PMOS 트랜지스터(22a, 22c)는 게이트 절연막(24)을 통하여 형성된 게이트 전극(26)과, 게이트 전극(26)의 측벽 부분에 형성된 사이드월 절연막(28)과, 게이트 전극(26)의 양측의 반도체 기판(10) 내에 형성된 LDD 구조의 소스/드레인 확산층(30)을 갖고 있다.
N형 웰(16d)의 표면에는 N형의 콘택트층(18)이 형성되어 있다. N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속되어 있다. 바이어스 입력 단자(20)에 인가되는 바이어스 전압(VB1)은 PMOS 트랜지스터(22a, 22c)의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(20)에는 가변 바이어스(VB1)가 인가된다. 바이어스 입력 단자(20)에 바이어스 전압(VB1)을 인가하면, N형 콘택트층(18), N형 웰(16d) 및 N형 불순물층(14c)을 통하여, N형 웰(16e) 및 N형 웰(16g)에 바이어스 전압(VB1)이 인가된다. 이와 같이, 본 실시예에서는 P형 반도체 기판(10)에 N형 불순물층(14c)이 매립되어 있기 때문에, N형 불순물층(14c)을 통하여 복수의 N형 웰(16e, 16g)에 일괄하여 바이어스 전압(VB1)을 인가하는 것이 가능하다.
N형 불순물층(14c) 내에는 P형 불순물층(76a, 76b)이 형성되어 있다. P형 불순물층(76a)은 P형 웰(32d) 및 P형 웰(32e)이 형성되는 영역의 바로 아래에 형성되어 있다. P형 불순물층(76b)은 N형 웰(16f) 및 P형 웰(32g)이 형성되는 영역의 바로 아래에 형성되어 있다.
P형 불순물층(76a) 위에는 P형 웰(32d) 및 P형 웰(32e)이 형성되어 있다. P형 웰(32d)과 P형 웰(32e)은 P형 불순물층(76a)에 의해 서로 전기적으로 접속되어 있다. 또한, P형 웰(32d) 및 P형 웰(32e)은 도면에 도시하지 않은 영역에서의 반 도체 기판(10) 내에도 다수 형성되어 있지만, 여기서는 생략되어 있다.
P형 불순물층(76a)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14c)에는 P형 콘택트 영역(34)이 선택적으로 형성되어 있다. P형 콘택트 영역(34)은 P형 불순물층(76a)과 P형 반도체 기판(10)을 접속하기 위한 것이다. P형 웰(32d) 및 P형 웰(32e)은 P형 불순물층(76a) 및 P형 콘택트 영역(34)을 통하여 P형 반도체 기판(10)에 접속되어 있다. P형 콘택트 영역(34)은 예를 들어 원기둥 형상으로 형성되어 있다. P형 콘택트 영역(34)은 N형의 도펀트 불순물을 반도체 기판(10) 내에 도입하여 N형 불순물층(14c)을 형성할 때에, N형의 도펀트 불순물을 부분적으로 도입하지 않도록 함으로써 형성되어 있다. 이 때문에, P형 콘택트 영역(34)에서의 불순물 농도와 반도체 기판(10)에서의 불순물 농도는 서로 동등하게 되어 있다.
반도체 기판(10)의 이면 측은 바이어스 입력 단자(36)에 접속되어 있다. 바이어스 입력 단자(36)에 인가되는 바이어스 전압(VB2)은 NMOS 트랜지스터의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(36)에는 가변 바이어스(VB2)가 인가된다. 바이어스 입력 단자(36)에 바이어스 전압(VB2)을 인가하면, P형 반도체 기판(10), P형 콘택트 영역(34) 및 P형 불순물층(76a)을 통하여, P형 웰(32d) 및 P형 웰(32e)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
P형 웰(32d, 32e) 위에 형성된 NMOS 트랜지스터(38a, 38b)는 각각 기판 바이어스 가변 트랜지스터로서 기능한다.
N형 불순물층(14c) 위에는 P형 웰(32f)이 형성되어 있다. P형 웰(32f)은 소자 분리 영역(12a) 및 N형 불순물층(14c)에 의해, P형 웰(32e), P형 불순물층(76a, 76b) 및 P형 반도체 기판(10)으로부터 전기적으로 분리되어 있다.
P형 웰(32) 위에는 NMOS 트랜지스터(38d)가 형성되어 있다. NMOS 트랜지스터(38df)는, 게이트 절연막(24)을 통하여 형성된 게이트 전극(26)과, 게이트 전극(26)의 측벽 부분에 형성된 사이드월 절연막(28)과, 게이트 전극(26)의 양측의 반도체 기판(10) 내에 형성된 LDD 구조의 소스/드레인 확산층(46)을 갖고 있다. 게이트 전극(26)과 P형 웰(32f)은 전기적으로 접속되어 있다(도시 생략). NMOS 트랜지스터(38d)는 DTMOS 트랜지스터로서 동작한다. DTMOS 트랜지스터는 상술한 바와 같이, 기판과 게이트 전극, 더 구체적으로는, 웰과 게이트 전극을 전기적으로 접속한 MOS 트랜지스터이다. DTMOS 트랜지스터는 임계값 전압을 동적으로 변화시키는 것이 가능하기 때문에, 고주파 특성에 뛰어난 디바이스를 실현하는 것이 가능하다. P형 웰(32f)이 소자 분리 영역(12a) 및 N형 불순물층(14c)에 의해, P형 웰(32e) 및 P형 반도체 기판(10)으로부터 분리되어 있기 때문에, NMOS 트랜지스터(38d)의 게이트 전극(26)과 P형 웰(32f)을 전기적으로 접속하여도, 특단(特段)의 문제는 생기지 않는다.
P형 불순물층(76b) 위에는 N형 웰(16f)과 P형 웰(32g)이 형성되어 있다.
N형 웰(16f) 위에는 PMOS 트랜지스터(22d)가 형성되어 있다. PMOS 트랜지스터(22d)는 게이트 절연막(24)을 통하여 형성된 게이트 전극(26)과, 게이트 전극(26)의 측벽 부분에 형성된 사이드월 절연막(28)과, 게이트 전극(26)의 양측의 반 도체 기판(10) 내에 형성된 LDD 구조의 소스/드레인 확산층(30)을 갖고 있다. 게이트 전극(26)과 N형 웰(16f)은 전기적으로 접속되어 있다(도시 생략). PMOS 트랜지스터(22d)는 DTMOS 트랜지스터로서 동작한다. N형 웰(16f)이 소자 분리 영역(12a) 및 P형 불순물층(76b)에 의해, N형 불순물층(14c)으로부터 분리되어 있기 때문에, PMOS 트랜지스터(22d)의 게이트 전극(26)과 N형 웰(16f)을 전기적으로 접속하여도, 특단의 문제는 생기지 않는다.
P형 웰(32g)의 표면에는 P형의 콘택트층(48)이 형성되어 있다. P형 콘택트층(48)은 바이어스 입력 단자(50)에 접속되어 있다. 바이어스 입력 단자(50)에는 고정 바이어스(VF)가 인가된다. 바이어스 입력 단자(50)에 바이어스 전압(VF)을 인가하면, P형 콘택트층(48), P형 웰(32g)을 통하여, P형 불순물층(16c)에 바이어스 전압(VF)이 인가된다. 또한, P형 불순물층(16c)에 바이어스 전압(VF)을 인가하는 것은 전위의 불안정화에 의해, 전기적으로 분리된 영역끼리의 누설 전류나 브레이크다운(breakdown)이 발생하는 현상을 방지하기 위해서이다.
이와 같이, 기판 바이어스 가변 트랜지스터(22a, 22c, 38a, 38b)와 DTMOS 트랜지스터(22d, 38d)를 혼재하도록 할 수도 있다. 본 실시예의 경우에도, P형 웰(32d, 32e)의 바로 아래에서의 N형 불순물층(14c)에 P형 콘택트 영역(34)이 형성되어 있기 때문에, P형 반도체 기판(10), P형 콘택트 영역(34) 및 P형 불순물층(76a)을 통하여, P형 웰(32d, 32e)에 바이어스 전압(VB2)을 인가하는 것도 가능하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 25 내지 도 27을 사용하여 설명한다. 도 25 내지 도 27은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 25의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12a)을 형성한다. 소자 분리 영역(12a)은 예를 들어 STI법에 의해 형성할 수 있다. 소자 분리 영역(12a)을 형성할 때에는, 후공정에서 형성하는 N형 불순물층(14c)의 상면보다 깊이 도달하도록, 소자 분리 영역(12a)을 형성한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(80)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(80)을 패터닝한다. 이렇게 하여, N형 불순물층(78a, 78b)을 형성하기 위한 개구부(82b)가 포토레지스트막(80)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(80)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에 N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 800keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(78a, 78b)이 형성된다. P형 콘택트 영역(34)을 형성해야 할 영역에는 N형의 도펀트 불순물을 도입하지 않기 때문에, P형 콘택트 영역 (34)을 형성해야 할 영역에 P형 콘택트 영역(34)이 형성된다. 이 후, 포토레지스트막(80)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(84)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(84)을 패터닝한다. 이렇게 하여, P형 불순물층(76a)을 형성하기 위한 개구부(86a), 및 P형 불순물층(76b)을 형성하기 위한 개구부(86b)가 포토레지스트막(84)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(84)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역으로서, 또한, N형 불순물층(78a, 78b)보다 얕은 영역에, P형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 250keV로 한다. 도즈량은 예를 들어 2.0×1013㎝-2로 한다. 이렇게 하여, P형 웰(32d, 32e)이 형성되는 영역의 바로 아래에, P형 불순물층(76a)이 형성된다. 또한, N형 웰(16f)이 형성되는 영역의 바로 아래 및 P형 웰(32g)이 형성되는 영역의 바로 아래에, P형 불순물층(76b)이 형성된다(도 25의 (b) 참조).
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(88)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(88)을 패터닝한다. 이 때, N형 웰(16d, 16e)이 형성되는 영역, P형 웰(32f)이 형성되는 영역, 및 N형 웰(16g)이 형성되는 영역이 노출되도록, 포토레지스트막(88)을 패터닝한다. 이렇게 하여, N형의 도펀트 불순물을 도입하기 위한 개구부(90a, 90b, 90c)가 포토레지스트막(88)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(88)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 고농도로 도입한다. 이 때, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형의 도펀트 불순물이 도입되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 600keV로 한다. 도즈량은 예를 들어 1.5×1013㎝-2로 한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(14c)이 형성된다. P형 불순물층(76a)은 P형 콘택트 영역(34)을 통하여 P형 반도체 기판(10)에 접속된다(도 25의 (b) 참조).
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(92)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(92)을 패터닝한다. 이 때, N형 웰(16d, 16e)을 형성해야 할 영역, N형 웰(16f)을 형성해야 할 영역, 및 N형 웰(16g)을 형성해야 할 영역이 노출되도록 포토레지스트막(92)을 패터닝한다. 이렇게 하여, N형 웰(16d∼16g)을 형성하기 위한 개구부(94a∼94c)가 포토레지스트막(92)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(92)을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 소자 분리 영역(12a)보 다 얕은 영역에 N형 웰(16d∼16g)이 형성되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 인을 사용한다. 가속 전압은 예를 들어 200keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, N형 불순물층(14c) 위에 N형 웰(16d, 16e, 16g)이 형성되고, P형 불순물층(76b) 위에 N형 웰(16f)이 형성된다(도 26의 (b) 참조). 이 후, 포토레지스트막(92)을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(96)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(96)을 패터닝한다. 이 때, P형 웰(32d∼32f)을 형성해야 할 영역, 및 P형 웰(32g)을 형성해야 할 영역이 노출되도록 포토레지스트막(96)을 패터닝한다. 이렇게 하여, P형 웰(32d∼32g)을 형성하기 위한 개구부(98a, 98b)가 포토레지스트막(96)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(96)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 소자 분리 영역(12a)보다 얕은 영역에 P형 웰(32d∼32g)이 형성되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 80keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, P형 불순물층(76a) 위에 P형 웰(32d, 32e)이 형성되고, N형 불순물층(14c) 위에 P형 웰(32f)이 형성되어, P형 불순물층(76b) 위에 P형 웰(32g)이 형성된다(도 27의 (a) 참조). 이 후, 포토레지스트막(96)을 박리한다.
다음으로, 전면에, 예를 들어 열산화법에 의해, 게이트 절연막(24)을 형성한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 폴리실리콘막(26)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리실리콘막(26)을 패터닝한다. 이것에 의해, 폴리실리콘으로 이루어지는 게이트 전극(26)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a, 22c, 22d)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 저농도 확산층(30a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a, 38b, 38d)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입한다. 이것에 의해, N형의 저농도 확산층(46a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 실리콘 산화막(28)을 형성한다.
다음으로, 실리콘 산화막(28)을 이방성 에칭한다. 이것에 의해, 게이트 전극(26)의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(28)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a, 22c, 22d)가 형성되는 영역 및 P형 콘택트층(48)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 고농도 확산층(30b)과 P형의 콘택트층(48)이 형성된다. P형의 저농도 확산층(30a)과 P형의 고농도 확산층(30b)에 의해, LDD 구조의 소스/드레인 확산층(30)이 구성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a, 38b, 38d)가 형성되는 영역 및 N형 콘택트층(18)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입한다. 이렇게 하여, N형의 고농도 확산층(46b)과 N형의 콘택트층(18)이 형성된다. N형의 저농도 확산층(46a)과 N형의 고농도 확산층(46b)에 의해, LDD 구조의 소스/드레인 확산층(46)이 구성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 하여, N형 웰(16e, 16f, 16g) 위에, 게이트 전극(26)과, 소스/드레인 확산층(30)을 갖는 PMOS 트랜지스터(22a, 22d, 22c)가 각각 형성된다. 또한, P형 웰(32d, 32e, 32f) 위에, 게이트 전극(26)과 소스/드레인 확산층(46)을 갖는 NMOS 트랜지스터(38a, 38b, 38d)가 각각 형성된다. 또한, N형 웰(16d) 위에, N형 콘택트층(18)이 형성된다. 또한, P형 웰(32g) 위에, P형 콘택트층(48)이 형성된다.
N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속된다. 또한, 반도체 기판(10)의 이면 측은 다른 바이어스 입력 단자(36)에 접속된다. 또한, P형 콘택트층(48)은 또 다른 바이어스 입력 단자(50)에 접속된다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다(도 27의 (b) 참조).
[제 7 실시예]
본 발명의 제 7 실시예에 의한 반도체 장치 및 그 제조 방법을 도 28 내지 도 31을 사용하여 설명한다. 도 28은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 28의 (a)는 평면도이며, 도 28의 (b)는 도 28의 (a)의 A-A'선 단면도이다. 도 1 내지 도 27에 나타낸 제 1 내지 제 6 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
(반도체 장치)
우선, 본 실시예에 의한 반도체 장치에 대해서 도 28을 사용하여 설명한다. 도 28은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 28의 (a)는 평면도이며, 도 28의 (b)는 도 28의 (a)의 A-A'선 단면도이다.
본 실시예에 의한 반도체 장치는 P형 반도체 기판(10)에 P형 웰(32h)이 더 형성되어 있고, P형 웰(32h)의 표면에 P형 콘택트층(64)이 더 형성되어 있어, P형 웰(32h) 및 P형 콘택트층(64)을 통하여, P형 반도체 기판(10)이 바이어스 입력 단자(36a)에 접속되는 것에 주요한 특징이 있다.
도 28에 나타낸 바와 같이, N형 웰(16d)의 지면 좌측에서의 P형 반도체 기판(10) 내에는 P형 웰(32h)이 형성되어 있다.
P형 웰(32h)의 표면에는 P형 콘택트층(64)이 형성되어 있다. P형 콘택트층(64)은 바이어스 입력 단자(36a)에 접속된다. 바이어스 입력 단자(36a)에 인가되는 바이어스 전압(VB2)은 NMOS 트랜지스터의 동작 상태에 따라 적절하게 설정된다. 즉, 바이어스 입력 단자(36a)에는 가변 바이어스(VB2)가 인가된다. 바이어스 입력 단자(36a)에 바이어스 전압(VB2)을 인가하면, P형 콘택트층(64), P형 웰(32h), P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32d, 32e)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
이와 같이, P형 반도체 기판(10)에 P형 웰(32h)을 더 형성하고, P형 웰(32h) 의 표면에 P형 콘택트층(64)을 더 형성하여, P형 웰(32h) 및 P형 콘택트층(64)을 통하여, P형 반도체 기판(10)이 바이어스 입력 단자(36a)에 접속되도록 할 수도 있다. 본 실시예의 경우에도, P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32d, 32e)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법을 도 29 내지 도 31을 사용하여 설명한다. 도 29 내지 도 31은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 29의 (a)에 나타낸 바와 같이, 소자 영역을 획정하는 소자 분리 영역(12a)을 형성한다. 소자 분리 영역(12a)은 예를 들어 STI법에 의해 형성할 수 있다.
다음으로, 도 25의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, N형 불순물층(78a, 78b)을 형성한다(도 29의 (a)참조).
다음으로, 도 25의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, P형 불순물층(76a, 76b)을 형성한다(도 29의 (b) 참조).
다음으로, 도 26의 (a)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, N형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이렇게 하여, 반도체 기판(10)의 표면으로부터 이간된 깊은 영역에, N형 불순물층(14c)이 형성된다(도 30의 (a) 참조).
다음으로, 도 26의 (b)를 사용하여 상술한 반도체 장치의 제조 방법과 동일하게 하여, N형 웰(16d∼16g)을 형성한다(도 30의 (b) 참조).
다음으로, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(96a)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 포토레지스트막(96a)을 패터닝한다. 이 때, P형 웰(32d∼32f)을 형성해야 할 영역, P형 웰(32g)을 형성해야 할 영역, 및 P형 웰(32h)을 형성해야 할 영역이 노출되도록 포토레지스트막(96a)을 패터닝한다. 이렇게 하여, P형 웰(32d∼32f)을 형성하기 위한 개구부(98a), P형 웰(32g)을 형성하기 위한 개구부(98b), 및 P형 웰(32h)을 형성하기 위한 개구부(98c)가 포토레지스트막(96a)에 형성된다.
다음으로, 이온 주입법에 의해, 포토레지스트막(96a)을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(10) 내에 도입한다. 이 때, 소자 분리 영역(12a)보다 얕은 영역에 P형 웰(32d∼32h)이 형성되도록, 이온 주입 조건을 설정한다. 이온 주입 조건은 예를 들어 이하와 같다. 도펀트 불순물로서는 예를 들어 보론을 사용한다. 가속 전압은 예를 들어 80keV로 한다. 도즈량은 예를 들어 3.0×1013㎝-2로 한다. 이렇게 하여, P형 불순물층(76a) 위에 P형 웰(32d, 32e)이 형성되고, N형 불순물층(14c) 위에 P형 웰(32f)이 형성되고, P형 불순물층(76b) 위에 P형 웰(32g) 이 형성되어, P형 반도체 기판(10) 내에 P형 웰(32h)이 형성된다(도 31의 (a) 참조). 이 후, 포토레지스트막(96a)을 박리한다.
다음으로, 전면에, 예를 들어 열산화법에 의해, 게이트 절연막(24)을 형성한 다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 폴리실리콘막(26)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 폴리실리콘막(26)을 패터닝한다. 이것에 의해, 폴리실리콘으로 이루어지는 게이트 전극(26)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a, 22c, 22d)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 저농도 확산층(30a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a, 38b, 38d)가 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 도입한다. 이것에 의해, N형의 저농도 확산층(46a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 전면에, 예를 들어 CVD법에 의해, 실리콘 산화막(28)을 형성한다.
다음으로, 실리콘 산화막(28)을 이방성 에칭한다. 이것에 의해, 게이트 전극의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(28)이 형성된다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, PMOS 트랜지스터(22a, 22c, 22d)가 형성되는 영역, P형 콘택트층(48)이 형성되는 영역, 및 P형 콘택트층(64)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 도입한다. 이것에 의해, P형의 고농도 확산층(30b), P형의 콘택트층(48), 및 P형의 콘택트층(64)이 형성된다. P형의 저농도 확산층(30a)과 P형의 고농도 확산층(30b)에 의해, LDD 구조의 소스/드레인 확산층(30)이 구성된다. 이 후, 포토레지스트막을 박리한다.
다음으로, 예를 들어 스핀 코팅법에 의해, 전면에, 포토레지스트막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, NMOS 트랜지스터(38a, 38b, 38d)가 형성되는 영역 및 N형 콘택트층(18)이 형성되는 영역을 노출시키는 개구부(도시 생략)를 포토레지스트막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트막을 마스크로 하여, N형의 도 펀트 불순물을 도입한다. 이렇게 하여, N형의 고농도 확산층(46b)과 N형의 콘택트층(18)이 형성된다. N형의 저농도 확산층(46a)과 N형의 고농도 확산층(46b)에 의해, LDD 구조의 소스/드레인 확산층(46)이 구성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 하여, N형 웰(16e, 16f, 16g) 위에, 게이트 전극(26)과, 소스/드레인 확산층(30)을 갖는 PMOS 트랜지스터(22a, 22d, 22c)가 각각 형성된다. 또한, P형 웰(32d, 32e, 32f) 위에, 게이트 전극(26)과 소스/드레인 확산층(46)을 갖는 NMOS 트랜지스터(38a, 38b, 38d)가 각각 형성된다. 또한, N형 웰(16d) 위에, N형 콘택트층(18)이 형성된다. 또한, P형 웰(32g) 위에, P형 콘택트층(48)이 형성된다. 또한, P형 웰(32h) 위에, P형 콘택트층(64)이 형성된다.
N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속된다. 또한, P형 콘택트층(64)은 다른 바이어스 입력 단자(36a)에 접속된다. 또한, P형 콘택트층(48)은 또 다른 바이어스 입력 단자(50)에 접속된다.
이렇게 하여 본 실시예에 의한 반도체 장치가 제조된다(도 31의 (b) 참조).
[제 8 실시예]
본 발명의 제 8 실시예에 의한 반도체 장치를 도 32를 사용하여 설명한다. 도 32는 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 32의 (a)는 평면도이며, 도 32의 (b)는 도 32(a)의 A-A'선 단면도이다. 도 1 내지 도 31에 나타낸 제 1 내지 제 7 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 반도체 장치는 P형 웰(32i∼32k)의 패턴의 형상이 스트라이프 형상으로 설정되어 있는 것에 주요한 특징이 있다.
도 32에 나타낸 바와 같이, 반도체 기판(10)에는 P형 웰(32i∼32k)이 스트라이프 형상으로 형성되어 있다. P형 웰(32i∼32k)에는 NMOS 트랜지스터(38a)이 각각 형성되어 있다.
또한, 반도체 기판(10)에는 N형 웰(16a, 16h∼16j)가 형성되어 있다. N 형 웰(16a, 16h∼16j)에는 PMOS 트랜지스터(22a)가 각각 형성되어 있다. N형 웰(16a)의 표면에는 N형 콘택트층(18)이 형성되어 있다. N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속되어 있다.
또한, 반도체 기판(10)에는 P형 웰(32c)이 형성되어 있다. P형 웰(32c)의 표면에는 P형 콘택트층(64)이 형성되어 있다. P형 콘택트층(64)은 바이어스 입력 단자(36a)에 접속되어 있다.
N형 웰(16a, 16h∼16j)의 하측 및 P형 웰(32i∼32k)의 하측에는 N형 불순물층(14a)이 형성되어 있다.
P형 웰(32i∼32k)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14a)에는 P형 콘택트 영역(34a)이 형성되어 있다. P형 웰(32i∼32k)은 P형 콘택트 영역(34a)을 통하여 P형 반도체 기판(10)에 접속되어 있다.
또한, N형 불순물층(14a)이 형성되어 있는 영역의 외측에서의 P형 반도체 기판(10) 내에는 P형 불순물층(70)이 형성되어 있다. P형 웰(32c)은 P형 불순물층(70)을 통하여, P형 반도체 기판(10)에 접속되어 있다.
P형 콘택트 영역(34a) 및 P형 불순물층(70)은 P형 반도체 기판(10)의 전면에 P형의 도펀트 불순물을 도입하고, 이 후, P형 콘택트 영역(34a)이 형성되어야 할 영역을 제외하는 영역, 및 P형 불순물층(70)이 형성되어야 할 영역을 제외한 영역에, N형의 도펀트 불순물을 고농도로 도입함으로써 형성되어 있다. P형 콘택트 영역(34a)에서의 불순물 농도 및 P형 불순물층(70)에서의 불순물 농도는 P형 반도체 기판(10)에서의 불순물 농도보다 높게 되어 있다.
P형 웰(32c)의 바로 아래에 P형 불순물층(70)이 형성되어 있고, P형 웰(32i∼32k)의 바로 아래에 각각 P형 콘택트 영역(34a)이 형성되어 있기 때문에, P형 콘택트층(64), P형 웰(32c), P형 불순물층(70), P형 반도체 기판(10) 및 P형 콘택트 영역(34a)을 통하여, P형 웰(32i∼32k)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
N형 웰(16a, 16h∼16j)이 N형 불순물층(14a)에 의해 서로 접속되어 있고, N형 불순물층(14a)이 N형 웰(16a) 및 N형 콘택트층(18)을 통하여 바이어스 인가 단자(20)에 접속되어 있기 때문에, N형 웰(16a, 16h∼16j)에 일괄하여 바이어스 전압(VB1)을 인가하는 것이 가능하다.
본 실시예와 같이, P형 웰(32i∼32k)의 패턴의 형상을 스트라이프 형상으로 설정할 수도 있다.
[제 9 실시예]
본 발명의 제 9 실시예에 의한 반도체 장치를 도 33을 사용하여 설명한다. 도 33은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 33의 (a)는 평면도이며, 도 33의 (b)는 도 33의 (a)의 A-A'선 단면도이다. 도 1 내지 도 32에 나타낸 제 1 내지 제 8 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 반도체 장치는 P형 웰(32a~32c, 32l∼32n)의 패턴이 형상이나 사이즈 등이 적절하게 설정되어 있는 것에 주요한 특징이 있다.
도 33에 나타낸 바와 같이, 반도체 기판(10)에는 P형 웰(32a, 32b, 32l∼32n)이 형성되어 있다. P형 웰(32l)은 스트라이프 형상으로 형성되어 있다. P형 웰(32m)의 면적은 조금 작게 설정되어 있다. P형 웰(32n)은 선 형상으로 형성되어 있다. 각각의 P형 웰(32a, 32b, 32m, 32n)에는 NMOS 트랜지스터(38a~38c)가 형성되어 있다.
또한, 반도체 기판(10)에는 N형 웰(16a~16c, 16k)이 형성되어 있다. 각각의 N형 웰(16a~16c, 16k)에는 PMOS 트랜지스터(22a~22c)가 형성되어 있다. N형 웰(16a)의 표면에는 N형 콘택트층(18)이 형성되어 있다. N형 콘택트층(18)은 바이어스 입력 단자(20)에 접속되어 있다.
또한, 반도체 기판(10)에는 P형 웰(32c)이 형성되어 있다. P형 웰(32c)의 표면에는 P형 콘택트층(64)이 형성되어 있다. P형 콘택트층(64)은 바이어스 입력 단자(36a)에 접속되어 있다.
N형 웰(16a~16c, 16k)의 하측 및 P형 웰(32a~32c, 32l)의 하측에는 N형 불순물층(14d)이 형성되어 있다.
P형 웰(32a, 32c, 32m, 32n)이 형성되어 있는 영역의 바로 아래에서의 N형 불순물층(14d)에는 P형 콘택트 영역(34)이 형성되어 있다. P형 콘택트 영역(34)은 N형의 도펀트 불순물을 반도체 기판(10) 내에 도입하여 N형 불순물층(14)을 형성할 때에, N형의 도펀트 불순물을 부분적으로 도입하지 않도록 함으로써 형성되어 있다. 이 때문에, P형 콘택트 영역(34)에서의 불순물 농도와 반도체 기판(10)에서의 불순물 농도는 서로 동등하게 되어 있다. P형 웰(32a, 32c, 32m, 32n)은 P형 콘택트 영역(34)을 통하여 P형 반도체 기판(10)에 접속되어 있다.
P형 웰(32a, 32c, 32m, 32n)이 P형 콘택트 영역(34) 및 P형 반도체 기판(10)을 통하여 서로 접속되어 있고, P형 웰(32c)이 P형 콘택트층(64)을 통하여 바이어스 입력 단자(36a)에 접속되어 있기 때문에, P형 콘택트층(64), P형 웰(32c), P형 콘택트 영역(34), P형 반도체 기판(10) 및 P형 콘택트 영역(34)을 통하여, P형 웰(32a, 32m, 32n)에 바이어스 전압(VB2)을 인가하는 것이 가능하다.
또한, N형 웰(16a~16c, 16k)이 N형 불순물층(14c)에 의해 서로 접속되어 있고, N형 불순물층(14c)이 N형 웰(16a) 및 N형 콘택트층(18)을 통하여 바이어스 인가 단자(20)에 접속되어 있기 때문에, N형 웰(16a~16c, 16k)에 일괄하여 바이어스 전압(VB1)을 인가하는 것이 가능하다.
본 실시예와 같이, P형 웰(32a~32c, 32l∼32n)의 패턴의 형상이나 사이즈 등을 적절하게 설정할 수도 있다.
[제 10 실시예]
본 발명의 제 10 실시예에 의한 반도체 장치의 설계 방법, 및 그 설계 방법을 컴퓨터에 실행시키기 위한 컴퓨터 프로그램을 도 34 내지 도 41을 사용하여 설명한다. 도 34는 본 실시예에 의한 반도체 장치의 설계 방법을 나타낸 플로차트이다. 더 구체적으로는, 도 34는 본 실시예에 의한 반도체 장치의 설계 방법을 실행하는 컴퓨터 프로그램의 알고리즘을 나타내고 있다. 도 35 내지 도 41은 본 실시예에 의한 반도체 장치의 설계 방법을 나타낸 평면도이다. 도 1 내지 도 33에 나타낸 제 1 내지 제 9 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 반도체 장치의 설계 방법은 제 1 내지 제 9 실시예 중 어느 하나에 의한 반도체 장치를 설계할 때에 적용하는 것이 가능하다. 또한, 본 실시예에 의한 반도체 장치의 설계 방법은 제 1 내지 제 9 실시예에 의한 반도체 장치를 설계하는 경우에 한정되는 것이 아니라, 다른 모든 반도체 장치를 설계할 때에 적절하게 사용하는 것이 가능하다.
본 실시예에 의한 반도체 장치의 설계 방법은 예를 들어 본 실시예에 의한 설계 방법을 실행하기 위한 컴퓨터 프로그램이 인스톨된 반도체 설계용 장치(CAD)를 이용하여, 실행하는 것이 가능하다. 이러한 컴퓨터 프로그램은 예를 들어 CD-ROM 등의 기록 매체에 의해 제공하는 것이 가능하다. 또한, 이러한 컴퓨터 프로그램을 반도체 설계용 장치에 미리 인스톨해 둘 수도 있다.
우선, 도 34 및 35의 (a)에 나타낸 바와 같이, P형 반도체 기판(10) 내에 매립되는 N형 불순물층(14)의 패턴의 레이아웃을 행한다(스텝 S1).
다음으로, 도 35의 (b)에 나타낸 바와 같이, N형 불순물층(14) 위에 형성되는 N형 웰(16)의 패턴의 레이아웃을 행한다(스텝 S2).
다음으로, 도 35의 (c)에 나타낸 바와 같이, N형 불순물층(14) 위에 형성되는 P형 웰(32a, 32b)의 패턴의 레이아웃을 행한다(스텝 S3).
또한, 여기서는 N형 웰(16)의 패턴의 레이아웃을 행한 후에, P형 웰(32a, 32b)의 패턴의 레이아웃을 행하는 경우를 예로 들어 설명했지만, P형 웰(32a, 32b)의 패턴의 레이아웃을 행한 후에, N형 웰(16)의 패턴의 레이아웃을 행할 수도 있다.
다음으로, 도 36의 (a)에 나타낸 바와 같이, P형 콘택트 영역(34)의 패턴의 레이아웃을 행한다(스텝 S4). 이 때, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 P형 콘택트 영역(34)이 선택적으로 형성되도록, P형 콘택트 영역(34)의 패턴의 레이아웃을 행한다. 또한, P형 웰(32b)의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)을 형성하지 않는다. P형 웰(32b)은 P형 반도체 기판(10)으로부터 전기적으로 분리할 필요가 있기 때문이다.
다음으로, P형 웰(32a)이 형성되는 영역 내에서의 P형 콘택트 영역(34)의 면적 총 합계(A)를 산출한다. 그리고, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)(소정의 파라미터)을 산출한다(스텝 S5). 이렇게 하여, 소정의 파라미터에 관한 연산이 행해진다.
다음으로, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 범위 내인지의 여부, 즉, 소정의 설계 기준을 만족하 고 있는지의 여부를 판단한다(스텝 S6).
P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 작은 경우, 즉, 이러한 비율(A/B)이 소정의 설계 기준의 하한값보다 작은 경우에는 P형 웰(32a)과 P형 반도체 기판(10) 사이의 전기 저항이 너무 커져, P형 웰(32a)에 원하는 바이어스 전압(VB2)을 인가하는 것이 곤란해진다.
한편, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 큰 경우, 즉, 이러한 비율(A/B)이 소정의 설계 기준의 상한값보다 큰 경우에는 N형 불순물층(14)에서 면 내 방향에서의 전기 저항이 너무 커져, N형 웰(16)에 원하는 바이어스 전압(VB1)을 인가하는 것이 곤란해진다.
따라서, P형 콘택트 영역(34)을 형성할 때는 P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키도록 하는 것이 필요하다.
P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족하고 있는 경우에는 P형 콘택트 영역(34)의 패턴의 레이아웃을 행하는 스텝이 종료한다.
한편, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키지 않는 경우에는 P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등을 행한다(스텝 S7).
P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비 율(A/B)이 소정의 설계 기준의 하한값보다 작은 경우에는 도 36에 나타낸 바와 같이, P형 콘택트 영역(34)의 수를 증가시킨다. 도 36의 (a)는 P형 콘택트 영역(34)을 추가하기 전의 상태를 나타내고 있고, 도 36의 (b)는 P형 콘택트 영역(34)을 추가한 후의 상태를 나타내고 있다. 도 36의 (b)의 P형 콘택트 영역(34(add))은 추가된 P형 콘택트 영역을 나타내고 있다. P형 콘택트 영역(34)의 수를 증가시키면, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 크게 하는 것이 가능하다.
또한, 도 37에 나타낸 바와 같이, P형 콘택트 영역(34)을 변형시킬 수도 있다. 도 37의 (a)는 P형 콘택트 영역을 변형시키기 전의 상태를 나타내고 있고, 도 37의 (b)는 P형 콘택트 영역을 변형시킨 후의 상태를 나타내고 있다. 도 37의 (b)에 나타낸 P형 콘택트 영역(34(mod))은 변형된 P형 콘택트 영역을 나타내고 있다. P형 콘택트 영역(34)의 면적이 커지도록 P형 콘택트 영역(34)을 변형시키면, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 크게 하는 것이 가능하다.
또한, 도 38에 나타낸 바와 같이, P형 콘택트 영역(34)을 이동시킬 수도 있다. 도 38의 (a)는 P형 콘택트 영역을 이동시키기 전의 상태를 나타내고 있고, 도 38의 (b)는 P형 콘택트 영역을 이동시킬 때의 상태를 나타내고 있고, 도 38의 (c)는 P형 콘택트 영역을 이동시킨 후의 상태를 나타내고 있다. 도 38의 (b) 및 도 38의 (c)에 나타낸 P형 콘택트 영역(34(mov))은 이동한 P형 콘택트 영역을 나타내고 있다. 예를 들어, 도 38의 (a)에 나타낸 바와 같이, P형 콘택트 영역(34)의 일 부가 P형 웰(32a)이 형성되는 영역의 외측으로 돌출되어 있는 경우에는 이러한 P형 콘택트 영역(34)을 P형 웰(32a)이 형성되는 영역의 내측으로 이동시키면 좋다(도 38의 (b)참조). 콘택트 영역(34)을 이동시킴으로써도, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 크게 하는 것이 가능하다(도 38의 (c)참조).
한편, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준의 상한값보다 큰 경우에는 도 39에 나타낸 바와 같이, P형 웰(32a)이 형성되는 영역 내에 형성되는 콘택트 영역(34)의 수를 삭감한다. 도 39의 (a)는 P형 콘택트 영역의 수를 삭감하기 전의 상태를 나타내고 있고, 도 39의 (b)는 P형 콘택트 영역의 수를 삭감할 때의 상태를 나타내고 있고, 도 39의 (c)는 P형 콘택트 영역의 수를 삭감한 후의 상태를 나타내고 있다. 도 39의 (b)에 나타낸 P형 콘택트 영역(34(del))은 삭제의 대상으로 되는 P형 콘택트 영역을 나타내고 있다. 이와 같이, P형 콘택트 영역(34)의 수를 삭감하면, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 작게 하는 것이 가능하다.
도 40에 나타낸 바와 같이, P형 콘택트 영역(34)을 변형시킬 수도 있다. 도 40의 (a)는 P형 콘택트 영역을 변형시키기 전의 상태를 나타내고 있고, 도 40의 (b)는 P형 콘택트 영역을 변형시킨 후의 상태를 나타내고 있다. 도 40의 (b)에 나타낸 P형 콘택트 영역(34(mov))은 변형 후의 P형 콘택트 영역을 나타내고 있다. 이와 같이, 콘택트 영역(34)의 면적이 작아지도록 콘택트 영역(34)을 변형시킴으로 써도, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 작게 하는 것이 가능하다.
또한, 도 41에 나타낸 바와 같이, 콘택트 영역(34)을 이동시킬 수도 있다. 도 41의 (a)는 P형 콘택트를 이동시키기 전의 상태를 나타내고 있고, 도 41의 (b)는 P형 콘택트 영역을 이동시킬 때의 상태를 나타내고 있고, 도 41의 (c)는 P형 콘택트 영역을 이동시킨 후의 상태를 나타내고 있다. 도 41의 (b) 및 도 41의 (c)의 P형 콘택트 영역(34(mov))은 이동한 P형 콘택트 영역을 나타내고 있다. 예를 들어, P형 웰(32a)이 형성되는 영역 내에 형성되는 P형 콘택트 영역(34)의 일부가, P형 웰(32a)이 형성되는 영역의 외측으로 돌출되도록, 콘택트 영역(34)을 이동시킬 수도 있다(도 41의 (b) 및 도 41의 (c)참조). P형 콘택트 영역(34)의 일부가 P형 웰(32a)이 형성되는 영역의 외측으로 돌출되도록 P형 콘택트 영역(34)을 이동시킴으로써도, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 작게 하는 것이 가능하다.
P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등(스텝 S7)을 행한 후에는 상기와 동일하게 하여, P형 웰(32a)이 형성되는 영역 내에서의 콘택트 영역(34)의 면적 총 합계(A)를 다시 산출한다. 그리고, 상기와 동일하게 하여, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)을 산출한다(스텝 S5).
다음으로, 상기와 동일하게 하여, P형 웰(32a)의 면적(B)에 대한 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 범위 내인지의 여부, 즉, 소정의 설계 기준을 만족하고 있는지의 여부를 판단한다(스텝 S6).
P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키지 않는 경우에는 P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등(스텝 S7)을 더 행한다.
한편, P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 소정의 설계 기준을 만족시키도록 된 경우에는 P형 콘택트 영역(34)의 패턴의 레이아웃을 행하는 스텝이 종료한다.
이와 같이, 본 실시예에 의하면, P형 웰(32a)의 패턴, 콘택트 영역(34)의 패턴 등에 근거하여 소정의 파라미터(A/B)의 연산을 행하여, 소정의 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단하고, 소정의 파라미터가 소정의 설계 기준을 만족시키지 않는 경우에는 소정의 파라미터가 소정의 설계 기준을 만족시키도록 P형 콘택트 영역(34)의 추가, 삭제, 변형, 이동 등을 행하기 때문에, 반도체 장치의 설계를 용이하게 행할 수 있다.
(변형예)
다음으로, 본 실시예에 의한 반도체 장치의 설계 방법의 변형예, 및 그 설계 방법을 컴퓨터에 실행시키기 위한 컴퓨터 프로그램의 변형예를 도 35 내지 도 42를 사용하여 설명한다. 도 42는 본 변형예에 의한 반도체 장치의 설계 방법을 나타낸 플로차트이다. 더 구체적으로는, 도 42는 본 실시예에 의한 반도체 장치의 설계 방법을 실행하는 컴퓨터 프로그램의 알고리즘을 나타내고 있다.
우선, 도 42 및 도 35의 (a)에 나타낸 바와 같이, P형 반도체 기판(10) 내에 매립되는 N형 불순물층(14)의 패턴의 레이아웃을 행한다(스텝 S11). 스텝 S11은 도 34를 사용하여 상술한 스텝 S1과 동일하다.
다음으로, 도 35의 (b)에 나타낸 바와 같이, N형 불순물층(14) 위에 형성되는 N형 웰(16)의 패턴의 레이아웃을 행한다(스텝 S12). 스텝 S12는 도 34를 사용하여 상술한 스텝 S2와 동일하다.
다음으로, 도 35의 (c)에 나타낸 바와 같이, N형 불순물층(14) 위에 형성되는 P형 웰(32a, 32b)의 패턴의 레이아웃을 행한다(스텝 S13). 스텝 S13은 도 34를 사용하여 상술한 스텝 S3과 동일하다.
또한, 여기서는 N형 웰(16)의 패턴의 레이아웃을 행한 후에, P형 웰(32a, 32b)의 패턴의 레이아웃을 행하는 경우를 예로 들어 설명했지만, P형 웰(32a, 32b)의 패턴의 레이아웃을 행한 후에, N형 웰(16)의 패턴의 레이아웃을 행할 수도 있다.
다음으로, 도 36의 (a)에 나타낸 바와 같이, P형 콘택트 영역(34)의 패턴의 레이아웃을 행한다(스텝 S14). 스텝 S14는 도 34를 사용하여 상술한 스텝 S4과 동일하다.
다음으로, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스(소정의 파라미터)를 산출한다(스텝 S15). 이렇게 하여, 소정의 파라미터에 관한 연산이 실행된다.
다음으로, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 범위 내인지의 여부, 즉, 소정의 설계 기준을 만족하고 있는지의 여부를 판단한다(스텝 S16).
P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 너무 작은 경우, 즉, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준의 하한값보다 작은 경우에는 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 작은 경우와 동일하게, P형 웰(32a)과 P형 반도체 기판(10) 사이의 전기 저항이 너무 커져, P형 웰(32a)에 원하는 바이어스 전압(VB2)을 인가하는 것이 곤란해진다.
한편, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 너무 큰 경우, 즉, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준의 상한값보다 큰 경우에는 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적 총 합계(A)의 비율(A/B)이 너무 큰 경우와 동일하게, N형 불순물층(14)에서의 면 내 방향에서의 전기 저항이 너무 커져, N형 웰(16)에 원하는 바이어스 전압(VB1)을 인가하는 것이 곤란해질 우려가 있다.
따라서, P형 콘택트 영역(34)을 형성할 때에는 P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키도록 하는 것이 필요하다.
P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족하고 있는 경우에는 P형 콘택트 영역(34)의 패턴의 레이아웃을 행하는 스텝이 종료한다.
한편, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준 을 만족시키지 않는 경우에는 P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등을 행한다(스텝 S17).
P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준의 하한값보다 작은 경우에는 도 36에 나타낸 바와 같이, P형 콘택트 영역(34)의 수를 증가시킨다. P형 콘택트 영역(34)의 수를 증가시키면, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 크게 하는 것이 가능하다.
또한, 도 37에 나타낸 바와 같이, P형 콘택트 영역(34)을 변형시킬 수도 있다. P형 콘택트 영역(34)의 면적이 커지도록 P형 콘택트 영역(34)을 변형시키면, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 크게 하는 것이 가능하다.
또한, 도 38에 나타낸 바와 같이, P형 콘택트 영역(34)을 이동시킬 수도 있다. 콘택트 영역(34)을 이동시킴으로써도, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 크게 하는 것이 가능하다.
한편, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 설계 기준의 상한값보다 큰 경우에는 도 39에 나타낸 바와 같이, P형 웰(32a)이 형성되는 영역 내에 형성되는 콘택트 영역(34)의 수를 삭감한다. P형 콘택트 영역(34)의 수를 삭감하면, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 작게 하는 것이 가능하다.
또한, 도 40에 나타낸 바와 같이, P형 콘택트 영역(34)을 변형시킬 수도 있다. 콘택트 영역(34)의 면적이 작아지도록 콘택트 영역(34)을 변형시킴으로써도, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 작게 하는 것이 가능하다.
또한, 도 41에 나타낸 바와 같이, 콘택트 영역(34)을 이동시킬 수도 있다. P형 콘택트 영역(34)의 일부가 P형 웰(32a)이 형성되는 영역의 외측으로 돌출되도록, P형 콘택트 영역(34)을 이동시킴으로써도, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 작게 하는 것이 가능하다.
P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등(스텝 S17)을 행한 후에는 상기와 동일하게 하여, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스를 다시 산출한다(스텝 S15).
다음으로, 상기와 동일하게 하여, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 범위 내인지의 여부, 즉, 소정의 설계 기준을 만족하고 있는지의 여부를 판단한다(스텝 S16).
P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키지 않는 경우에는 P형 콘택트 영역(34)의 추가, 삭감, 변형, 이동 등(스텝 S17)을 더 행한다.
한편, P형 웰(32a)과 반도체 기판(10) 사이의 컨덕턴스가 소정의 설계 기준을 만족시키도록 된 경우에는 P형 콘택트 영역(34)의 패턴의 레이아웃을 행하는 스텝이 종료한다.
이와 같이 본 변형예에 의하면, P형 웰(32a)의 패턴, P형 콘택트 영역(34)의 패턴 등에 의거하여, 소정의 파라미터(컨덕턴스)의 연산을 행하여, 소정의 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단하고, 소정의 파라미터가 소정의 설계 기준을 만족시키지 않는 경우에는 소정의 파라미터가 소정의 설계 기준을 만족시키도록 P형 콘택트 영역(34)의 추가, 삭제, 변형, 이동 등을 행한다. 이 때문에, 본 변형예에 의해서도, 반도체 장치의 설계를 용이하게 행할 수 있다.
[제 11 실시예]
본 발명의 제 11 실시예에 의한 반도체 장치를 도 44를 사용하여 설명한다. 도 44는 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 44의 (a)는 평면도이며, 도 44의 (b)는 도 44의 (a)의 A-A'선 단면도이다. 도 1 내지 도 43에 나타낸 제 1 내지 제 10 실시예에 의한 반도체 장치 및 그 제조 방법 등과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 반도체 장치는 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계가, P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있는 것에 주요한 특징이 있다.
도 44에 나타낸 바와 같이, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에는 P형 콘택트 영역(34)이 선택적으로 형성되어 있다. 여기서는 P형 콘택트 영역(34)의 평면 형상은 장방형으로 설정되어 있다.
N형 불순물층(14)은 P형 웰(32a)의 바로 아래뿐만 아니라, N형 웰(16b)의 바로 아래에도 형성되어 있다. P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)과 N형 웰(16b)의 바로 아래에서의 N형 불순물층(14)은 일체로 형성되어 있다.
도 45는 제 1 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 45의 (a)는 평면도이며, 도 45의 (b)는 도 45의 (b)의 A-A'선 단면도이다. 도 45에 나타낸 제 1 비교예에 의한 반도체 장치에서는 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계가 P형 웰(32a)의 바로 아래에서의 P형 콘 택트 영역(34)을 제외하는 영역의 면적에 대하여 상당히 크게 설정되어 있기 때문에, P형 웰(32a)의 바로 아래에서 N형 불순물층(14)의 면 내 방향에서의 전기 저항이 매우 커지고 있다. 또한, N형 웰(16b)과 N형 불순물층(14)이 N형 웰(16b)의 에지부에서만 접속되어 있기 때문에, N형 웰(16b)의 근방 영역에서의 N형 불순물층(14) 등의 전기 저항이 매우 커지고 있다. 이 때문에, 도 45에 나타낸 제 1 비교예에 의한 반도체 장치에서는 바이어스 입력 단자(20)에 직접 접속된 N형 웰(16a)에 인가되는 바이어스 전압과, 바이어스 입력 단자(20)로부터 비교적 이간된 위치에 배치된 N형 웰(16b)에 인가되는 바이어스 전압 사이에, 큰 차가 생기게 된다.
이에 대하여, 본 실시예에서는 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계가, P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있기 때문에, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)의 면 내 방향에서의 전기 저항을 충분히 작게 설정할 수 있다. 또한, N형 불순물층(14)은 P형 웰(32a)의 바로 아래뿐만 아니라, N형 웰(16b)의 바로 아래에도 형성되어 있어, P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)과 N형 웰(16b)의 바로 아래에서의 N형 불순물층(14)는 일체로 형성되어 있다. 이 때문에, 본 실시예에 의하면, N형 불순물층(14)의 면 내 방향에서의 전기 저항을 비교적 작게 억제할 수 있다. 따라서, 본 실시예에 의하면, N형 웰(16a)과 P형 웰(32a)에 원하는 바이어스 전압을 인가할 수 있는 동시에, N형 웰(16b)에도 원하는 바이어스 전압을 확실하게 인가할 수 있다.
(제 1 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 1 변형예를 도 46을 사용하여 설명한다. 도 46은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 46의 (a)는 평면도이며, 도 46의 (b)는 도 46의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계가 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 크게 설정되어 있지만, N형 불순물층(14)이 P형 웰(32a)의 바로 아래뿐만 아니라, N형 웰(16b)의 바로 아래에도 형성되어 있는 것에 주요한 특징이 있다.
본 변형예에서는 P형 웰(32a)의 바로 아래에서는 N형 불순물층(14)의 면 내 방향에서의 전기 저항은 비교적 크지만, N형 웰(16b)의 바로 아래에서는 N형 불순물층(14)의 면 내 방향에서의 전기 저항은 비교적 작다.
따라서, 본 변형예에 의하면, 도 45에 나타낸 비교예에 의한 반도체 장치와 비교하여, N형 불순물층(14)의 면 내 방향에서의 전기 저항을 작게 억제하는 것이 가능해진다.
이와 같이, P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계를 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 크게 설정하는 한편으로, P형 웰(32a)의 바로 아래의 N형 불순물층(14)과 N형 웰(16b)바로 아래의 N형 불순물층(14)을 일체로 형성하도록 할 수도 있다.
(제 2 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 2 변형예를 도 47을 사용하여 설명한다. 도 47은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 47의 (a)는 평면도이며, 도 47의 (b)는 도 47의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계가 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있지만, N형 웰(16b)과 N형 불순물층(14)이 N형 웰(16b)의 에지부에서만 접속되어 있는 것에 주요한 특징이 있다.
본 변형예에서는 N형 웰(16b)의 근방 영역에서의 N형 불순물층(14) 등의 전기 저항은 비교적 크지만, P형 웰(32a)의 바로 아래에서는 N형 불순물층(14)의 면 내 방향에서의 전기 저항은 비교적 작다.
따라서, 본 변형예에 의하면, 도 45에 나타낸 비교예에 의한 반도체 장치와 비교하여, N형 불순물층(14)의 면 내 방향에서의 전기 저항을 작게 억제하는 것이 가능해진다.
이와 같이, P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)의 면적 총 합계를 P형 웰(32a)의 바로 아래에서의 P형 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정하는 한편으로, N형 웰(16b)과 N형 불순물층(14)을 N형 웰(16b)의 에지부에서만 접속하도록 할 수도 있다.
(제 3 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 3 변형예를 도 48을 사용하여 설명한다. 도 48은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 48의 (a)는 평면도이며, 도 48의 (b)는 도 48의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 콘택트 영역(34)의 평면 형상이 정방형으로 설정되어 있고, P형 콘택트 영역(34)이 매트릭스 형상으로 배치되어 있는 것에 주요한 특징이 있다.
도 48에 나타낸 바와 같이, 본 변형예에서는 P형 콘택트 영역(34)의 평면 형상은 정방형으로 설정되어 있다. P형 콘택트 영역(34)은 P형 웰의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다. P형 콘택트 영역(34)은 매트릭스 형상으로 배치되어 있다.
이와 같이, 평면 형상이 정방형인 P형 콘택트 영역(34)을 매트릭스 형상으로 배치하도록 할 수도 있다.
(제 4 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 4 변형예를 도 49를 사용하여 설명한다. 도 49는 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 49의 (a)는 평면도이며, 도 49의 (b)는 도 49의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 평면 형상이 정방형인 P형 콘택트 영역(34)에 다수 형성되어 있고, P형 콘택트 영역(34)의 위치가 소정의 방향으로 서서히 시프트되어 배치되어 있는 것에 주요한 특징이 있다.
도 49에 나타낸 바와 같이, 본 변형예에서는 P형 콘택트 영역(34)의 평면 형상은 정방형으로 설정되어 있다. P형 콘택트 영역(34)은 P형 웰의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다. P형 콘택트 영역(34)은 소정의 방향으로 서서히 시프트되어 배치되어 있다.
이와 같이, 평면 형상이 정방형인 P형 콘택트 영역(34)을 소정의 방향으로 서서히 시프트되어 배치되도록 할 수도 있다.
(제 5 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 5 변형예를 도 50을 사용하여 설명한다. 도 50은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 50의 (a)는 평면도이며, 도 50의 (b)는 도 50의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 콘택트 영역(34)의 평면 형상이 원형으로 설정되어 있는 것에 주요한 특징이 있다.
도 50에 나타낸 바와 같이, 본 변형예에서는 P형 콘택트 영역(34)의 평면 형상은 원형으로 설정되어 있다. P형 콘택트 영역(34)은 P형 웰의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
N형 불순물층(14)은 N형 웰(16a)의 바로 아래, P형 웰(32a)의 바로 아래 및 N형 웰(16b)의 바로 아래에, 일체로 형성되어 있다.
이와 같이, P형 콘택트 영역(34)의 평면 형상을 원형으로 설정할 수도 있다.
(제 6 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 6 변형예를 도 51을 사용하여 설명한다. 도 51은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 51의 (a)는 평면도이며, 도 51의 (b)는 도 51의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 N형 웰(16a)과 N형 불순물층(14)이 N형 불순물층(14)의 단부에서만 접속되어 있고, N형 웰(16b)과 N형 불순물층(14)이 N형 불순물층(14)의 단부에서만 접속되어 있는 것에 주요한 특징이 있다.
도 50에 나타낸 바와 같이, 본 변형예에서는 P형 콘택트 영역(34)의 평면 형상은 원형으로 설정되어 있다. P형 콘택트 영역(34)은 P형 웰의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
N형 웰(16a)과 N형 불순물층(14)은 N형 불순물층(14)의 단부에서만 접속되어 있다. N형 웰(16b)과 N형 불순물층(14)은 N형 불순물층(14)의 단부에서만 접속되어 있다.
본 변형예에서는 N형 불순물층(14)이 N형 웰(16a)의 바로 아래에서 일부에서밖에 형성되어 있지 않고, 또한, N형 불순물층(14)이 N형 웰(16n)의 바로 아래에서 일부에서밖에 형성되어 있지 않기 때문에, N형 불순물층(14) 등에서의 면 내 방향에서의 전기 저항은 약간 높아지는 경향이 있다.
본 변형예와 같이 구성한 경우일지라도, 원하는 바이어스 전압을 N형 웰(16a, 16b) 및 P형 웰(32a)에 인가하는 것은 가능하다.
(제 7 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 7 변형예를 도 52를 사용하여 설명한다. 도 52는 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 52의 (a)는 평면도이며, 도 52의 (b)는 도 52의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 콘택트 영역(34)의 평면 형상이 원형으로 설정되어 있고, P형 콘택트 영역(34)의 크기가 랜덤으로 설정되어 있는 것에 주요한 특징이 있다.
도 52에 나타낸 바와 같이, 본 변형예에서는 P형 콘택트 영역(34)의 평면 형상은 원형으로 설정되어 있다. P형 콘택트 영역(34)의 크기는 랜덤으로 설정되어 있다. P형 콘택트 영역(34)은 P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
이와 같이, P형 콘택트 영역(34)의 크기를 랜덤으로 설정할 수도 있다.
(제 8 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 8 변형예를 도 53을 사용하여 설명한다. 도 53은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 53의 (a)는 평면도이며, 도 53의 (b)는 도 53의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 평면 형상이 정방형인 P형 콘택트 영역(34)과 평면 형상이 팔각형인 P형 콘택트 영역(34)이 적절하게 형성되어 있다.
도 53에 나타낸 바와 같이, 본 변형예에서는 평면 형상이 정방형인 P형 콘택트 영역(34)과 평면 형상이 팔각형인 P형 콘택트 영역(34)이 적절하게 형성되어 있다. P형 콘택트 영역(34)은 P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
이와 같이, 평면 형상이 정방형인 P형 콘택트 영역(34)과 평면 형상이 팔각형인 P형 콘택트 영역(34)이 적절하게 형성될 수도 있다.
(제 9 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 9 변형예를 도 54를 사용하여 설명한다. 도 54는 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이 다. 도 54의 (a)는 평면도이며, 도 54의 (b)는 도 54의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 평면 형상이 삼각형인 P형 콘택트 영역(34)이 형성되어 있는 것에 주요한 특징이 있다.
도 54에 나타낸 바와 같이, 본 변형예에서는 평면 형상이 삼각형인 P형 콘택트 영역(34)이 형성되어 있다. P형 콘택트 영역(34)은 P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
이와 같이, 평면 형상이 삼각형인 P형 콘택트 영역(34)을 형성하도록 할 수도 있다.
(제 10 변형예)
다음으로, 본 실시예에 의한 반도체 장치의 제 10 변형예를 도 55를 사용하여 설명한다. 도 55는 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 55의 (a)는 평면도이며, 도 55의 (b)는 도 55의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 평면 형상이 원형인 P형 콘택트 영역(34), 평면 형상이 정방형인 P형 콘택트 영역(34), 평면 형상이 삼각형인 P형 콘택트 영역(34) 등, 여러 가지 평면 형상의 P형 콘택트 영역(34)이 형성되어 있는 것에 주요한 특징이 있다.
도 55에 나타낸 바와 같이, 본 변형예에서는 평면 형상이 원형인 P형 콘택트 영역(34), 평면 형상이 정방형인 P형 콘택트 영역(34), 평면 형상이 삼각형인 P형 콘택트 영역(34) 등, 여러 가지 평면 형상의 P형 콘택트 영역(34)이 형성되어 있 다. P형 콘택트 영역(34)은 P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)에 선택적으로 형성되어 있다.
이와 같이, 여러 가지 평면 형상의 P형 콘택트 영역(34)을 형성하도록 할 수도 있다.
[제 12 실시예]
본 발명의 제 12 실시예에 의한 반도체 장치를 도 56을 사용하여 설명한다. 도 56은 본 실시예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 56의 (a)는 평면도이며, 도 56의 (b)는 도 56의 (a)의 A-A'선 단면도이다. 도 1 내지 도 55에 나타낸 제 1 내지 제 11 실시예에 의한 반도체 장치 및 그 제조 방법 등과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 반도체 장치는 N형 불순물층(14)이 형성되어 있는 영역 내의 전체에 콘택트 영역(34)이 형성되어 있고, N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가, N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있는 것에 주요한 특징이 있다.
도 56에 나타낸 바와 같이, 본 실시예에서는 N형 불순물층(14)이 형성되어 있는 영역 내의 전체에 콘택트 영역(34)이 형성되어 있다. 여기서는 P형 콘택트 영역(34)의 평면 형상은 예를 들어 장방형으로 설정되어 있다.
N형 불순물층(14)은 P형 웰(32a)의 바로 아래뿐만 아니라, N형 웰(16a, 16b) 의 바로 아래에도 형성되어 있다. P형 웰(32a)의 바로 아래에서의 N형 불순물층 (14)과 N형 웰(16a)의 바로 아래에서의 N형 불순물층(14)과 N형 웰(16b)의 바로 아래에서의 N형 불순물층(14)은 일체로 형성되어 있다.
도 57은 제 2 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 57의 (a)는 평면도이며, 도 57의 (b)는 도 57의 (a)의 A-A'선 단면도이다. 도 57에 나타낸 제 2 비교예에 의한 반도체 장치에서는 N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가, N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 크게 설정되어 있기 때문에, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 매우 커지고 있다. 구체적으로는, 도 57에서는 N형 불순물층(14)이 형성된 영역의 면적에 대한 콘택트 영역(34)의 총 합계의 면적은 53.3%로 설정되어 있다. 이 때문에, 도 57에 나타낸 제 2 비교예에 의한 반도체 장치에서는 바이어스 입력 단자(20)에 직접 접속된 N형 웰(16a)에 인가되는 바이어스 전압과, 바이어스 입력 단자(20)로부터 비교적 이간된 위치에 배치된 N형 웰(16b)에 인가되는 바이어스 전압 사이에, 큰 차가 생기게 된다.
이에 대하여, 본 실시예에서는 N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가, N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있다. 구체적으로는, 도 56에 나타낸 본 실시예에 의한 반도체 장치에서는 N형 불순물층(14)이 형성된 영역의 면적에 대한 콘택트 영역(34)의 총 합계의 면적은 35.6%로 설정되어 있다. 이 때문에, 본 실시예에 의하면, N형 불순물층(14)의 면 내 방향에서의 전기 저항을 비 교적 작게 억제할 수 있어, 바이어스 입력 단자(20)에 직접 접속된 N형 웰(16a)에 인가되는 바이어스 전압과, 바이어스 입력 단자(20)로부터 비교적 이간된 위치에 배치된 N형 웰(16b)에 인가되는 바이어스 전압을 대략 동등하게 설정할 수 있다. 따라서, 본 실시예에 의하면, N형 불순물층(14)이 형성되어 있는 영역 내의 전체에 콘택트 영역(34)을 형성한 경우에서도, N형 웰(16a, 16b)과 P형 웰(32a)에 원하는 바이어스 전압을 인가할 수 있다.
(변형예)
다음으로, 본 실시예에 의한 반도체 장치의 변형예를 도 58을 사용하여 설명한다. 도 58은 본 변형예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 58의 (a)는 평면도이며, 도 58의 (b)는 도 58의 (a)의 A-A'선 단면도이다.
본 변형예에 의한 반도체 장치는 P형 콘택트 영역(34)의 평면 형상이 원형으로 설정되어 있는 것에 주요한 특징이 있다.
도 58에 나타낸 바와 같이, N형 불순물층(14)이 형성되어 있는 영역 내의 전체에 콘택트 영역(34)이 형성되어 있고, N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가 N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있다. 콘택트 영역(34)의 평면 형상은 원형으로 설정되어 있다.
N형 불순물층(14)은 P형 웰(32a)의 바로 아래뿐만 아니라, N형 웰(16a, 16b) 의 바로 아래에도 형성되어 있다. P형 웰(32a)의 바로 아래에서의 N형 불순물층(14)과 N형 웰(16a)의 바로 아래에서의 N형 불순물층(14)과 N형 웰(16b)의 바로 아 래에서의 N형 불순물층(14)은 일체로 형성되어 있다.
도 59는 제 3 비교예에 의한 반도체 장치를 나타낸 평면도 및 단면도이다. 도 59의 (a)는 평면도이며, 도 59의 (b)는 도 59의 (a)의 A-A'선 단면도이다. 도 59에 나타낸 제 3 비교예에 의한 반도체 장치에서는 N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가 N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 크게 설정되어 있기 때문에, N형 불순물층(14)의 면 내 방향에서의 전기 저항이 매우 커지고 있다. 구체적으로는, 도 59에서는 N형 불순물층(14)이 형성된 영역의 면적에 대한 콘택트 영역(34)의 총 합계의 면적은 57.7%로 설정되어 있다. 이 때문에, 도 59에 나타낸 제 3 비교예에 의한 반도체 장치에서는 바이어스 입력 단자(20)에 직접 접속된 N형 웰(16a)에 인가되는 바이어스 전압과, 바이어스 입력 단자(20)로부터 비교적 이간된 위치에 배치된 N형 웰(16b)에 인가되는 바이어스 전압 사이에, 큰 차가 생기게 된다.
이에 대하여, 본 실시예에서는 N형 불순물층(14)이 형성된 영역 내에서의 콘택트 영역(34)의 면적 총 합계가, N형 불순물층(14)이 형성된 영역에서의 콘택트 영역(34)을 제외하는 영역의 면적보다 작게 설정되어 있다. 구체적으로는, 도 58에 나타낸 본 실시예에 의한 반도체 장치에서는 N형 불순물층(14)이 형성된 영역의 면적에 대한 콘택트 영역(34)의 총 합계의 면적은 40.0%로 설정되어 있다. 이 때문에, 본 실시예에 의하면, N형 불순물층(14)의 면 내 방향에서의 전기 저항을 비교적 작게 억제할 수 있어, 바이어스 입력 단자(20)에 직접 접속된 N형 웰(16a)에 인가되는 바이어스 전압과, 바이어스 입력 단자(20)로부터 비교적 이간된 위치에 배치된 N형 웰(16b)에 인가되는 바이어스 전압을 대략 동등하게 설정할 수 있다. 따라서, 본 실시예에 의하면, N형 불순물층(14)이 형성되어 있는 영역 내의 전체에 콘택트 영역을 형성한 경우에서도, N형 웰(16a, 16b)과 P형 웰(32a)에 원하는 바이어스 전압을 인가할 수 있다.
이와 같이, P형 콘택트 영역(34)의 평면 형상을 원형으로 설정할 수도 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 여러 가지의 변형이 가능하다.
예를 들어, 상기 실시예에서는 P형 콘택트 영역(34)의 형상을 원기둥 형상으로 했지만, P형 콘택트 영역(34)의 형상은 원기둥 형상으로 한정되는 것이 아니다. 예를 들어, 단면의 내각이 둔각인 다각 기둥 형상으로 P형 콘택트 영역을 형성할 수도 있다. 도 43은 콘택트 영역의 형상의 변형예를 나타낸 평면도이다. 도 43의 (a)는 콘택트 영역을 8각 기둥 형상으로 형성한 경우를 나타내고 있다. 콘택트 영역(34)을 단면의 내각이 둔각인 다각 기둥 형상으로 형성한 경우에도, 콘택트 영역(34)을 사각 기둥 형상으로 형성한 경우와 비교하여, 콘택트 영역(34)에서 N형 불순물층(14)이 서로 대향하고 있는 부분의 거리를 비교적 크게 확보하는 것이 가능해진다. 이 때문에, 콘택트 영역(34)을 단면의 내각이 둔각인 다각 기둥 형상으로 형성한 경우에도, 콘택트 영역(34)이 공핍화하게 되는 것을 억제하는 것이 가능하다. 또한, 단면의 형상이 대략 원형인 기둥 형상이 되도록 콘택트 영역(34)을 형성할 수도 있다. 또한, 도 43의 (b)에 나타낸 바와 같이, 단면의 형상이 다각형인 각각의 모서리를 원호 형상으로 둥글게 한 대략 다각형인 기둥 형상이 되도록, 콘택트 영역(34)을 형성할 수도 있다.
또한, 상기 실시예에서는 N형 웰(16)을 형성한 후에 P형 웰(32)을 형성했지만, P형 웰(32)을 형성한 후에 N형 웰(16)을 형성하도록 할 수도 있다.
또한, 상기 실시예에서는 N형 불순물층(14)이 반도체 기판(10) 중에 한 개 존재하는 경우를 예로 들어 설명했지만, N형 불순물층(14)을 반도체 기판(10) 중에 분리하여 다수 설치하고, 각각의 바이어스 입력 단자(20)에 다른 전위를 부여할 수도 있다.
또한, 상기 실시예에서는 P형 콘택트 영역(34)을 대략 동일한 간격으로 형성한 경우를 예로 들어 설명했지만, N형 웰(16) 또는 P형 웰(32)의 레이아웃에 따라 면 내의 각 영역에서 다른 간격으로 설정할 수도 있다. 또는, P형 콘택트 영역(34)의 피치를 랜덤으로 설정할 수도 있다.
또한, 상기 실시예에서는 P형 콘택트 영역(34)의 크기를 거의 균일하게 설정하는 경우를 예로 들어 설명했지만, P형 콘택트 영역(34)의 크기를 인가하는 전압의 설계값에 따라 면 내의 각 영역에서 다른 크기로 설정할 수도 있다. 또는, P형 콘택트 영역(34)의 크기를 랜덤으로 설정할 수도 있다.
또한, 상기 실시예에서는 P형 콘택트 영역(34)의 형상을 거의 균일하게 설정하는 경우를 예로 들어 설명했지만, N형 웰(16) 또는 P형 웰(32)의 레이아웃에 따라 면 내의 각 영역에서 다른 형상으로 설정할 수도 있다. 또는, P형 콘택트 영역(34)의 형상을 랜덤으로 설정할 수도 있다.
또한, 제 10 실시예에서는 P형 웰(32a)의 면적(B)에 대한 P형 콘택트 영역(34)의 면적의 총 합계(A)의 비율(A/B)을 소정의 파라미터로서 사용하여, 이러한 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단했지만, 소정의 파라미터는 이것에 한정되는 것이 아니다. 예를 들어, P형 웰(32a)의 면적(B)에 대한 P형 웰(32a) 바로 아래의 N형 불순물층(14)의 면적(A')의 비율(A'/B)을 소정의 파라미터로서 사용하여, 이러한 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단할 수도 있다. 또는, N형 불순물층(14)의 횡방향의 컨덕턴스를 소정의 파라미터로서 사용하여, 이러한 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단할 수도 있다.
또한, 상기 실시예에서는 P형 웰(32)의 면적(B)과 P형 콘택트 영역(34)의 면적 총 합계(A)를 사용했지만, 우선, 면 내의 일부분에서 소정 크기의 사각형 영역의 부분을 착안해야 할 영역으로서 가정하고, 그 착안 영역 중에 포함되는 P형 웰(32)의 면적(B''), P형 콘택트 영역(34)의 면적 총 합계(A'')로 하여 (A''/B'')를 소정의 파라미터로서 사용할 수도 있다.
또한, 상기 실시예에서는 P형 반도체 기판(10)과 P형 웰(32a)을 P형 콘택트 영역(34)을 통하여 접속하고, 복수의 N형 웰(16)을 P형 반도체 기판(10)에 깊게 매립된 N형 불순물층(14)에 의해 접속하는 경우를 예로 들어 설명했지만, 반도체 기판, 웰, 및 불순물층 등의 도전형은 상술한 도전형에 한정되는 것이 아니다. N형반도체 기판과 N형 웰을 N형 콘택트 영역을 통하여 접속하고, 복수의 P형 웰을 N형반도체 기판에 깊게 매립된 P형 불순물층에 의해 접속하도록 할 수도 있다.
이상 상술한 바와 같이, 본 발명의 특징을 정리하면 아래와 같이 된다.
(부기 1)
제 1 도전형 반도체 기판과,
상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과,
상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와,
상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과,
상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와,
상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된, 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고,
상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있고,
상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되는 것을 특징으로 하는 반도체 장치.
(부기 2)
부기 1에 기재된 반도체 장치에서,
상기 제 2 웰은 상기 불순물층을 통하여 제 1 전위에 접속되고,
상기 제 1 웰은 상기 콘택트 영역 및 상기 반도체 기판을 통하여, 상기 제 1 전위와 다른 제 2 전위에 접속되는
것을 특징으로 하는 반도체 장치.
(부기 3)
부기 1 또는 2에 기재된 반도체 장치에서,
상기 반도체 기판 내에 형성된 제 1 도전형의 제 3 웰과,
상기 제 3 웰 위에 형성된 제 2 도전형의 제 3 트랜지스터를 더 갖고,
상기 불순물층은 상기 제 3 웰의 하측에서의 상기 반도체 기판 내에 더 형성되어 있고,
상기 제 3 웰은 상기 불순물층에 의해, 상기 반도체 기판으로부터 전기적으로 분리되는
것을 특징으로 하는 반도체 장치.
(부기 4)
부기 3에 기재된 반도체 장치에서,
상기 제 3 웰은 상기 제 1 전위 및 상기 제 2 전위와 다른 제 3 전위에 접속되는
것을 특징으로 하는 반도체 장치.
(부기 5)
부기 1 내지 4 중 어느 하나에 기재된 반도체 장치에서,
상기 제 1 웰의 바로 아래에서의 상기 콘택트 영역의 면적 총 합계는 상기 제 1 웰의 바로 아래에서의 상기 콘택트 영역을 제외하는 영역의 면적보다 작은
것을 특징으로 하는 반도체 장치.
(부기 6)
부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에서,
상기 콘택트 영역은 원기둥 형상, 단면의 형상이 대략 원형인 기둥 형상, 단면의 내각이 둔각인 다각 기둥 형상, 또는, 단면의 형상이 다각형인 각각의 모서리를 원호 형상으로 둥글게 한 대략 다각형인 기둥 형상으로 형성되어 있는
것을 특징으로 하는 반도체 장치.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 반도체 장치에서,
상기 바이어스 전압이 가변인
것을 특징으로 하는 반도체 장치.
(부기 8)
제 1 도전형 반도체 기판과,
상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과,
상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와,
상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과,
상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와,
상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된, 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고,
상기 불순물층에는 제 1 도전형의 콘택트 영역이 형성되어 있고,
상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있 고,
상기 불순물층이 형성된 영역 내에서의 상기 콘택트 영역의 면적 총 합계는 상기 불순물층이 형성된 영역에서의 상기 콘택트 영역을 제외하는 영역의 면적보다 작은
것을 특징으로 하는 반도체 장치.
(부기 9)
제 1 도전형 반도체 기판 내에 제 2 도전형의 불순물층을 매립하도록 형성하는 공정으로서, 상기 불순물층이 형성되는 영역 중 제 1 영역 내에 제 1 도전형의 콘택트 영역이 선택적으로 형성되도록, 상기 불순물층을 형성하는 공정과,
상기 불순물층이 형성된 영역 중 상기 제 1 영역 위에, 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속된 제 1 도전형의 제 1 웰을 형성하는 공정과,
상기 불순물층이 형성된 영역 중 제 2 영역 위에, 상기 불순물층에 접속된 제 2 도전형의 제 2 웰을 형성하는 공정과,
상기 제 1 웰 위에 제 2 도전형의 제 1 트랜지스터를 형성하는 공정과,
상기 제 2 웰 위에 제 1 도전형의 제 2 트랜지스터를 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
부기 9에 기재된 반도체 장치의 제조 방법에서,
상기 제 1 웰을 형성하는 공정에서는 상기 불순물층이 형성된 영역 중 제 3 영역 위에, 제 1 도전형의 제 3 웰을 더 형성하고,
상기 제 1 트랜지스터를 형성하는 공정에서는 상기 제 3 웰 위에 제 2 도전형의 제 3 트랜지스터를 더 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
부기 9 또는 10에 기재된 반도체 장치의 제조 방법에서,
상기 불순물층을 형성하는 공정에서는 상기 콘택트 영역으로 되는 영역을 제외하는 영역에 제 2 도전형의 불순물을 도입함으로써, 제 2 도전형의 상기 불순물층을 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 9 또는 10에 기재된 반도체 장치의 제조 방법에서,
상기 불순물층을 형성하는 공정은 상기 콘택트 영역으로 되는 영역을 제외하는 영역에 제 2 도전형의 불순물을 도입함으로써, 제 2 도전형의 상기 불순물층을 형성하는 공정과, 상기 콘택트 영역으로 되는 영역에 제 1 도전형의 불순물을 도입함으로써, 상기 반도체 기판보다 불순물 농도가 높은 제 1 도전형의 상기 콘택트 영역을 형성하는 공정을 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13)
부기 9 또는 10에 기재된 반도체 장치의 제조 방법에서,
상기 불순물층을 형성하는 공정은 상기 콘택트 영역으로 되는 영역을 포함하 는 영역에 제 1 도전형의 불순물을 제 1 농도로 도입하는 공정과, 상기 콘택트 영역으로 되는 영역을 제외하는 영역에, 상기 제 1 농도보다 높은 제 2 농도로 제 2 도전형의 불순물을 도입함으로써, 제 2 도전형의 상기 불순물층을 형성하는 공정을 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
부기 9 또는 10에 기재된 반도체 장치의 제조 방법에서,
상기 불순물층을 형성하는 공정은 상기 콘택트 영역이 되는 영역을 포함하는 영역에 제 2 도전형의 불순물을 제 1 농도로 도입하는 공정과, 상기 콘택트 영역으로 되는 영역에, 상기 제 1 농도보다 높은 제 2 농도로 제 1 도전형의 불순물을 도입함으로써, 제 1 도전형의 상기 콘택트 영역을 형성하는 공정을 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있 고, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치의 설계 방법으로서,
상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여 소정의 파라미터의 연산을 행하는 스텝과,
상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과,
상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에는 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록 상기 콘택트 영역의 추가, 삭제, 변형 또는 이동을 행하는 스텝
을 갖는 것을 특징으로 하는 반도체 장치의 설계 방법.
(부기 16)
부기 15에 기재된 반도체 장치의 설계 방법에서,
상기 소정의 파라미터는 상기 제 1 웰의 바로 아래에 형성되는 상기 콘택트 영역의 면적 총 합계(A)의 상기 제 1 웰의 면적(B)에 대한 비율(A/B)인
것을 특징으로 하는 반도체 장치의 설계 방법.
(부기 17)
부기 15에 기재된 반도체 장치의 설계 방법에서,
상기 소정의 파라미터는 상기 제 1 웰과 상기 반도체 기판 사이의 컨덕턴스인
것을 특징으로 하는 반도체 장치의 설계 방법.
(부기 18)
제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된, 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있고, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치를 설계하기 위한 컴퓨터 프로그램으로서,
상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여 소정의 파라미터의 연산을 행하는 스텝과,
상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과,
상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에, 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록 상기 콘택트 영역의 추가, 삭제, 변형 또는 이동을 행하는 스텝을
컴퓨터에 실행시키는 것을 특징으로 하는 컴퓨터 프로그램.
(부기 19)
부기 18에 기재된 컴퓨터 프로그램에서,
상기 소정의 파라미터는 상기 제 1 웰의 바로 아래에 형성되는 상기 콘택트 영역의 면적 총 합계(A)의 상기 제 1 웰의 면적(B)에 대한 비율(A/B)인
것을 특징으로 하는 컴퓨터 프로그램.
(부기 20)
부기 18에 기재된 컴퓨터 프로그램에서,
상기 소정의 파라미터는 상기 제 1 웰과 상기 반도체 기판 사이의 컨덕턴스인
것을 특징으로 하는 컴퓨터 프로그램.
(부기 21)
부기 18 내지 20 중 어느 하나에 기재된 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체.
본 발명에 의하면, 제 1 도전형 반도체 기판에 매립된 제 2 도전형의 불순물층에 제 1 도전형의 콘택트 영역이 형성되어 있고, 제 1 도전형의 제 1 웰과 제 1 도전형 반도체 기판이 제 1 도전형의 콘택트 영역을 통하여 접속되어 있기 때문에, 제 1 웰을 바이어스 인가 단자에 접속하기 위한 제 1 도전형의 콘택트층을 제 1 도전형의 제 1 웰의 표면에 형성하는 것을 요하지 않는다. 본 발명에 의하면, 이러한 제 1 도전형의 콘택트층을 형성하기 위한 영역을 반도체 기판 위에 확보하는 것을 요하지 않기 때문에, 설계의 용이화, 반도체 장치의 소형화, 저비용화를 실현할 수 있다.
또한, 본 발명에 의하면, 제 1 도전형의 제 1 웰과 제 1 도전형 반도체 기판을 접속하는 것이 필요한 장소, 즉, 제 1 도전형의 제 1 웰의 바로 아래에서의 제 2 도전형의 불순물층에 제 1 도전형의 콘택트 영역을 선택적으로 형성하기 때문에, 제 2 도전형의 불순물층에서 면 내 방향에서의 전기 저항이 증가하는 것을 억제할 수 있다. 또한, 본 발명에 의하면 제 1 도전형의 제 1 웰의 바로 아래에서의 제 2 도전형의 불순물층에 제 1 도전형의 콘택트 영역을 선택적으로 형성하기 때문에, 제 1 도전형 반도체 기판에 접속해야 할 제 1 도전형의 제 1 웰만을 제 1 도전형 반도체 기판에 접속할 수 있다. 이 때문에, 본 발명에 의하면, 전기적 특성의 열화를 초래하지 않아, 제 1 도전형의 제 1 웰과 제 2 도전형의 제 2 웰에 각각 원하는 바이어스 전압을 인가할 수 있다.
또한, 본 발명에 의하면, 제 1 도전형의 제 1 웰의 패턴, 제 2 도전형의 불순물층의 패턴, 제 1 도전형의 콘택트 영역의 패턴 등에 의거하여 소정의 파라미터의 연산을 행하여, 소정의 파라미터가 소정의 설계 기준을 만족시키는지의 여부를 판단하고, 소정의 파라미터가 소정의 설계 기준을 만족시키지 않는 경우에는 소정의 파라미터가 소정의 설계 기준을 만족시키도록 제 1 도전형의 콘택트 영역의 추가, 삭제, 변형, 이동 등을 컴퓨터 등에 의해 고속으로 행하기 때문에, 반도체 장치의 설계의 간편화, 효율화, 자동화, 최적화를 실현할 수 있다.
또한, 본 발명에 의하면, 제 1 웰의 바로 아래에서의 콘택트 영역의 면적 총 합계가 제 1 웰의 바로 아래에서의 콘택트 영역을 제외하는 영역의 면적보다 작게 설정되어 있기 때문에, 제 2 도전형의 불순물층의 면 내 방향에서의 전기 저항을 제 1 웰의 바로 아래에서 비교적 작게 억제할 수 있다. 이 때문에, 본 발명에 의하면, 제 1 도전형의 제 1 웰과 제 2 도전형의 제 2 웰에 각각 원하는 바이어스 전압을 인가할 수 있다.
또한, 본 발명에 의하면, 제 2 도전형의 불순물층이 형성된 영역 내에서의 제 1 도전형의 콘택트 영역의 면적 총 합계가 제 2 도전형의 불순물층이 형성된 영역에서의 제 1 도전형의 콘택트 영역을 제외하는 영역의 면적보다 작게 설정되어 있기 때문에, 제 2 도전형의 불순물층이 형성된 영역에 전체적으로 제 1 도전형의 콘택트 영역을 배치하는 경우일지라도, 제 2 도전형의 불순물층의 면 내 방향에서의 전기 저항을 비교적 작게 억제할 수 있다. 이 때문에, 본 발명에 의하면, 제 1 도전형의 제 1 웰과 제 2 도전형의 제 2 웰에 각각 원하는 바이어스 전압을 인가할 수 있다.
Claims (10)
- 제 1 도전형의 반도체 기판과,상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과,상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와,상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과,상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와,상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고,상기 제 1 웰의 바로 아래에는, 제 1 도전형의 콘택트 영역이 상기 제 1 웰로부터 상기 반도체 기판으로 상기 불순물층을 관통하도록 선택적으로 형성되어 있고,상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 웰은 상기 불순물층을 통하여 제 1 전위에 접속되고,상기 제 1 웰은 상기 콘택트 영역 및 상기 반도체 기판을 통하여, 상기 제 1 전위와 다른 제 2 전위에 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 반도체 기판 내에 형성된 제 1 도전형의 제 3 웰과,상기 제 3 웰 위에 형성된 제 2 도전형의 제 3 트랜지스터를 더 갖고,상기 불순물층은 상기 제 3 웰의 하측에서의 상기 반도체 기판 내에 더 형성되어 있어,상기 제 3 웰은 상기 불순물층에 의해, 상기 반도체 기판으로부터 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 3 웰은 상기 제 1 전위 및 상기 제 2 전위와 다른 제 3 전위에 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 웰의 바로 아래에서의 상기 콘택트 영역의 면적 총 합계는 상기 제 1 웰의 바로 아래에서의 상기 콘택트 영역을 제외하는 영역의 면적보다 작은 것을 특징으로 하는 반도체 장치.
- 제 1 도전형 반도체 기판과,상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과,상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와,상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과,상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와,상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고,상기 불순물층에는 제 1 도전형의 콘택트 영역이 형성되어 있고,상기 제 1 웰은 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있고,상기 불순물층이 형성된 영역 내에서의 상기 콘택트 영역의 면적 총 합계는 상기 불순물층이 형성된 영역에서의 상기 콘택트 영역을 제외하는 영역의 면적보다 작은 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 반도체 기판 내에 제 2 도전형의 불순물층을 매립하도록 형성하는 공정으로서, 상기 불순물층이 형성되는 영역 중 제 1 영역 내에 제 1 도전형의 콘택트 영역이 선택적으로 형성되도록, 상기 불순물층을 형성하는 공정과,상기 불순물층이 형성된 영역 중 상기 제 1 영역 위에, 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속된 제 1 도전형의 제 1 웰을 형성하는 공정과,상기 불순물층이 형성된 영역 중 제 2 영역 위에, 상기 불순물층에 접속된 제 2 도전형의 제 2 웰을 형성하는 공정과,상기 제 1 웰 위에 제 2 도전형의 제 1 트랜지스터를 형성하는 공정과,상기 제 2 웰 위에 제 1 도전형의 제 2 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 도전형의 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바아어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있고, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치의 설계 방법으로서,상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여 소정의 파라미터의 연산을 행하는 스텝과,상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과,상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에는 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록, 상기 콘택트 영역의 추가, 삭제, 변형 또는 이동을 행하는 스텝을 갖는 것을 특징으로 하는 반도체 장치의 설계 방법.
- 삭제
- 제 1 도전형 반도체 기판과, 상기 반도체 기판 내에 형성된 제 1 도전형의 제 1 웰과, 상기 제 1 웰 위에 형성된 제 2 도전형의 제 1 트랜지스터와, 상기 반도체 기판 내에 형성된 제 2 도전형의 제 2 웰과, 상기 제 2 웰 위에 형성된 제 1 도전형의 제 2 트랜지스터와, 상기 제 1 웰의 하측 및 상기 제 2 웰의 하측에서의 상기 반도체 기판 내에 매립되어, 상기 제 2 웰에 접속된 상기 제 2 웰에 바이어스 전압을 인가하기 위한 제 2 도전형의 불순물층을 갖고, 상기 제 1 웰의 바로 아래에서의 상기 불순물층에는 제 1 도전형의 콘택트 영역이 선택적으로 형성되어 있고, 상기 제 1 웰이 상기 콘택트 영역을 통하여 상기 반도체 기판에 접속되어 있는 반도체 장치를 설계하기 위한 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체로서,상기 제 1 웰의 패턴, 상기 불순물층의 패턴, 또는 상기 콘택트 영역의 패턴에 의거하여 소정의 파라미터의 연산을 행하는 스텝과,상기 소정의 파라미터의 연산의 결과가 소정의 설계 기준을 만족시키는지의 여부를 판단하는 스텝과,상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키지 않는 경우에, 상기 소정의 파라미터가 상기 소정의 설계 기준을 만족시키도록, 상기 콘택트 영역의 추가, 삭제, 변형 또는 이동을 행하는 스텝을 컴퓨터에 실행시키는 것을 특징으로 하는 컴퓨터 프로그램이 기록된 컴퓨터에 의해 판독 가능한 기록 매체.
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