JP3744438B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、互いにしきい値電圧が異なる複数種類のＭＩＳ型トランジスタを有する半導体装置に関し、特にその短チャネル効果の抑制に関する。
【０００２】
【従来技術】
従来、１チップ内に互いにしきい値電圧が異なる２種類以上の同じ導電型のＭＩＳ型トランジスタを混在させ、例えば高速性が要求される回路にはしきい値電圧の低いトランジスタを、低消費電力性が要求される回路にはしきい値電圧の高いトランジスタを配置するなど、回路の機能などに応じてＭＩＳ型トランジスタの種類を選択できるようにしたものが知られている。
【０００３】
特に最近、１チップ内に互いにしきい値電圧が異なる２種類以上のＭＩＳ型トランジスタを混在させることにより、チップ全体として、高速性と低消費電力性を両立させるケースが増加してきている。
【０００４】
その場合、同じ導電型のＭＩＳ型トランジスタ間で異なるしきい値電圧を実現する方法として、ゲート絶縁膜の厚みを変えたり、基板内のチャネル領域の不純物濃度を変えるなどの方法がある。
【０００５】
特に、基板内のチャネル領域の不純物濃度を変える方法としては、例えば以下のような製造方法が一般的に用いられている。
【０００６】
図９及び図１０は、しきい値電圧の異なる２つのＭＩＳ型トランジスタＴｒ１、Ｔｒ２を１つのチップ内に形成する方法を示す断面図である。
【０００７】
まず、図９（ａ）に示されるように、Ｐ型のシリコン基板２１の活性領域を取り囲むようにＬＯＣＯＳ膜２２を成長させ、シリコン基板２１の活性領域内にボロンを注入してＰウェル２３を形成し、このＰウェル２３の上面に第１のゲート絶縁膜２４ａ及び第２のゲート絶縁膜２４ｂを形成する。
【０００８】
続いて、図９（ｂ）に示されるように、第２のゲート絶縁膜２４ｂ上にホトレジスト２５ｂを形成し、このホトレジスト２５ｂをマスクとして、第１のトランジスタＴｒ１側に形成されたＰウェル２３にボロンをイオン注入して高濃度の第１のチャネル領域２６ａを形成する。
【０００９】
続いて、図９（ｃ）に示されるように、ホトレジスト２５ｂを除去した後に、第１のゲート絶縁膜２４ａ上にホトレジスト２５ａを形成し、このホトレジスト２５ａをマスクとして、第２のトランジスタＴｒ２側に形成されたＰウェル２３にボロンをイオン注入して低濃度の第２のチャネル領域２６ｂを形成する。
【００１０】
続いて、図１０（ａ）に示されるように、ホトレジスト２５ａを除去した後に、イオン注入によりＰウェル２３の内部におけるチャネル領域２６ａ、２６ｂの下面に第１のパンチスルーストッパ層２７ａ及び第２のパンチスルーストッパ層２７ｂを形成する。次に、Ｐウェル２３の上に第１のゲート電極２８ａ及び第２のゲート電極２８ｂを形成する。
【００１１】
続いて、図１０（ｂ）に示されるように、このゲート電極２８ａ、２８ｂをマスクとして、リンをイオン注入して、Ｐウェル２３の内部に第１の電界緩和領域２９ａ及び第２の電界緩和層２９ｂを形成する。次に、シリコン基板２１の上に、シリコン酸化膜（図示せず）を堆積してから異方性エッチングを行なうことにより、ゲート電極２８ａ、２８ｂ及びゲート絶縁膜２４ａ、２４ｂの側壁に第１の絶縁体サイドウォール３０ａ及び第２の絶縁体サイドウォール３０ｂを形成する。この際に、Ｐウェル２３の表面に設けられたゲート絶縁膜２４ａ、２４ｂのうち、ゲート電極２８ａ、２８ｂの下面に位置する領域以外のゲート絶縁膜２４ａ、２４ｂは除去される。
【００１２】
続いて、図１０（ｃ）に示されるように、ゲート電極２８ａ、２８ｂと絶縁体サイドウォール３０ａ、３０ｂと所定の位置にレジスト（図示せず）を形成し、このレジストをマスクとして、ヒ素をシリコン基板２１の内部にイオン注入して、第１のソース・ドレイン領域３１ａ及び第２のソース・ドレイン領域３１ｂを形成する。次に、このレジストを剥離した後、所定の熱処理を施し、イオン注入した不純物の活性化を行う。
【００１３】
その後の工程の図示は省略するが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、ＭＩＳ型トランジスタは完成する。
【００１４】
ここで、ＭＩＳ型トランジスタのしきい値電圧は、チャネル領域２６ａ、２６ｂの不純物濃度によって規定される。
【００１５】
上述の製造方法によれば、第１のチャネル領域２６ａの不純物濃度と第２のチャネル領域２６ｂの不純物濃度とを互いに異ならせて形成しているので、トランジスタＴｒ１、Ｔｒ２のしきい値電圧を互いに異ならせることができる。
【００１６】
【発明が解決しようとする課題】
しかしながら、近年の半導体プロセス技術の発展に伴い、ＭＩＳ型トランジスタのゲート長の微細化が更に進んでいる。それにより、図１１に示されるように、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果の問題がある。
【００１７】
このしきい値電圧の低下は、ゲート長が短くなるほどその変化率が大きくなるため、ゲート加工寸法のばらつきによってＭＩＳ型トランジスタのしきい値電圧が大きくばらつくという問題がある。
【００１８】
そこで、本発明は、上記問題点に鑑み、互いにしきい値電圧が異なる複数種類のＭＩＳ型トランジスタを有する半導体装置において、短チャネル効果を抑制し、しきい値電圧のばらつきを低減することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板上に形成された第１導電型のウェルと、ウェルの所定領域上に形成された第１のゲート電極と、ウェルにおける第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、ウェルの所定領域上に形成された第２のゲート電極と、ウェルにおける第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、を有した半導体装置において、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域と第１のドレイン領域に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のパンチスルーストッパ層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域と第２のドレイン領域に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のパンチスルーストッパ層とを備え、第１のパンチスルーストッパ層の不純物濃度と第２のパンチスルーストッパ層の不純物濃度とを互いに異ならせることにより、第１のトランジスタのしきい値電圧と第２のトランジスタのしきい値電圧とを互いに異ならせたことを特徴としている。
【００２０】
請求項１に記載の発明によれば、第１のパンチスルーストッパ層の不純物濃度と第２のパンチスルーストッパ層の不純物濃度とを互いに異ならせて形成しているため、第１、第２のトランジスタのしきい値電圧を互いに異ならせることができる。
【００２１】
そして、このパンチスルーストッパ層は、ソース・ドレイン領域間におけるチャネル形成領域よりやや深い領域に形成される空乏層の形成領域に設けられているとともにウェルの導電型と同じ導電型であるため、パンチスルーストッパ層の不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００２２】
よって、不純物濃度が高くされたパンチスルーストッパ層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００２３】
請求項２に記載の半導体装置において、第１のトランジスタは、第１のソース領域と第１のドレイン領域との間のチャネル形成領域において少なくとも第１のドレイン領域に隣接して配置され、第１のドレイン領域よりも不純物濃度の低い第２導電型の第１の電界緩和層を備え、第２のトランジスタは、第２のソース領域と第２のドレイン領域との間のチャネル形成領域において少なくとも第２のドレイン領域に隣接して配置され、第２のドレイン領域よりも不純物濃度の低い第２導電型の第２の電界緩和層を備えている。
また請求項３に記載の半導体装置においては、第１のパンチスルーストッパ層の不純物濃度が第２のパンチスルーストッパ層の不純物濃度よりも高い場合には第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低く、第１のパンチスルーストッパ層の不純物濃度が第２のパンチスルーストッパ層の不純物濃度よりも低い場合には第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高くされていることを特徴としている。
【００２４】
電界緩和層の導電型とパンチスルーストッパ層の導電型とは反対であるため、電界緩和層の不純物濃度を低くするとパンチスルーストッパ層の不純物濃度が相対的に高くなり、電界緩和層の不純物濃度を高くするとパンチスルーストッパ層の不純物濃度が相対的に低くなる。
【００２７】
よって、電界緩和層の不純物濃度が低くされ相対的に不純物濃度が高くされたパンチスルーストッパ層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００２８】
請求項４に記載の半導体装置は、半導体基板上に形成された第１導電型のウェルと、ウェルの所定領域上に形成された第１のゲート電極と、ウェルにおける第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、ウェルの所定領域上に形成された第２のゲート電極と、ウェルにおける第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、を有した半導体装置において、第１のトランジスタのチャネル形成領域において少なくとも第１のドレイン領域側に第１のドレイン領域に隣接して配置され、第１のドレイン領域よりも不純物濃度が低い第２導電型の第１の電界緩和層と、第２のトランジスタのチャネル形成領域において少なくとも第２のドレイン領域側に第２のドレイン領域に隣接して配置され、第２のドレイン領域よりも不純物濃度が低い第２導電型の第２の電界緩和層と、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域または第１のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のポケット層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域または第２のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のポケット層とを備え、第１の電界緩和層の不純物濃度と第２の電界緩和層の不純物濃度とを互いに異ならせることにより、第１のトランジスタのしきい値電圧と第２のトランジスタのしきい値電圧とを互いに異ならせるとともに、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高い場合には第１のポケット層の不純物濃度を第２のポケット層の不純物濃度よりも低く、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低い場合には第１のポケット層の不純物濃度を第２のポケット層の不純物濃度よりも高くしたことを特徴としている。
【００２９】
請求項４に記載の発明によれば、第１の電界緩和層の不純物濃度と第２の電界緩和層の不純物濃度とを互いに異ならせて形成しているため、第１、第２のトランジスタのしきい値電圧を互いに異ならせることができる。
【００３２】
そして、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域または第１のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のポケット層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域または第２のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のポケット層とを備え、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高い場合には第１のポケット層の不純物濃度が第２のポケット層の不純物濃度よりも低く、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低い場合には第１のポケット層の不純物濃度が第２のポケット層の不純物濃度よりも高くされている。
【００３３】
電界緩和層の導電型とポケット層の導電型とは反対であるため、電界緩和層の不純物濃度を低くするとポケット層の不純物濃度が相対的に高くなり、電界緩和層の不純物濃度を高くするとポケット層の不純物濃度が相対的に低くなる。
【００３５】
そして、このポケット層は、ソース・ドレイン領域間におけるチャネル形成領域よりやや深い領域に形成される空乏層の形成領域に設けられているとともにウェルの導電型と同じ導電型であるため、ポケット層の不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００３６】
よって、電界緩和層の不純物濃度が低くされ相対的にも不純物濃度が高くされたポケット層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００３７】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を、図面に従って説明する。
【００３８】
（第１実施形態）
図１には、本発明の第１実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造を示す。
【００３９】
まず、図１に示されるように、本実施形態のＭＩＳ型トランジスタは、Ｐ型のシリコン基板１の上には、ピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３が形成され、このＰウェル３上の所定領域にはＬＯＣＯＳ膜２が形成され、このＬＯＣＯＳ膜２によって囲まれる領域には互いにしきい値電圧の異なる第１のＭＩＳ型トランジスタＴｒ１と第２のＭＩＳ型トランジスタＴｒ２とが形成されている。
【００４０】
また、Ｐウェル３の上には、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂが形成されており、このゲート絶縁膜４ａ、４ｂを介して第１のゲート電極８ａ及び第２のゲート電極８ｂが形成されており、このゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁には酸化シリコンからなる第１の絶縁体サイドウォール１０ａ及び第２の絶縁体サイドウォール１０ｂが形成されている。
【００４１】
また、ゲート電極８ａ、８ｂの中央部直下のシリコン基板１には、表面濃度が例えば約１×１０17（／ｃｍ3）で接合深さが例えば約０．０９μｍの第１のチャネル領域６ａ及び第２のチャネル領域６ｂが形成されており、ゲート電極８ａ、８ｂの端部直下近傍のシリコン基板１には、表面濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１μｍの第１の電界緩和層９ａ及び第２の電界緩和層９ｂが形成されている。
【００４２】
また、第１のチャネル領域６ａ及び第１の電界緩和層９ａの下面には、ピーク濃度が例えば約８×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のパンチスルーストッパ層７ａが形成されており、第２のチャネル領域６ｂ及び第２の電界緩和層９ｂの下面には、ピーク濃度が例えば約５×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第２のパンチスルーストッパ層７ｂが形成されている。
【００４３】
また、電界緩和層９ａ、９ｂ及びパンチスルーストッパ層７ａ、７ｂの端部に隣接して、表面濃度が例えば約５×１０20（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂが形成されている。
【００４４】
さらに、図示しないが、シリコン基板１の上には、層間絶縁膜や配線などが形成されている。
【００４５】
次に、本実施形態に係るＭＩＳ型トランジスタの製造工程について、図２及び図３を用いて説明する。
【００４６】
まず、図２（ａ）に示されるように、Ｐ型のシリコン基板１の所定の領域に、活性領域を取り囲むようにＬＯＣＯＳ膜２を成長させ、シリコン基板１の活性領域内にボロンイオンを注入して、ボロンのピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３を形成する。次に、Ｐウェル３の表面に、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂを形成する。次に、Ｐウェル３に、Ｐ型不純物であるボロンをエネルギー２０Ｋｅｖ、ドーズ量２．２×１０12（ａｔｍ／ｃｍ2）の条件でイオン注入してＰ型の第１のチャネル領域６ａ及び第２のチャネル領域６ｂを形成する。
【００４７】
続いて、図２（ｂ）に示されるように、第２のゲート絶縁膜４ｂ上を覆うように選択的にホトレジスト５ｂを形成し、このホトレジスト５ｂをマスクとして、Ｐウェル４の内部にＰ型不純物であるボロンをエネルギー８０Ｋｅｖ、ドーズ量１．５×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｐ型の第１のパンチスルーストッパ層７ａを形成する。
【００４８】
続いて、図２（ｃ）に示されるように、ホトレジスト５ｂを除去した後に、第１のゲート絶縁膜４ａ上を覆うように選択的にホトレジスト５ａを形成し、このホトレジスト５ａをマスクとして、Ｐウェル４の内部にＰ型不純物であるボロンをエネルギー８０Ｋｅｖ、ドーズ量１．０×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｐ型の第２のパンチスルーストッパ層７ｂを形成する。
【００４９】
続いて、図３（ａ）に示されるように、ホトレジスト５ａを除去した後に、ゲート電極となるポリシリコンをゲート絶縁膜４ａ、４ｂ上に成膜し、フォトリソグラフィーとドライエッチングにより第１のゲート電極８ａ及び第２ゲート電極８ｂを形成する。
【００５０】
続いて、図３（ｂ）に示されるように、ゲート電極８ａ、８ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量２．２×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第１の電界緩和層９ａ及び第２の電界緩和層９ｂを形成する。次に、シリコン基板１の全面に絶縁膜としての酸化膜を堆積してから異方性エッチングを行うことにより、ゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁に第１の絶縁体サイドウォール１０ａ及び第２の絶縁体サイドウォール１０ｂを形成する。この際に、Ｐウェル３の表面に設けられたゲート絶縁膜４ａ、４ｂのうち、ゲート電極８ａ、８ｂの下面に位置する領域以外のゲート絶縁膜４ａ、４ｂは除去される。
【００５１】
続いて、図３（ｃ）に示されるように、ゲート電極８ａ、８ｂ及び絶縁体サイドウォール１０ａ、１０ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるヒ素をイオン注入して、Ｎ型の第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂを形成する。
【００５２】
その後、図示しないが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、本実施形態のＭＩＳ型半導体装置は完成する。
【００５３】
以上のような製造方法によれば、第１、第２のＭＩＳ型トランジスタＴｒ１、Ｔｒ２いずれにおいても、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にはパンチスルーストッパ層７ａ、７ｂが形成されるが、本実施形態では、第１のパンチスルーストッパ層７ａと第２のパンチスルーストッパ層７ｂを形成するために行うイオン注入の注入条件を互いに異ならせている。
【００５４】
それにより、第１のパンチスルーストッパ層７ａと第２のパンチスルーストッパ層７ｂとの不純物濃度を比較すると、第２のパンチスルーストッパ層７ｂよりも第１のパンチスルーストッパ層７ａの方がより高濃度の不純物を含んでいる。
【００５５】
また、ＭＩＳ型トランジスタのしきい値電圧は、パンチスルーストッパ層７ａ、７ｂの不純物濃度の影響を受けて規定されるため、第２のＭＩＳ型トランジスタＴｒ２よりも第１のＭＩＳ型トランジスタＴｒ１の方がしきい値電圧が高くなる。
【００５６】
即ち、共通のチップに設けられた複数のＭＩＳ型トランジスタ間でパンチスルーストッパ層７ａ、７ｂの不純物濃度を互いに異ならせることにより、相異なるしきい値電圧を有する複数のトランジスタＴｒ１、Ｔｒ２を１チップ上に混在させることができる。
【００５７】
そして、このパンチスルーストッパ層７ａ、７ｂは、ソース・ドレイン領域１１ａ、１１ｂ間におけるチャネル領域６ａ、６ｂのやや深い領域に形成される空乏層の形成領域に設けられるとともにＰウェル３の導電型と同じ導電型であるため、パンチスルーストッパ層７ａ、７ｂの濃度を高くすると空乏層の伸びを抑えることができる。
【００５８】
よって、図４に示されるように、第１のパンチスルーストッパ層７ａが形成された第１のトランジスタＴｒ１においては、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果を抑制することができる。
【００５９】
それにより、ゲート加工寸法のばらついたとしてもしきい値電圧のばらつきを低減することができ、高いしきい値電圧を維持することができるため、半導体装置の低消費電力化を実現することができる。
【００６０】
（第２実施形態）
図５に本発明の第２実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造を示す。尚、本実施形態のＭＩＳ型トランジスタの構成は、上記第１実施形態とほぼ同様であるため、第１実施形態と同等な構成については同様の符号で示す。
【００６１】
上記第１実施形態では、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面に、互いに不純物濃度が異なるパンチスルーストッパ層７ａ、７ｂを設けたが、第２実施形態では、図５に示されるように、パンチスルーストッパ層７ａ、７ｂを設けずに、電界緩和層９ａ、９ｂの下面に、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のポケット層１２ａ及び第２のポケット層１２ｂを設けている。
【００６２】
ここで、本実施形態に係るＭＩＳ型トランジスタの製造工程について、図６及び図７を用いて説明する。
【００６３】
まず、図６（ａ）に示されるように、Ｐ型のシリコン基板１の所定の領域に、活性領域を取り囲むようにＬＯＣＯＳ膜２を成長させ、シリコン基板１の活性領域内にボロンイオンを注入して、ボロンのピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３を形成する。次に、Ｐウェル３の表面に、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂを形成する。
【００６４】
続いて、図６（ｂ）に示されるように、Ｐウェル３に、Ｐ型不純物であるボロンをエネルギー２０Ｋｅｖ、ドーズ量２．２×１０12（ａｔｍ／ｃｍ2）の条件でイオン注入してＰ型の第１のチャネル領域６ａ及び第２チャネル領域６ｂを形成する。
【００６５】
続いて、図６（ｃ）に示されるように、ゲート電極となるポリシリコンをゲート絶縁膜４ａ、４ｂ上に成膜し、フォトリソグラフィーとドライエッチングにより第１のゲート電極８ａ及び第２のゲート電極８ｂを形成する。
【００６６】
続いて、図７（ａ）に示されるように、第２のゲート絶縁膜４ｂ上を覆うように選択的にホトレジスト５ｂを形成し、このホトレジスト５ｂをマスクとして、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のポケット１２ａを形成するとともに、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量１．０×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第１の電界緩和層９ａを形成する。
【００６７】
続いて、図７（ｂ）に示されるように、ホトレジスト５ｂを除去した後に、第１のゲート絶縁膜４ａ上を覆うように選択的にホトレジスト５ａを形成し、このホトレジスト５ａをマスクとして、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第２のポケット１２ｂを形成するとともに、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量２．２×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第２の電界緩和層９ｂを形成する。
【００６８】
続いて、図７（ｃ）に示されるように、ホトレジスト５ａを除去した後に、シリコン基板１の全面に絶縁膜としての酸化膜を堆積してから異方性エッチングを行うことにより、ゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁に絶縁体サイドウォール１０ａ、１０ｂを形成する。この際に、Ｐウェル３の表面に設けられたゲート絶縁膜４ａ、４ｂのうち、ゲート電極８ａ、８ｂの下面に位置する領域以外のゲート絶縁膜４ａ、４ｂは除去される。次に、ゲート電極８ａ、８ｂ及び絶縁体サイドウォール１０ａ、１０ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるヒ素をイオン注入して、Ｎ型の第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂを形成する。
【００６９】
その後、図示しないが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、本実施形態のＭＩＳ型半導体装置は完成する。
【００７０】
以上のような製造方法によれば、第１、第２のＭＩＳ型トランジスタＴｒ１、Ｔｒ２いずれにおいても、ゲート電極８ａ、８ｂの端部直下近傍のシリコン基板１には電界緩和層９ａ、９ｂが形成されるが、本実施形態では、第１の電界緩和層９ａと第２の電界緩和層９ｂを形成するために行うイオン注入の注入条件を互いに異ならせている。
【００７１】
それにより、第１の電界緩和層９ａと第２の電界緩和層９ｂとの不純物濃度を比較すると、第１の電界緩和層９ａよりも第２の電界緩和層９ｂの方がより高濃度の不純物を含んでいる。
【００７２】
また、本実施形態では、電界緩和層９ａ、９ｂの導電型とポケット層１２ａ、１２ｂの導電型とが反対となるように形成しているため、電界緩和層９ａ、９ｂの不純物濃度を低くするとポケット層１２ａ、１２ｂの不純物濃度が相対的に高くなり、電界緩和層９ａ、９ｂの不純物濃度を高くするとポケット層１２ａ、１２ｂの不純物濃度が相対的に低くなる。
【００７３】
そして、ＭＩＳ型トランジスタのしきい値電圧は、ポケット層１２ａ、１２ｂの不純物濃度の影響を受けて規定されるため、第２のＭＩＳ型トランジスタＴｒ２よりも第１のＭＩＳ型トランジスタＴｒ１の方がしきい値電圧が高くなる。
【００７４】
即ち、共通のチップに設けられた複数のＭＩＳ型トランジスタ間でポケット層１２ａ、１２ｂの不純物濃度を互いに異ならせることにより、相異なるしきい値電圧を有する複数のトランジスタＴｒ１、Ｔｒ２を１チップ上に混在させることができる。
【００７５】
そして、このポケット層１２ａ、１２ｂは、ソース・ドレイン領域１１ａ、１１ｂ間におけるチャネル領域６ａ、６ｂのやや深い領域に形成される空乏層の形成領域に設けらるとともにＰウェル３の導電型と同じ導電型であるため、電界緩和層９ａ、９ｂの不純物濃度を低くすることでポケット層１２ａ、１２ｂの不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００７６】
よって、図８に示されるように、第１の電界緩和層９ａが形成された第１のトランジスタＴｒ１においては、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果を抑制することができる。
【００７７】
それにより、ゲート加工寸法のばらついたとしてもしきい値電圧のばらつきを低減することができ、高いしきい値電圧を維持することができるため、半導体装置の低消費電力化を実現することができる。
【００７８】
（他の実施形態）
また、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にパンチスルーストッパ層７ａ、７ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００７９】
また、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にパンチスルーストッパ層７ａ、７ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くするとともに、第１のトランジスタＴｒ１に形成されたパンチスルーストッパ層７ａの不純物濃度を、第２のトランジスタＴｒ２に形成されたパンチスルーストッパ層７ｂの不純物濃度よりも高くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８０】
また、電界緩和層９ａ、９ｂの下面にポケット層１２ａ、１２ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された第１のポケット層１２ａの不純物濃度を、第２のトランジスタＴｒ２に形成された第２のポケット層１２ｂの不純物濃度よりも高くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８１】
また、電界緩和層９ａ、９ｂの下面にポケット層１２ａ、１２ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された第１のポケット層１２ａの不純物濃度を、第２のトランジスタＴｒ２に形成された第２のポケット層１２ｂの不純物濃度よりも高くするとともに、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８２】
尚、本発明は、上記各実施形態に限られるものではなく、様々な態様に適用可能である。
【００８３】
例えば、上記各実施形態では、シリコン基板１上に２種類のＭＩＳ型トランジスタＴｒ１、Ｔｒ２を設けた半導体装置について説明したが、これに限られるものではなく、３種類以上のＭＩＳ型トランジスタを設けた半導体装置でもよい。
【００８４】
また、上記各実施形態では、ｎチャネル型のＭＩＳ型トランジスタについて説明したが、これに限られるものではなく、Ｐチャネル型ＭＩＳ型トランジスタにも適用することができる。
【００８５】
また、上記のＰウェル４、チャネル領域６ａ、６ｂ、パンチスルーストッパ層７ａ、７ｂ、電界緩和層９ａ、９ｂ、ソース・ドレイン領域１１ａ、１１ｂの各導電型は、それと逆になっていてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造である。
【図２】（ａ）から（ｃ）は、図１に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図３】（ａ）から（ｃ）は、図２に続く図１に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図４】本発明の第１実施形態に係るＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【図５】本発明の第２実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造である。
【図６】（ａ）から（ｃ）は、図５に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図７】（ａ）から（ｃ）は、図６に続く図５に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図８】本発明の第２実施形態に係るＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【図９】（ａ）から（ｃ）は、従来技術における互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの製造工程を示す図である。
【図１０】（ａ）から（ｃ）は、図９に続く従来技術における互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの製造工程を示す図である。
【図１１】従来技術のＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【符号の説明】
１…シリコン基板、
２…ＬＯＣＯＳ膜、
３…Ｐウェル、
４ａ、４ｂ…ゲート絶縁膜、
５ａ、５ｂ…ホトレジスト、
６ａ、６ｂ…チャネル領域、
７、７ａ、７ｂ…パンチスルーストッパ層、
８ａ、８ｂ…ゲート電極、
９、９ａ、９ｂ…電界緩和層、
１０ａ、１０ｂ…絶縁体サイドウォール、
１１ａ、１１ｂ…ソース・ドレイン領域、
１２ａ、１２ｂ…ポケット層。
【発明の属する技術分野】
本発明は、互いにしきい値電圧が異なる複数種類のＭＩＳ型トランジスタを有する半導体装置に関し、特にその短チャネル効果の抑制に関する。
【０００２】
【従来技術】
従来、１チップ内に互いにしきい値電圧が異なる２種類以上の同じ導電型のＭＩＳ型トランジスタを混在させ、例えば高速性が要求される回路にはしきい値電圧の低いトランジスタを、低消費電力性が要求される回路にはしきい値電圧の高いトランジスタを配置するなど、回路の機能などに応じてＭＩＳ型トランジスタの種類を選択できるようにしたものが知られている。
【０００３】
特に最近、１チップ内に互いにしきい値電圧が異なる２種類以上のＭＩＳ型トランジスタを混在させることにより、チップ全体として、高速性と低消費電力性を両立させるケースが増加してきている。
【０００４】
その場合、同じ導電型のＭＩＳ型トランジスタ間で異なるしきい値電圧を実現する方法として、ゲート絶縁膜の厚みを変えたり、基板内のチャネル領域の不純物濃度を変えるなどの方法がある。
【０００５】
特に、基板内のチャネル領域の不純物濃度を変える方法としては、例えば以下のような製造方法が一般的に用いられている。
【０００６】
図９及び図１０は、しきい値電圧の異なる２つのＭＩＳ型トランジスタＴｒ１、Ｔｒ２を１つのチップ内に形成する方法を示す断面図である。
【０００７】
まず、図９（ａ）に示されるように、Ｐ型のシリコン基板２１の活性領域を取り囲むようにＬＯＣＯＳ膜２２を成長させ、シリコン基板２１の活性領域内にボロンを注入してＰウェル２３を形成し、このＰウェル２３の上面に第１のゲート絶縁膜２４ａ及び第２のゲート絶縁膜２４ｂを形成する。
【０００８】
続いて、図９（ｂ）に示されるように、第２のゲート絶縁膜２４ｂ上にホトレジスト２５ｂを形成し、このホトレジスト２５ｂをマスクとして、第１のトランジスタＴｒ１側に形成されたＰウェル２３にボロンをイオン注入して高濃度の第１のチャネル領域２６ａを形成する。
【０００９】
続いて、図９（ｃ）に示されるように、ホトレジスト２５ｂを除去した後に、第１のゲート絶縁膜２４ａ上にホトレジスト２５ａを形成し、このホトレジスト２５ａをマスクとして、第２のトランジスタＴｒ２側に形成されたＰウェル２３にボロンをイオン注入して低濃度の第２のチャネル領域２６ｂを形成する。
【００１０】
続いて、図１０（ａ）に示されるように、ホトレジスト２５ａを除去した後に、イオン注入によりＰウェル２３の内部におけるチャネル領域２６ａ、２６ｂの下面に第１のパンチスルーストッパ層２７ａ及び第２のパンチスルーストッパ層２７ｂを形成する。次に、Ｐウェル２３の上に第１のゲート電極２８ａ及び第２のゲート電極２８ｂを形成する。
【００１１】
続いて、図１０（ｂ）に示されるように、このゲート電極２８ａ、２８ｂをマスクとして、リンをイオン注入して、Ｐウェル２３の内部に第１の電界緩和領域２９ａ及び第２の電界緩和層２９ｂを形成する。次に、シリコン基板２１の上に、シリコン酸化膜（図示せず）を堆積してから異方性エッチングを行なうことにより、ゲート電極２８ａ、２８ｂ及びゲート絶縁膜２４ａ、２４ｂの側壁に第１の絶縁体サイドウォール３０ａ及び第２の絶縁体サイドウォール３０ｂを形成する。この際に、Ｐウェル２３の表面に設けられたゲート絶縁膜２４ａ、２４ｂのうち、ゲート電極２８ａ、２８ｂの下面に位置する領域以外のゲート絶縁膜２４ａ、２４ｂは除去される。
【００１２】
続いて、図１０（ｃ）に示されるように、ゲート電極２８ａ、２８ｂと絶縁体サイドウォール３０ａ、３０ｂと所定の位置にレジスト（図示せず）を形成し、このレジストをマスクとして、ヒ素をシリコン基板２１の内部にイオン注入して、第１のソース・ドレイン領域３１ａ及び第２のソース・ドレイン領域３１ｂを形成する。次に、このレジストを剥離した後、所定の熱処理を施し、イオン注入した不純物の活性化を行う。
【００１３】
その後の工程の図示は省略するが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、ＭＩＳ型トランジスタは完成する。
【００１４】
ここで、ＭＩＳ型トランジスタのしきい値電圧は、チャネル領域２６ａ、２６ｂの不純物濃度によって規定される。
【００１５】
上述の製造方法によれば、第１のチャネル領域２６ａの不純物濃度と第２のチャネル領域２６ｂの不純物濃度とを互いに異ならせて形成しているので、トランジスタＴｒ１、Ｔｒ２のしきい値電圧を互いに異ならせることができる。
【００１６】
【発明が解決しようとする課題】
しかしながら、近年の半導体プロセス技術の発展に伴い、ＭＩＳ型トランジスタのゲート長の微細化が更に進んでいる。それにより、図１１に示されるように、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果の問題がある。
【００１７】
このしきい値電圧の低下は、ゲート長が短くなるほどその変化率が大きくなるため、ゲート加工寸法のばらつきによってＭＩＳ型トランジスタのしきい値電圧が大きくばらつくという問題がある。
【００１８】
そこで、本発明は、上記問題点に鑑み、互いにしきい値電圧が異なる複数種類のＭＩＳ型トランジスタを有する半導体装置において、短チャネル効果を抑制し、しきい値電圧のばらつきを低減することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板上に形成された第１導電型のウェルと、ウェルの所定領域上に形成された第１のゲート電極と、ウェルにおける第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、ウェルの所定領域上に形成された第２のゲート電極と、ウェルにおける第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、を有した半導体装置において、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域と第１のドレイン領域に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のパンチスルーストッパ層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域と第２のドレイン領域に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のパンチスルーストッパ層とを備え、第１のパンチスルーストッパ層の不純物濃度と第２のパンチスルーストッパ層の不純物濃度とを互いに異ならせることにより、第１のトランジスタのしきい値電圧と第２のトランジスタのしきい値電圧とを互いに異ならせたことを特徴としている。
【００２０】
請求項１に記載の発明によれば、第１のパンチスルーストッパ層の不純物濃度と第２のパンチスルーストッパ層の不純物濃度とを互いに異ならせて形成しているため、第１、第２のトランジスタのしきい値電圧を互いに異ならせることができる。
【００２１】
そして、このパンチスルーストッパ層は、ソース・ドレイン領域間におけるチャネル形成領域よりやや深い領域に形成される空乏層の形成領域に設けられているとともにウェルの導電型と同じ導電型であるため、パンチスルーストッパ層の不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００２２】
よって、不純物濃度が高くされたパンチスルーストッパ層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００２３】
請求項２に記載の半導体装置において、第１のトランジスタは、第１のソース領域と第１のドレイン領域との間のチャネル形成領域において少なくとも第１のドレイン領域に隣接して配置され、第１のドレイン領域よりも不純物濃度の低い第２導電型の第１の電界緩和層を備え、第２のトランジスタは、第２のソース領域と第２のドレイン領域との間のチャネル形成領域において少なくとも第２のドレイン領域に隣接して配置され、第２のドレイン領域よりも不純物濃度の低い第２導電型の第２の電界緩和層を備えている。
また請求項３に記載の半導体装置においては、第１のパンチスルーストッパ層の不純物濃度が第２のパンチスルーストッパ層の不純物濃度よりも高い場合には第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低く、第１のパンチスルーストッパ層の不純物濃度が第２のパンチスルーストッパ層の不純物濃度よりも低い場合には第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高くされていることを特徴としている。
【００２４】
電界緩和層の導電型とパンチスルーストッパ層の導電型とは反対であるため、電界緩和層の不純物濃度を低くするとパンチスルーストッパ層の不純物濃度が相対的に高くなり、電界緩和層の不純物濃度を高くするとパンチスルーストッパ層の不純物濃度が相対的に低くなる。
【００２７】
よって、電界緩和層の不純物濃度が低くされ相対的に不純物濃度が高くされたパンチスルーストッパ層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００２８】
請求項４に記載の半導体装置は、半導体基板上に形成された第１導電型のウェルと、ウェルの所定領域上に形成された第１のゲート電極と、ウェルにおける第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、ウェルの所定領域上に形成された第２のゲート電極と、ウェルにおける第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、を有した半導体装置において、第１のトランジスタのチャネル形成領域において少なくとも第１のドレイン領域側に第１のドレイン領域に隣接して配置され、第１のドレイン領域よりも不純物濃度が低い第２導電型の第１の電界緩和層と、第２のトランジスタのチャネル形成領域において少なくとも第２のドレイン領域側に第２のドレイン領域に隣接して配置され、第２のドレイン領域よりも不純物濃度が低い第２導電型の第２の電界緩和層と、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域または第１のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のポケット層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域または第２のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のポケット層とを備え、第１の電界緩和層の不純物濃度と第２の電界緩和層の不純物濃度とを互いに異ならせることにより、第１のトランジスタのしきい値電圧と第２のトランジスタのしきい値電圧とを互いに異ならせるとともに、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高い場合には第１のポケット層の不純物濃度を第２のポケット層の不純物濃度よりも低く、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低い場合には第１のポケット層の不純物濃度を第２のポケット層の不純物濃度よりも高くしたことを特徴としている。
【００２９】
請求項４に記載の発明によれば、第１の電界緩和層の不純物濃度と第２の電界緩和層の不純物濃度とを互いに異ならせて形成しているため、第１、第２のトランジスタのしきい値電圧を互いに異ならせることができる。
【００３２】
そして、第１のトランジスタにおけるチャネル形成領域より深い位置で第１のソース領域または第１のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第１のポケット層と、第２のトランジスタにおけるチャネル形成領域より深い位置で第２のソース領域または第２のドレイン領域の少なくともどちらか一方に隣接して配置されウェルよりも不純物濃度が高い第１導電型の第２のポケット層とを備え、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも高い場合には第１のポケット層の不純物濃度が第２のポケット層の不純物濃度よりも低く、第１の電界緩和層の不純物濃度が第２の電界緩和層の不純物濃度よりも低い場合には第１のポケット層の不純物濃度が第２のポケット層の不純物濃度よりも高くされている。
【００３３】
電界緩和層の導電型とポケット層の導電型とは反対であるため、電界緩和層の不純物濃度を低くするとポケット層の不純物濃度が相対的に高くなり、電界緩和層の不純物濃度を高くするとポケット層の不純物濃度が相対的に低くなる。
【００３５】
そして、このポケット層は、ソース・ドレイン領域間におけるチャネル形成領域よりやや深い領域に形成される空乏層の形成領域に設けられているとともにウェルの導電型と同じ導電型であるため、ポケット層の不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００３６】
よって、電界緩和層の不純物濃度が低くされ相対的にも不純物濃度が高くされたポケット層が形成されたトランジスタにおいては、そのゲート長が短くなってもしきい値電圧を低下させる短チャネル効果を抑制することができ、ゲート加工寸法がばらついたとしてもしきい値電圧のばらつきを低減し、高いしきい値電圧を維持することができる。
【００３７】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を、図面に従って説明する。
【００３８】
（第１実施形態）
図１には、本発明の第１実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造を示す。
【００３９】
まず、図１に示されるように、本実施形態のＭＩＳ型トランジスタは、Ｐ型のシリコン基板１の上には、ピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３が形成され、このＰウェル３上の所定領域にはＬＯＣＯＳ膜２が形成され、このＬＯＣＯＳ膜２によって囲まれる領域には互いにしきい値電圧の異なる第１のＭＩＳ型トランジスタＴｒ１と第２のＭＩＳ型トランジスタＴｒ２とが形成されている。
【００４０】
また、Ｐウェル３の上には、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂが形成されており、このゲート絶縁膜４ａ、４ｂを介して第１のゲート電極８ａ及び第２のゲート電極８ｂが形成されており、このゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁には酸化シリコンからなる第１の絶縁体サイドウォール１０ａ及び第２の絶縁体サイドウォール１０ｂが形成されている。
【００４１】
また、ゲート電極８ａ、８ｂの中央部直下のシリコン基板１には、表面濃度が例えば約１×１０17（／ｃｍ3）で接合深さが例えば約０．０９μｍの第１のチャネル領域６ａ及び第２のチャネル領域６ｂが形成されており、ゲート電極８ａ、８ｂの端部直下近傍のシリコン基板１には、表面濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１μｍの第１の電界緩和層９ａ及び第２の電界緩和層９ｂが形成されている。
【００４２】
また、第１のチャネル領域６ａ及び第１の電界緩和層９ａの下面には、ピーク濃度が例えば約８×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のパンチスルーストッパ層７ａが形成されており、第２のチャネル領域６ｂ及び第２の電界緩和層９ｂの下面には、ピーク濃度が例えば約５×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第２のパンチスルーストッパ層７ｂが形成されている。
【００４３】
また、電界緩和層９ａ、９ｂ及びパンチスルーストッパ層７ａ、７ｂの端部に隣接して、表面濃度が例えば約５×１０20（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂが形成されている。
【００４４】
さらに、図示しないが、シリコン基板１の上には、層間絶縁膜や配線などが形成されている。
【００４５】
次に、本実施形態に係るＭＩＳ型トランジスタの製造工程について、図２及び図３を用いて説明する。
【００４６】
まず、図２（ａ）に示されるように、Ｐ型のシリコン基板１の所定の領域に、活性領域を取り囲むようにＬＯＣＯＳ膜２を成長させ、シリコン基板１の活性領域内にボロンイオンを注入して、ボロンのピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３を形成する。次に、Ｐウェル３の表面に、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂを形成する。次に、Ｐウェル３に、Ｐ型不純物であるボロンをエネルギー２０Ｋｅｖ、ドーズ量２．２×１０12（ａｔｍ／ｃｍ2）の条件でイオン注入してＰ型の第１のチャネル領域６ａ及び第２のチャネル領域６ｂを形成する。
【００４７】
続いて、図２（ｂ）に示されるように、第２のゲート絶縁膜４ｂ上を覆うように選択的にホトレジスト５ｂを形成し、このホトレジスト５ｂをマスクとして、Ｐウェル４の内部にＰ型不純物であるボロンをエネルギー８０Ｋｅｖ、ドーズ量１．５×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｐ型の第１のパンチスルーストッパ層７ａを形成する。
【００４８】
続いて、図２（ｃ）に示されるように、ホトレジスト５ｂを除去した後に、第１のゲート絶縁膜４ａ上を覆うように選択的にホトレジスト５ａを形成し、このホトレジスト５ａをマスクとして、Ｐウェル４の内部にＰ型不純物であるボロンをエネルギー８０Ｋｅｖ、ドーズ量１．０×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｐ型の第２のパンチスルーストッパ層７ｂを形成する。
【００４９】
続いて、図３（ａ）に示されるように、ホトレジスト５ａを除去した後に、ゲート電極となるポリシリコンをゲート絶縁膜４ａ、４ｂ上に成膜し、フォトリソグラフィーとドライエッチングにより第１のゲート電極８ａ及び第２ゲート電極８ｂを形成する。
【００５０】
続いて、図３（ｂ）に示されるように、ゲート電極８ａ、８ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量２．２×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第１の電界緩和層９ａ及び第２の電界緩和層９ｂを形成する。次に、シリコン基板１の全面に絶縁膜としての酸化膜を堆積してから異方性エッチングを行うことにより、ゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁に第１の絶縁体サイドウォール１０ａ及び第２の絶縁体サイドウォール１０ｂを形成する。この際に、Ｐウェル３の表面に設けられたゲート絶縁膜４ａ、４ｂのうち、ゲート電極８ａ、８ｂの下面に位置する領域以外のゲート絶縁膜４ａ、４ｂは除去される。
【００５１】
続いて、図３（ｃ）に示されるように、ゲート電極８ａ、８ｂ及び絶縁体サイドウォール１０ａ、１０ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるヒ素をイオン注入して、Ｎ型の第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂを形成する。
【００５２】
その後、図示しないが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、本実施形態のＭＩＳ型半導体装置は完成する。
【００５３】
以上のような製造方法によれば、第１、第２のＭＩＳ型トランジスタＴｒ１、Ｔｒ２いずれにおいても、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にはパンチスルーストッパ層７ａ、７ｂが形成されるが、本実施形態では、第１のパンチスルーストッパ層７ａと第２のパンチスルーストッパ層７ｂを形成するために行うイオン注入の注入条件を互いに異ならせている。
【００５４】
それにより、第１のパンチスルーストッパ層７ａと第２のパンチスルーストッパ層７ｂとの不純物濃度を比較すると、第２のパンチスルーストッパ層７ｂよりも第１のパンチスルーストッパ層７ａの方がより高濃度の不純物を含んでいる。
【００５５】
また、ＭＩＳ型トランジスタのしきい値電圧は、パンチスルーストッパ層７ａ、７ｂの不純物濃度の影響を受けて規定されるため、第２のＭＩＳ型トランジスタＴｒ２よりも第１のＭＩＳ型トランジスタＴｒ１の方がしきい値電圧が高くなる。
【００５６】
即ち、共通のチップに設けられた複数のＭＩＳ型トランジスタ間でパンチスルーストッパ層７ａ、７ｂの不純物濃度を互いに異ならせることにより、相異なるしきい値電圧を有する複数のトランジスタＴｒ１、Ｔｒ２を１チップ上に混在させることができる。
【００５７】
そして、このパンチスルーストッパ層７ａ、７ｂは、ソース・ドレイン領域１１ａ、１１ｂ間におけるチャネル領域６ａ、６ｂのやや深い領域に形成される空乏層の形成領域に設けられるとともにＰウェル３の導電型と同じ導電型であるため、パンチスルーストッパ層７ａ、７ｂの濃度を高くすると空乏層の伸びを抑えることができる。
【００５８】
よって、図４に示されるように、第１のパンチスルーストッパ層７ａが形成された第１のトランジスタＴｒ１においては、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果を抑制することができる。
【００５９】
それにより、ゲート加工寸法のばらついたとしてもしきい値電圧のばらつきを低減することができ、高いしきい値電圧を維持することができるため、半導体装置の低消費電力化を実現することができる。
【００６０】
（第２実施形態）
図５に本発明の第２実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造を示す。尚、本実施形態のＭＩＳ型トランジスタの構成は、上記第１実施形態とほぼ同様であるため、第１実施形態と同等な構成については同様の符号で示す。
【００６１】
上記第１実施形態では、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面に、互いに不純物濃度が異なるパンチスルーストッパ層７ａ、７ｂを設けたが、第２実施形態では、図５に示されるように、パンチスルーストッパ層７ａ、７ｂを設けずに、電界緩和層９ａ、９ｂの下面に、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のポケット層１２ａ及び第２のポケット層１２ｂを設けている。
【００６２】
ここで、本実施形態に係るＭＩＳ型トランジスタの製造工程について、図６及び図７を用いて説明する。
【００６３】
まず、図６（ａ）に示されるように、Ｐ型のシリコン基板１の所定の領域に、活性領域を取り囲むようにＬＯＣＯＳ膜２を成長させ、シリコン基板１の活性領域内にボロンイオンを注入して、ボロンのピーク濃度が例えば約２×１０17（／ｃｍ3）で深さが例えば約１．６μｍのＰウェル３を形成する。次に、Ｐウェル３の表面に、厚さが例えば８５Åの第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂを形成する。
【００６４】
続いて、図６（ｂ）に示されるように、Ｐウェル３に、Ｐ型不純物であるボロンをエネルギー２０Ｋｅｖ、ドーズ量２．２×１０12（ａｔｍ／ｃｍ2）の条件でイオン注入してＰ型の第１のチャネル領域６ａ及び第２チャネル領域６ｂを形成する。
【００６５】
続いて、図６（ｃ）に示されるように、ゲート電極となるポリシリコンをゲート絶縁膜４ａ、４ｂ上に成膜し、フォトリソグラフィーとドライエッチングにより第１のゲート電極８ａ及び第２のゲート電極８ｂを形成する。
【００６６】
続いて、図７（ａ）に示されるように、第２のゲート絶縁膜４ｂ上を覆うように選択的にホトレジスト５ｂを形成し、このホトレジスト５ｂをマスクとして、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第１のポケット１２ａを形成するとともに、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量１．０×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第１の電界緩和層９ａを形成する。
【００６７】
続いて、図７（ｂ）に示されるように、ホトレジスト５ｂを除去した後に、第１のゲート絶縁膜４ａ上を覆うように選択的にホトレジスト５ａを形成し、このホトレジスト５ａをマスクとして、ピーク濃度が例えば約４×１０17（／ｃｍ3）で接合深さが例えば約０．１４μｍの第２のポケット１２ｂを形成するとともに、Ｐウェル４の内部にＮ型不純物であるリンをエネルギー４０Ｋｅｖ、ドーズ量２．２×１０13（ａｔｍ／ｃｍ2）の条件でイオン注入して、Ｎ型の第２の電界緩和層９ｂを形成する。
【００６８】
続いて、図７（ｃ）に示されるように、ホトレジスト５ａを除去した後に、シリコン基板１の全面に絶縁膜としての酸化膜を堆積してから異方性エッチングを行うことにより、ゲート電極８ａ、８ｂ及びゲート絶縁膜４ａ、４ｂの側壁に絶縁体サイドウォール１０ａ、１０ｂを形成する。この際に、Ｐウェル３の表面に設けられたゲート絶縁膜４ａ、４ｂのうち、ゲート電極８ａ、８ｂの下面に位置する領域以外のゲート絶縁膜４ａ、４ｂは除去される。次に、ゲート電極８ａ、８ｂ及び絶縁体サイドウォール１０ａ、１０ｂをマスクとして、Ｐウェル４の内部にＮ型不純物であるヒ素をイオン注入して、Ｎ型の第１のソース・ドレイン領域１１ａ及び第２のソース・ドレイン領域１１ｂを形成する。
【００６９】
その後、図示しないが、周知の技術を用いて、シリコン基板１上に層間絶縁膜や配線などを形成することにより、本実施形態のＭＩＳ型半導体装置は完成する。
【００７０】
以上のような製造方法によれば、第１、第２のＭＩＳ型トランジスタＴｒ１、Ｔｒ２いずれにおいても、ゲート電極８ａ、８ｂの端部直下近傍のシリコン基板１には電界緩和層９ａ、９ｂが形成されるが、本実施形態では、第１の電界緩和層９ａと第２の電界緩和層９ｂを形成するために行うイオン注入の注入条件を互いに異ならせている。
【００７１】
それにより、第１の電界緩和層９ａと第２の電界緩和層９ｂとの不純物濃度を比較すると、第１の電界緩和層９ａよりも第２の電界緩和層９ｂの方がより高濃度の不純物を含んでいる。
【００７２】
また、本実施形態では、電界緩和層９ａ、９ｂの導電型とポケット層１２ａ、１２ｂの導電型とが反対となるように形成しているため、電界緩和層９ａ、９ｂの不純物濃度を低くするとポケット層１２ａ、１２ｂの不純物濃度が相対的に高くなり、電界緩和層９ａ、９ｂの不純物濃度を高くするとポケット層１２ａ、１２ｂの不純物濃度が相対的に低くなる。
【００７３】
そして、ＭＩＳ型トランジスタのしきい値電圧は、ポケット層１２ａ、１２ｂの不純物濃度の影響を受けて規定されるため、第２のＭＩＳ型トランジスタＴｒ２よりも第１のＭＩＳ型トランジスタＴｒ１の方がしきい値電圧が高くなる。
【００７４】
即ち、共通のチップに設けられた複数のＭＩＳ型トランジスタ間でポケット層１２ａ、１２ｂの不純物濃度を互いに異ならせることにより、相異なるしきい値電圧を有する複数のトランジスタＴｒ１、Ｔｒ２を１チップ上に混在させることができる。
【００７５】
そして、このポケット層１２ａ、１２ｂは、ソース・ドレイン領域１１ａ、１１ｂ間におけるチャネル領域６ａ、６ｂのやや深い領域に形成される空乏層の形成領域に設けらるとともにＰウェル３の導電型と同じ導電型であるため、電界緩和層９ａ、９ｂの不純物濃度を低くすることでポケット層１２ａ、１２ｂの不純物濃度を高くすると空乏層の伸びを抑えることができる。
【００７６】
よって、図８に示されるように、第１の電界緩和層９ａが形成された第１のトランジスタＴｒ１においては、ゲート長が短くなるにつれてしきい値電圧が低下するという短チャネル効果を抑制することができる。
【００７７】
それにより、ゲート加工寸法のばらついたとしてもしきい値電圧のばらつきを低減することができ、高いしきい値電圧を維持することができるため、半導体装置の低消費電力化を実現することができる。
【００７８】
（他の実施形態）
また、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にパンチスルーストッパ層７ａ、７ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００７９】
また、チャネル領域６ａ、６ｂ及び電界緩和層９ａ、９ｂの下面にパンチスルーストッパ層７ａ、７ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くするとともに、第１のトランジスタＴｒ１に形成されたパンチスルーストッパ層７ａの不純物濃度を、第２のトランジスタＴｒ２に形成されたパンチスルーストッパ層７ｂの不純物濃度よりも高くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８０】
また、電界緩和層９ａ、９ｂの下面にポケット層１２ａ、１２ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された第１のポケット層１２ａの不純物濃度を、第２のトランジスタＴｒ２に形成された第２のポケット層１２ｂの不純物濃度よりも高くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８１】
また、電界緩和層９ａ、９ｂの下面にポケット層１２ａ、１２ｂを設けた構造のＭＩＳ型トランジスタにおいて、第１のトランジスタＴｒ１に形成された第１のポケット層１２ａの不純物濃度を、第２のトランジスタＴｒ２に形成された第２のポケット層１２ｂの不純物濃度よりも高くするとともに、第１のトランジスタＴｒ１に形成された電界緩和層９ａの不純物濃度を、第２のトランジスタＴｒ２に形成された電界緩和層９ｂの不純物濃度よりも低くすることにより、上記第１実施形態及び第２実施形態と同様の効果を得ることができる。
【００８２】
尚、本発明は、上記各実施形態に限られるものではなく、様々な態様に適用可能である。
【００８３】
例えば、上記各実施形態では、シリコン基板１上に２種類のＭＩＳ型トランジスタＴｒ１、Ｔｒ２を設けた半導体装置について説明したが、これに限られるものではなく、３種類以上のＭＩＳ型トランジスタを設けた半導体装置でもよい。
【００８４】
また、上記各実施形態では、ｎチャネル型のＭＩＳ型トランジスタについて説明したが、これに限られるものではなく、Ｐチャネル型ＭＩＳ型トランジスタにも適用することができる。
【００８５】
また、上記のＰウェル４、チャネル領域６ａ、６ｂ、パンチスルーストッパ層７ａ、７ｂ、電界緩和層９ａ、９ｂ、ソース・ドレイン領域１１ａ、１１ｂの各導電型は、それと逆になっていてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造である。
【図２】（ａ）から（ｃ）は、図１に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図３】（ａ）から（ｃ）は、図２に続く図１に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図４】本発明の第１実施形態に係るＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【図５】本発明の第２実施形態に係る互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの断面構造である。
【図６】（ａ）から（ｃ）は、図５に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図７】（ａ）から（ｃ）は、図６に続く図５に示すＭＩＳ型トランジスタの製造工程を示す図である。
【図８】本発明の第２実施形態に係るＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【図９】（ａ）から（ｃ）は、従来技術における互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの製造工程を示す図である。
【図１０】（ａ）から（ｃ）は、図９に続く従来技術における互いにしきい値電圧が異なる２つのトランジスタを有したＭＩＳ型トランジスタの製造工程を示す図である。
【図１１】従来技術のＭＩＳ型トランジスタにおけるゲート長と飽和しきい値電圧との関係を示すグラフである。
【符号の説明】
１…シリコン基板、
２…ＬＯＣＯＳ膜、
３…Ｐウェル、
４ａ、４ｂ…ゲート絶縁膜、
５ａ、５ｂ…ホトレジスト、
６ａ、６ｂ…チャネル領域、
７、７ａ、７ｂ…パンチスルーストッパ層、
８ａ、８ｂ…ゲート電極、
９、９ａ、９ｂ…電界緩和層、
１０ａ、１０ｂ…絶縁体サイドウォール、
１１ａ、１１ｂ…ソース・ドレイン領域、
１２ａ、１２ｂ…ポケット層。
Claims (4)
- 半導体基板上に形成された第１導電型のウェルと、
前記ウェルの所定領域上に形成された第１のゲート電極と、前記ウェルにおける前記第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、
前記ウェルの所定領域上に形成された第２のゲート電極と、前記ウェルにおける前記第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、
を有した半導体装置において、
前記第１のトランジスタにおけるチャネル形成領域より深い位置で前記第１のソース領域と前記第１のドレイン領域に隣接して配置され前記ウェルよりも不純物濃度が高い第１導電型の第１のパンチスルーストッパ層と、前記第２のトランジスタにおけるチャネル形成領域より深い位置で前記第２のソース領域と前記第２のドレイン領域に隣接して配置され前記ウェルよりも不純物濃度が高い第１導電型の第２のパンチスルーストッパ層とを備え、
前記第１のパンチスルーストッパ層の不純物濃度と前記第２のパンチスルーストッパ層の不純物濃度とを互いに異ならせることにより、前記第１のトランジスタのしきい値電圧と前記第２のトランジスタのしきい値電圧とを互いに異ならせたことを特徴とする半導体装置。 - 前記第１のトランジスタは、前記第１のソース領域と前記第１のドレイン領域との間の前記チャネル形成領域において少なくとも前記第１のドレイン領域に隣接して配置され、前記第１のドレイン領域よりも不純物濃度が低い第２導電型の第１の電界緩和層を備え、
前記第２のトランジスタは、前記第２のソース領域と前記第２のドレイン領域との間の前記チャネル形成領域において少なくとも前記第２のドレイン領域に隣接して配置され、前記第２のドレイン領域よりも不純物濃度が低い第２導電型の第２の電界緩和層を備えたことを特徴とする請求項１に記載の半導体装置。 - 前記第１のパンチスルーストッパ層の不純物濃度が前記第２のパンチスルーストッパ層の不純物濃度よりも高い場合には前記第１の電界緩和層の不純物濃度は前記第２の電界緩和層の不純物濃度よりも低く、前記第１のパンチスルーストッパ層の不純物濃度が前記第２のパンチスルーストッパ層の不純物濃度よりも低い場合には前記第１の電界緩和層の不純物濃度は前記第２の電界緩和層の不純物濃度よりも高くされていることを特徴とする請求項２に記載の半導体装置。
- 半導体基板上に形成された第１導電型のウェルと、
前記ウェルの所定領域上に形成された第１のゲート電極と、前記ウェルにおける前記第１のゲート電極の端部下方に互いに独立に配置された第２導電型の第１のソース領域及び第１のドレイン領域と、を備えた第１のトランジスタと、
前記ウェルの所定領域上に形成された第２のゲート電極と、前記ウェルにおける前記第２のゲート電極の端部下方に互いに独立に配置された第２導電型の第２のソース領域及び第２のドレイン領域と、を備えた第２のトランジスタと、
を有した半導体装置において、
前記第１のトランジスタのチャネル形成領域において少なくとも前記第１のドレイン領域側に前記第１のドレイン領域に隣接して配置され、前記第１のドレイン領域よりも不純物濃度が低い第２導電型の第１の電界緩和層と、前記第２のトランジスタのチャネル形成領域において少なくとも前記第２のドレイン領域側に前記第２のドレイン領域に隣接して配置され、前記第２のドレイン領域よりも不純物濃度が低い第２導電型の第２の電界緩和層と、
前記第１のトランジスタにおける前記チャネル形成領域より深い位置で前記第１のソース領域または前記第１のドレイン領域の少なくともどちらか一方に隣接して配置され前記ウェルよりも不純物濃度が高い第１導電型の第１のポケット層と、前記第２のトランジス タにおける前記チャネル形成領域より深い位置で前記第２のソース領域または前記第２のドレイン領域の少なくともどちらか一方に隣接して配置され前記ウェルよりも不純物濃度が高い第１導電型の第２のポケット層とを備え、
前記第１の電界緩和層の不純物濃度と前記第２の電界緩和層の不純物濃度とを互いに異ならせることにより、前記第１のトランジスタのしきい値電圧と前記第２のトランジスタのしきい値電圧とを互いに異ならせるとともに、
前記第１の電界緩和層の不純物濃度が前記第２の電界緩和層の不純物濃度よりも高い場合には前記第１のポケット層の不純物濃度を前記第２のポケット層の不純物濃度よりも低く、前記第１の電界緩和層の不純物濃度が前記第２の電界緩和層の不純物濃度よりも低い場合には前記第１のポケット層の不純物濃度を前記第２のポケット層の不純物濃度よりも高くしたことを特徴とする半導体装置。
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