JP2007281027A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】基板1上にゲート絶縁膜12を介して形成されたゲート電極13と、このゲート電極13の下部のチャネル領域を挟んで形成されたソース/ドレイン領域16と、このソース/ドレイン領域16のゲート電極13側の端部の浅い領域に形成されたエクステンション層17と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタ10,20が同一基板1上に形成された半導体装置であって、エクステンション層17は、電界効果型トランジスタ10,20の種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有する。
【選択図】 図1
Description
図1は、この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、異なる閾値電圧を有する、LDD構造を有する複数の電界効果トランジスタが同一半導体基板1上に形成される構造を有する。この図1では、半導体装置は、同一半導体基板1上に高閾値電圧(Hvt)を有するトランジスタ(以下、Hvtトランジスタ10という)10と低閾値電圧(Lvt)を有するトランジスタ(以下、Lvtトランジスタという)20とが形成される構造を有する場合が示されている。なお、この図1では、この発明と関係のあるゲート電極13と、ゲート電極13を挟んだ半導体基板1上の対称的な位置に形成されるソース/ドレイン領域16の部分のみを示しており、他の部分の図示は省略している。また、Hvtトランジスタ10は、Hvtトランジスタ形成領域RHに形成され、Lvtトランジスタ20は、Lvtトランジスタ形成領域RLに形成される。
図3は、この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、LDD構造を有し、異なる閾値電圧を有する複数の電界効果トランジスタが同一基板上に形成される構造を有する。この半導体装置は、実施の形態1の図1において、それぞれのトランジスタ10,20のエクステンション層17H,17Lのゲート電極13H,13L側の端部には、ウェルと同じ導電型でウェルよりも高濃度の不純物領域であるハロー層18H,18Lが設けられる構造を有している。
閾値電圧の異なる複数種類のトランジスタが半導体基板上に形成されるマルチ閾値電圧MOSトランジスタを製造する場合に、実施の形態1,2のようにそれぞれのトランジスタに対する注入条件をそれぞれ単純に最適化すると、注入工程とマスクが単純に増加するために、製造コストが高くなってしまう。そこで、この実施の形態3では、3以上の異なる閾値電圧を有する複数種類のトランジスタを有する半導体装置の製造方法で、注入工程とマスクを削減する方法について説明する。
この実施の形態4では、ウェル形成工程とチャネル形成工程を同一工程で形成する場合を説明する。ウェルとウェル上に形成されるトランジスタのチャネルの導電型とは一致している。しかし、ウェルの場合には、半導体基板表面からかなり深い領域に至るまで形成され、チャネルは半導体基板表面に形成されるものである。そのため、従来までは、別々の工程で形成されていた。
この実施の形態5では、ダブルハロー構造を有する半導体装置とその製造方法について説明する。図8は、この発明が適用される半導体装置の構造の一例を模式的に示す断面図である。この半導体装置は、実施の形態3の図6において、Hvtトランジスタ形成領域RHとSRAM用トランジスタ形成領域RSのソース/ドレイン領域16H,16Sのゲート構造11H,11S側端部の、実施の形態3で形成されたハロー層17よりも深い位置にハロー層19H,19Sを形成したことを特徴とする。以下では、Hvtトランジスタ形成領域RHとSRAM用トランジスタ形成領域RSのエクステンション層17H,17Sのゲート構造11H,11S側端部に形成されたハロー層を、第1のハロー層18H,18Sといい、ソース/ドレイン領域16のゲート構造11H,11S側端部で第1のハロー層18H,18Sよりも深い位置に形成されるハロー層を第2のハロー層19H,19Sという。このようなトランジスタでは、実施の形態3で説明したように、ウェルやチャネル、エクステンション層17、第1のハロー層18と第2のハロー層19における不純物濃度が、トランジスタの種類によって異なるように調整される。なお、実施の形態3の図6と同一の構成要素には同一の符号を付してその説明を省略している。
2 素子分離絶縁膜
10 Hvtトランジスタ
11,11H,11L,11M,11S ゲート構造
12,12H,12L,12M,12S ゲート絶縁膜
12A 絶縁層
13,13H,13L,13M,13S ゲート電極
13A 電極材料層
14,14H,14L,14M,14S サイドウォール
16,16H,16L,16M,16S ソース/ドレイン領域
17,17H,17L,17M,17S エクステンション層
18,18H,18L,18M,18S ハロー層(第1のハロー層)
19,19H,19S 第2のハロー層
20 Lvtトランジスタ
30 Mvtトランジスタ
40 SRAM用トランジスタ
60〜71 レジスト
Claims (7)
- 基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース/ドレイン領域と、このソース/ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記エクステンション層は、前記電界効果型トランジスタの種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有することを特徴とする半導体装置。 - 基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース/ドレイン領域と、このソース/ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記ハロー層は、前記電界効果型トランジスタの種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有することを特徴とする半導体装置。 - 基板上のウェルにゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース/ドレイン領域と、このソース/ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側の端部に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記ウェル、前記チャネル領域、前記エクステンション層および前記ハロー層のうちの2つ以上の領域での不純物の種類と濃度の組み合わせが、前記電界効果型トランジスタの種類ごとに異なることを特徴とする半導体装置。 - 基板上のウェルにゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース/ドレイン領域と、このソース/ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側の端部に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置の製造方法であって、
ウェルを形成するウェル形成工程、エクステンション層を形成するエクステンション形成工程およびハロー層を形成するハロー形成工程のうちのいずれか1つの工程で、閾値電圧が同一の種類の電界効果型トランジスタごとにイオン注入条件を異ならせてイオン注入を行うことを特徴とする半導体装置の製造方法。 - 基板上のトランジスタ形成領域にウェルを形成するウェル形成工程と、
前記トランジスタ形成領域にチャネルを形成するチャネル形成工程と、
前記トランジスタ形成領域のゲート電極をマスクとして前記ゲート電極の線幅方向両側の基板表面にエクステンション層を形成するエクステンション形成工程と、
前記エクステンション層の前記ゲート電極側の端部にハロー層を形成するハロー形成工程と、
のうちのいずれか2つの工程を少なくとも含む、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置の製造方法において、
前記工程のうちの1つの工程では、種類の異なる複数のトランジスタ形成領域間でマスクを共通化して同一のイオン注入条件でイオン注入を行う副工程を、マスク形成位置とイオン注入条件を異ならせて複数回繰り返して行い、
種類の異なる複数のトランジスタ形成領域で、実行されるイオン注入の工程ですべて同一のイオン注入条件とならないようにマスク形成位置とイオン注入条件を組み合わせて、前記4つの工程のうち少なくとも2つの工程を行うことを特徴とする半導体装置の製造方法。 - 前記副工程は、1つの工程において、前記基板上に形成される電界効果型トランジスタの種類の数よりも少ない数だけ実行されることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記ウェル形成工程で、閾値電圧の低い電界効果型トランジスタのウェルを形成する場合に、前記基板表面にチャネル領域を形成することができる不純物濃度を有するとともにウェルを形成することができるプロファイルを有するイオン注入条件で、イオン注入を行うことを特徴とする請求項5または6に記載の半導体装置の製造方法。
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