KR20010065154A - 이중게이트 구조의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 이중게이트 구조의 CMOS 트랜지스터 제조방법에 관한 것으로, PMOS 트랜지스터의 단채널 효과를 억제하기 위하여 표면채널을 형성하는 이중 게이트 구조를 이용하는 기술에서, n+ 다결정 실리콘층의 선행 이온주입에 따른 식각정도 차이로 인한 게이트 패터닝 공정의 문제점과 p+ 다결정 실리콘층에서 후속 열공정으로 인하여 채널 영역에 붕소가 침투하는 문제점을 해결하기 위하여 게이트 전극 실리콘에 게르마늄을 주입하여 인위적으로 손상을 발생시켜 n+/p+ 사이의 식각정도를 보정하고, p+ 다결정에서 붕소의 채널침투를 심화시키는 불소이온을 게터링하므로써 게이트 패터닝 특성향상 및 채널영역의 붕소 침투를 억제할 수 있는 이중게이트 구조의 CMOS 트랜지스터 제조방법이 개시된다.
Description
본 발명은 이중게이트 구조의 CMOS 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극 실리콘에 게르마늄 이온 주입에 의한 인위적 손상을 이용하여 n+/p+ 사이의 식각정도를 보정하므로써 게이트 패터닝 특성향상 및 붕소의 채널 침투를 억제할 수 있는 이중게이트 구조의 CMOS 트랜지스터 제조방법에 관한 것이다.
소자의 크기 감소에 따른 PMOS 트랜지스터의 단채널 효과를 억제하기 위하여 표면 채널(surface channel)을 형성하는 이중 게이트(Dual poly electrode) 구조의 사용이 일반화되고 있다. n+ 다결정 실리콘층 전극의 도핑 특성을 향상하기 위하여 도입한 n+ 다결정 실리콘층에 인(P)을 선행 이온 주입하는 공정이 도입되고 있는데 이는 게이트 패터닝 공정에서 n+ 및 p+ 다결정 실리콘층의 식각 속도 차이로 인하여 프로파일(profile)의 차이를 발생시키고 PMOS 영역의 소자영역을 손상시키기도 한다. p+ 다결정 실리콘층 전극의 도핑을 위하여 일반적으로 p+ 소오스/드레인 공정에서 액티브(active) 영역과 p+ 다결정 실리콘층 전극 영역을 동시에 도핑하는 공정을 적용하는데, 이는 후속 열공정에서 붕소의 채널 침투를 발생시켜 소자의 문턱전위의 변화 및 누설전류 특성 등을 열화 시킨다.
상기의 n+/p+ 다결정 실리콘층의 식각 특성 차이를 개선하기 위하여 n+ 소오스/드레인 공정시 액티브 영역과 다결정 실리콘층 영역을 동시에 도핑하는 방법이 도입되기도 하는데 이는 소자크기가 감소됨에 따라 접합영역의 깊이도 감소되어 다결정 실리콘층 전극 영역의 도핑 정도가 낮아져 소자의 특성을 열화시키게 된다. 이외에 n+ 선행 이온주입 후, 열처리를 통하여 손상을 회복시키는 방법이 있으나추가로 공정이 적용되어야 하는 문제점이 있다.
또한, 상기의 PMOS 트랜지스터의 채널 영역에 붕소 침투 문제를 해결하기 위하여 붕소의 확산을 억제하는 다층 다결정 실리콘층 구조나 질화막을 적용하는 방법 등이 제시되고 있으나 이는 다결정 실리콘층의 저항을 증가시키는 문제점이 있다.
따라서, 본 발명은 붕소의 채널침투 억제 및 식각 차이를 보정하므로써 게이트 패터닝 특성향상과 열적 공정 마진을 확보할 수 있는 이중게이트 구조의 CMOS 트랜지스터 제조방법을 제공하는 데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 이중게이트 구조의 CMOS 트랜지스터 제조방법은 쉘로우 트렌치 소자분리 공정에 의해 액티브 영역이 정의된 반도체 기판에 게이트 산화막 및 다결정 실리콘층을 순차적으로 형성하는 단계; 상기 다결정 실리콘층에 인위적 손상을 위해 원자량이 높은 4족 불순물을 주입하는 단계; 상기 다결정 실리콘층 중에서 PMOS 트랜지스터가 형성될 다결정 실리콘층 상에 이온주입 마스크로 이용할 포토레지스트 패턴을 형성한 후, 고농도 5가 불순물을 상기 다결정 실리콘층에 주입하는 단계; 및 P-웰 영역에 LDD 구조 및 산화막 스페이서가 형성된 NMOS 트랜지스터를 형성하고, N-웰 영역에 PMOS 트랜지스터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명에 따른 이중게이트 구조의 CMOS 트랜지스터 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 게이트 산화막
3 : 쉘로우 트렌치 소자 분리막 4 : 다결정 실리콘층
5 : 포토레지스트 패턴 6 : 비정질 층
7 : 결함층 8, 9 : 게이트 전극
10a, 11a : 소오스 10b, 11b : 드레인 영역
12 : 불소 이온 13 : 산화막 스페이서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a를 참조하여 쉘로우 트렌치 소자분리막(Shallow Trench Isolation ; 이하 STI라 칭함) 공정이 실시되어 액티브(Active) 영역이 정의되고 N-웰 및 P-웰 영역이 정의된 반도체 기판(1) 상에 게이트 산화막(2) 및 게이트 전극용 다결정 실리콘층(4)을 순차적으로 형성한다. 이후, 다결정 실리콘층(4)을 포함한 전체구조 상에 게르마늄(Ge)이온을 주입한다. 게르마늄(Ge)이온 주입은 다결정 실리콘층(4)내에 강제적인 손상을 발생시켜 n+/p+ 다결정 실리콘층의 게이트 패터닝 특성차이를 보정하기 위하여 실시한다.
이때 게르마늄(Ge)이온 주입은 다결정 실리콘층의 일부를 비정질화 할 수 있을 정도의 에너지와 주입량 조건을 설정하여 수행한다. 일반적으로 40 내지 140KeV에서 1014atoms/cm2이상 예를들어 1014내지 1016atoms/cm2의 주입량으로 이온주입을 한다. 또한 게르마늄(Ge)이온을 대신하여 4족 원소를 이용해 다결정 실리콘층에 인위적인 손상을 줄 수도 있다.
도 1b를 참조하여, 게르마늄(Ge)이온주입에 의한 비정질층(6) 및 실리콘 침입형 결함(7)이 형성된 다결정 실리콘층(4)에 n+ 다결정 실리콘층의 도핑 정도를 향상시키기 위하여 이온주입을 실시한다. 이때 PMOS 트랜지스터가 형성될 영역(N-웰 영역)은 포토레지스트 패턴(5)을 형성한 후, 이온주입 마스크로 이용하여 이온주입을 실시한다.
n+ 다결정 실리콘층 영역만 이온주입시에는 실리콘 내의 결함 정도에 따라 식각속도의 차이를 발생시키기 때문에 n+/p+ 사이의 불균일한 패턴 양상이 나타나고 또한 액티브 영역의 손상을 발생시킨다. 반면에 상기의 방법은 n+/p+ 다결정 실리콘층 영역에 동일한 손상을 발생시키기 때문에 동일한 식각 양상을 얻을 수 있다.
도 1c를 참조하여, n+ 이온주입 마스크로 사용된 포토레지스트 패턴을 제거한 후, 게이트 마스크를 식각마스크로 이용하여 다결정 실리콘층(4) 및 게이트 산화막(2)을 패터닝 한다. 이로 인해 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극(8 및 9)이 형성된다.
도시한 바와 같이, 게르마늄(Ge)이온(7)을 주입하여 다결정 실리콘층(4)의 일정부분에 손상영역을 형성시킴으로써 게이트 전극의 도핑정도(doping efficiency)를 향상시키기 위한 n+ 이온주입에 따른 n+/p+ 게이트 전극 패터닝의 특성을 향상시킨다.
도 1d를 참조하여, P-웰 영역에 LDD(Lightly Dopped Drain ; LDD) 구조를 가진 NMOS 트랜지스터를, N-웰 영역에 PMOS 트랜지스터를 제조한다.
PMOS 트랜지스터의 소오스/드레인 영역(11a 및 11b) 형성할 때 게이트 전극(9)에도 동시에 불화붕소(BF3) 이온을 주입하여 p+ 게이트 전극을 형성한다.
도 1e를 참조하여, 불화붕소 이온 주입시 게이트 전극(9) 영역에 분포되었던 불소(F) 이온이 게르마늄(Ge) 이온주입에 의해 형성된 결함 영역으로 확산되는 것을 도시하고 있다. 게이트 전극(9)과 게이트 산화막(2) 영역에서 붕소(B)의 확산을 심화시키는 불소의 분포를 결함영역으로 한정함으로써 붕소의 채널 침투를 방지할 수 있다.
상술한 바와 같이, 본 발명은 게이트 전극 실리콘에 게르마늄 이온 주입에 의한 인위적 손상을 이용하여 n+/p+ 사이의 식각정도를 보정하므로써 게이트 패터닝 특성향상 및 붕소의 채널 침투를 억제할 수 있다.
Claims (3)
- 쉘로우 트렌치 소자분리 공정에 의해 액티브 영역이 정의된 반도체 기판에 게이트 산화막 및 다결정 실리콘층을 순차적으로 형성하는 단계;상기 다결정 실리콘층에 인위적 손상을 위해 원자량이 높은 4족 불순물을 주입하는 단계;상기 다결정 실리콘층 중에서 PMOS 트랜지스터가 형성될 다결정 실리콘층 상에 이온주입 마스크로 이용할 포토레지스트 패턴을 형성한 후, 고농도 5가 불순물을 상기 다결정 실리콘층에 주입하는 단계; 및P-웰 영역에 LDD 구조 및 산화막 스페이서가 형성된 NMOS 트랜지스터를 형성하고, N-웰 영역에 PMOS 트랜지스터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 이중게이트 구조의 CMOS 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 4족 불순물 주입은 게르마늄 이온을 40 내지 140KeV의 전압으로 1014내지 1016atoms/cm2의 이온을 주입하는 것을 특징으로 하는 이중게이트 구조의 CMOS 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 PMOS 트랜지스터는 p+ 다결정 실리콘의 도핑을 위하여 주입하는 불화붕소를 게르마늄 이온에 의해 형성된 결함영역 상부에 존재하도록 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이중게이트 구조의 CMOS 트랜지스터 제조방법.
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