KR100679812B1 - 모스 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 모스 트랜지스터의 제조 방법은 실리콘 기판에 STI 및 웰을 형성하고, 기판 전면에 게이트 산화막 및 게이트를 형성한다. 다음으로, 기판에 LDD 이온 주입하여 LDD 영역 및 포켓을 형성한다. 이어서, 기판을 LDD 열처리를 한다. 이후, 게이트 측벽에 스페이서를 형성하고, 기판에 위에 N+ 소스/드레인 감광막 패턴을 형성한다. 다음으로, N+ 소스/드레인 감광막 패턴을 마스크로 하여 N+ 소스/드레인 이온 주입 공정을 진행하여 NMOS 소스/드레인 영역을 형성한다. 이후, 기판 위에 P+ 소스/드레인 감광막 패턴을 형성한다. 다음으로, P+ 소스/드레인 감광막 패턴을 마스크로 하여 P+ 소스/드레인 이온 주입으로 게르마늄 이온을 제1 단계로 주입한다. 다음으로, 보론 이온을 제2 단계로 주입하여 PMOS 소스/드레인 영역을 형성한다. 이후, NMOS 및 PMOS 소스/드레인 영역을 형성한 기판을 소스/드레인 열처리하는 단계를 포함한다.
모스 트랜지스터(MOS Transistor)
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 모스 트랜지스터 및 그 제조 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부호에 대한 설명>
10: 기판 20: STI
30: 웰 40: 게이트 산화막
50: 게이트 60: 산화막
70: 포켓 80: LDD
90: 스페이서 100: NMOS 소스/드레인 확산 영역
110: PMOS 소스/드레인 확산 영역
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로서, 보다 구체적으로는 모스 트랜지스터에서 게르마늄 및 보론 원소를 사용하여 P+ 소스/드레인 이온 주입을 함으로써, 낮은 Ioff를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 게이트(Gate)에서 가장 중요하게 고려하는 것은 폴리 실리콘 게이트 공핍(Poly-Depletion) 효과 및 붕산 침투(Boron Penetration) 현상에 의한 디바이스의 특성 저하를 방지하는 것이다.
폴리 실리콘 게이트(Poly-Si Gate) 공핍 효과는 폴리 실리콘 게이트와 게이트 산화막(Oxide) 계면에서 캐리어(Carrier)의 전하 밀도가 희박하여 생기는 현상으로 얇은 게이트 산화막의 트랜지스터(Transistor)에 심각한 영향을 주고, 디바이스의 특성을 저하한다. 이러한 현상을 감소하기 위해서는 폴리 실리콘 게이트를 지나는 도펀트(Dopant)를 적당히 활성화하는 것이 필요하다.
그리고, 붕산 침투 현상은 열처리(Annealing) 공정에서 폴리 실리콘 게이트의 도펀트로 사용하는 작은 붕산 원자가 다결정으로 이루어진 실리콘 게이트의 내부를 쉽게 이동하여 게이트 하부의 얇은 산화막을 넘어 채널 영역으로 침투함으로써, 게이트 하부의 계면농도를 변화시키고 문턱 전압 및 채널 전류의 저하를 가져온다. 특히, 미세한 게이트 선폭의 경우에는 LDD(lightly doped drain) 영역에 영향을 미쳐 트랜지스터의 동작 특성을 크게 악화시키는 문제를 야기한다.
이러한 폴리 실리콘 게이트 공핍 효과를 억제하기 위해서는 열처리(Annealing) 온도를 올리거나, 열처리 시간을 늘리기도 하며, 폴리 실리콘의 임프 란트 도즈 양(Implant Dosage)을 늘리면 가능하지만 게이트 산화막에서의 붕산 침투 현상은 감소하지 않는다.
최근에 폴리 실리콘 공핍 효과 감소와 붕산 침투 현상 억제를 위하여 게이트 산화 물질로 실리콘 옥시나이트라이드(Oxynitride)를 사용하거나, 다결정 실리콘 게르마늄(Polycrystalline SiGe) 게이트를 이용하는 경우가 있으나, 물질 교체에 따른 추가 공정이 필요하여 반도체 소자의 제조 비용이 더 증가하는 문제가 있다.
본 발명의 목적은 게르마늄 및 보론 원소를 사용하여 P+ 소스/드레인 이온 주입을 하여 낮은 Ioff를 갖는 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 모스 트랜지스터의 제조 방법은 (a) 실리콘 기판에 STI 및 웰을 형성하는 단계와, (b) 기판 전면에 게이트 산화막 및 게이트를 형성하는 단계와, (c) 기판에 LDD 이온 주입하여 LDD 영역 및 포켓을 형성하는 단계와, (d) 기판을 LDD 열처리하는 단계와, (e) 게이트 측벽에 스페이서를 형성하는 단계와, (f) 기판에 위에 N+ 소스/드레인 감광막 패턴을 형성하는 단계와, (g) N+ 소스/드레인 감광막 패턴을 마스크로 하여 N+ 소스/드레인 이온 주입 공정을 진행하여 NMOS 소스/드레인 영역을 형성하는 단계와, (h) 기판 위에 P+ 소스/드레인 감광막 패턴을 형성하는 단계와, (i) P+ 소스/드레인 감광막 패턴을 마스크로 하여 P+ 소스/드레 인 이온 주입으로 게르마늄 이온을 제1 단계로 주입하고, 보론 이온을 제2 단계로 주입하여 PMOS 소스/드레인 영역을 형성하는 단계와, (j) NMOS 및 PMOS 소스/드레인 영역을 형성한 기판을 소스/드레인 열처리하는 단계를 포함한다.
여기서, (d) 단계에서 LDD 열처리는 온도를 800 ~ 1000℃로 하고, 시간을 10초 동안 진행하는 것이 바람직하다. 또한, (g) 단계에서 NMOS 이온 주입 공정 조건은 에너지를 15KeV로 하고, 도즈를 4.6E+15 ions/cm-2으로 하여 인 원소를 주입하는 것이 바람직하다. 또한, (h) 단계에서 PMOS 이온 주입 공정에서 게르마늄 이온을 주입하는 제1 단계 조건은 에너지를 10 ~ 100KeV으로 하고, 도즈를 1.0E+13 ~ 1.0E+15ions/cm-2으로 하는 것이 바람직하다. 또한, (h) 단계에서 PMOS 이온 주입 공정에서 보론 이온을 주입하는 제2 단계 조건은 에너지를 5KeV으로 하고, 도즈를 3.8E+15 ions/cm-2으로 하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.
도 1 내지 도 7은 본 발명의 실시예에 따른 모스 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 실리콘 기판(10) 위에 소자 분리를 위한 STI(Shallow Trench Ioslation, 20) 및 웰(Well, 30)을 형성한다. 이후, 웰(30) 열처리한다. 웰(30) 열처리 공정은 예컨대, 1095℃에서 20초 동안 진행한다.
다음으로, 도 2에 도시된 바와 같이, 기판(10) 위에 게이트 산화막(40)을 형성한다. 게이트 산화막(40)은 열산화 또는 CVD(Chemical Vapor Deposition)로 형성한다.
다음으로, 게이트 산화막(40)이 형성된 기판(10) 위에 폴리 실리콘(50)을 형성한다. 이때, 폴리 실리콘(50)은 불순물이 도핑되지 않은 비정질 실리콘을 저압 화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition) 방법 등으로 형성한다. 이후, 폴리 실리콘(50)이 형성되어 있는 기판(10)에 사진 및 식각 공정을 하여 게이트(50)을 형성한다.
다음으로, 도 3에 도시된 바와 같이, 게이트(50) 접합 누설(Gate Junction Leakage)을 억제하기 위해서 게이트(50)가 형성된 기판(10) 전면에 10 ~ 40Å의 산화막(Oxide, 60)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 감광막 패턴(도시되지 않았음)을 마스크로 하여 기판(10)에 저농도의 불순물을 저에너지로 이온 주입(Ion implantation) 공정으로 주입하여 포켓(Pocket, 70) 및 소스/드레인 확장 영역(Lightly Doped Drain, LDD, 80)을 형성한다.
다음으로, TED(Transient Enhanced Diffusion) 억제를 위해서 LDD 열처리 공정을 진행한다. 여기서, LDD 이온 주입 후의 LDD 열처리 공정은 RTP(Rapid Thermal Process) 공정으로 하며, 온도를 800 ~ 1000℃로 하고, 시간을 10초 동안 하여 진행한다. 이때, 기판(10)을 급속히 열처리하는 스파이크 RTP 공정을 하여 이온 주입 공정에서 주입된 불순물을 실리콘 기판(10) 내부로 확산시킨다.
다음으로, 도 5에 도시된 바와 같이, 기판(10)의 전면에 스페이서 산화막(90)을 형성한다. 이후, 게이트(50)의 측벽 부분의 스페이서 산화막(90) 만을 남기고 기판(10) 전면의 스페이서 산화막(90)을 식각하여 스페이서(Spacer, 90)를 형성한다.
계속하여, 기판(10) 위에 N+ 소스/드레인 감광막 패턴(도시되지 않았음)을 형성한다. 이후, N+ 소스/드레인 감광막 패턴을 마스크로 하여 N+ 소스/드레인 불순물을 이온 주입하여 NMOS 고농도의 소스/드레인 확산 영역(100)을 형성한다. 여기서, NMOS 소스/드레인 확산 영역(100)을 위한 N+ 소스/드레인 이온 주입 공정 조건은 에너지를 15KeV로 하고, 도즈(Dose)를 4.6E+15 ions/cm-2으로 하여 인(Phosphorus) 원소를 주입한다.
다음으로, 기판(10) 위에 P+ 소스/드레인 감광막 패턴(도시되지 않았음)을 형성한다. 이후, P+ 소스/드레인 감광막 패턴을 마스크로 하여 P+ 소스/드레인 불순물을 이온 주입하여 PMOS 고농도의 소스/드레인 확산 영역(110)을 형성한다. 여기서, PMOS 소스/드레인 확산 영역(110)을 위한 P+ 소스/드레인 이온 주입 조건은 제1 단계로, 에너지를 10 ~ 100KeV으로 하고, 도즈를 1.0E+13 ~ 1.0E+15 ions/cm-2으로 하여 게름마늄(Germanium) 원소를 주입하고, 제2 단계로, 에너지를 5KeV으로 하고, 도즈를 3.8E+15 ions/cm-2으로 하여 보론(Boron) 원소를 주입한다.
이때, 2단계로 게르마늄 및 보론 원소로 P+ 소스/드레인 이온 주입을 함으로써, 보론 접합 프로파일(Boron Junction Profile)을 급한 커브(Abrupt)로 만들어 PMOS 소자의 Ioff(Ioff-state Leakage current)를 낮아지게 한다. 이와 같이, Ioff가 낮아지게 되면 휴대용 제품의 전지 수명을 향상시켜 제품의 경쟁력을 향상시킬 수 있다.
다음으로, 소스/드레인 열처리 공정을 진행하여 소스/드레인(transistor Formation)을 완성한다. 여기서, 소스/드레인 열처리는 RTP 공정으로 진행하며, 열처리 조건은 온도를 1000 ~ 1050℃으로 하고, 시간을 10초 동안 진행한다. 이후, 일반적인 로직 프로세스를 진행하여 최종 소자를 형성한다.
다음은 본 발명과 같이 PMOS 고농도의 소스/드레인 확산 영역(110)의 이온 주입 공정 조건을 게르마늄 및 보론 이온을 2단계로 이온 주입함으로써, Ioff 특성이, 도 6에 도시된 바와 같이, 0.7에서 0.55[nA/um] @Idsat=-250[uA/um]으로, 약 20% 향상되었다.
본 발명에 따른 모스 트랜지스터 및 그 제조 방법은 PMOS 소자의 소스/드레 인 확산 영역(12)을 위한 이온 주입 공정 조건을 제1 단계로, 게름마늄을 에너지를 10 ~ 100KeV, 도즈를 1.0E+13 ~ 1.0E+15 ions/cm-2으로 진행하고, 제2 단계로, 보론, 에너지 5KeV, 도즈를 3.8E+15 ions/cm-2으로 진행함으로써, PMOS 소자의 Ioff가 낮아질 수 있도록 할 수 있다.
본 발명에 따른 모스 트랜지스터 및 그 제조 방법은 PMOS 소자의 Ioff가 낮기 때문에 이동 제품의 안정성과 전지 수명을 향상시킬 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (8)
- (a) 실리콘 기판에 STI 및 웰을 형성하는 단계와,(b) 상기 기판 전면에 게이트 산화막 및 게이트를 형성하는 단계와,(c) 상기 기판에 LDD 이온 주입하여 LDD 영역 및 포켓을 형성하는 단계와,(d) 상기 기판을 LDD 열처리하는 단계와,(e) 상기 게이트 측벽에 스페이서를 형성하는 단계와,(f) 상기 기판에 위에 N+ 소스/드레인 감광막 패턴을 형성하는 단계와,(g) 상기 N+ 소스/드레인 감광막 패턴을 마스크로 하여 N+ 소스/드레인 이온 주입 공정을 진행하여 NMOS 소스/드레인 영역을 형성하는 단계와,(h) 상기 기판 위에 P+ 소스/드레인 감광막 패턴을 형성하는 단계와,(i) 상기 P+ 소스/드레인 감광막 패턴을 마스크로 하여 P+ 소스/드레인 이온 주입으로 게르마늄 이온을 제1 단계로 주입하고, 보론 이온을 제2 단계로 주입하여 PMOS 소스/드레인 영역을 형성하는 단계와,(j) 상기 NMOS 및 PMOS 소스/드레인 영역을 형성한 기판을 소스/드레인 열처리하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기 (d) 단계에서 상기 LDD 열처리는 온도를 800 ~ 1000℃로 하고, 시간을 10초 동안 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기 (g) 단계에서 상기 NMOS 이온 주입 공정 조건은 에너지를 15KeV로 하고, 도즈를 4.6E+15 ions/cm-2으로 하여 인 원소를 주입하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기 (h) 단계에서 상기 PMOS 이온 주입 공정에서 상기 게르마늄 이온을 주입하는 제1 단계 조건은 에너지를 10 ~ 100KeV으로 하고, 도즈를 1.0E+13 ~ 1.0E+15ions/cm-2으로 하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기 (h) 단계에서 상기 PMOS 이온 주입 공정에서 상기 보론 이온을 주입하는 제2 단계 조건은 에너지를 5KeV으로 하고, 도즈를 3.8E+15 ions/cm-2으로 하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기 (j) 단계에서, 상기 소스/드레인 열처리 조건은 온도를 1000 ~ 1050℃으로 하고, 시간을 10초 동안 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항에서,상기(b) 단계 이후에 상기 기판 전면에 산화막을 10 ~ 40Å으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제1항 내지 제7항 중 어느 한 항에 의해 제조된 모스 트랜지스터.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980048956A (ko) * | 1996-12-18 | 1998-09-15 | 김영환 | 모스트랜지스터의 접합 형성 방법 |
| KR20020040298A (ko) * | 2000-11-24 | 2002-05-30 | 박종섭 | 피모스 트랜지스터 제조방법 |
| KR20040008633A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 피모스트랜지스터의 채널링 방지 방법 |
| US6897118B1 (en) | 2004-02-11 | 2005-05-24 | Chartered Semiconductor Manufacturing Ltd. | Method of multiple pulse laser annealing to activate ultra-shallow junctions |
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-
2005
- 2005-12-29 KR KR1020050134098A patent/KR100679812B1/ko not_active IP Right Cessation
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