KR20050030996A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판의 액티브 영역 상에 게이트 전극을 형성시키고, 상기 액티브 영역에 탄소(C+) 이온을 이온주입시킨 후 상기 액티브 영역에 BF+ 이온과 같은 피(P)형 이온을 이온주입시키고, 열처리 공정에 의해 P형 LDD 영역을 확산시킨다. 이후, 상기 게이트 전극의 양 측벽에 스페이서를 형성시키고, 상기 액티브 영역에 열처리 공정에 의해 P형 소스/드레인 영역을 확산시킨다.
따라서, 본 발명은 상기 LDD 영역의 보론(B+) 이온을 열처리 공정에 의해 확산시킬 때, 상기 보론(B+) 이온이 채널 영역과 같은 원하지 않은 영역으로 확산하는 것을 억제할 수 있다. 이는 숏 채널을 갖는 P형 모스 트랜지스터의 샐로우 정션을 형성하면서도 문턱전압을 안정시키고 누설전류를 저감시키는 등의 전기적 특성을 향상시킨다.

Description

반도체 소자 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 피(P)형 엘디디(LDD: lightly doped drain) 영역의 보론 이온이 채널 영역으로 확산하는 것을 억제시킴으로써 피모스(PMOS) 트랜지스터의 전기적 특성 저하를 방지하도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 사이즈가 축소되면서 반도체 소자, 예를 들어 모스 트랜지스터의 채널 길이도 함께 축소된다. 그러나, 상기 모스 트랜지스터의 채널 길이가 축소되면, 상기 모스 트랜지스터의 바람직하지 못한 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect: SCE) 등이 발생한다.
상기 숏채널 효과를 해결하려면, 상기 모스 트랜지스터의 게이트 전극 길이의 축소와 같은 수평 축소와 함께 상기 모스 트랜지스터의 게이트 절연막 두께 및 소스/드레인 접합(junction) 깊이의 축소와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 구동 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그렇지만, 상기 반도체 소자의 사이즈가 급격히 축소되고 있으나 상기 반도체 소자를 적용한 전자 제품 등에서 요구되는 구동 전압이 여전히 높기 때문에 예를 들어, 일반적인 엔모스(NMOS) 트랜지스터와 같은 반도체 소자의 경우, 소스에서 주입된 전자가 드레인의 큰 전위 변동(potential gradient) 상태로 인하여 상기 드레인으로 심하게 가속됨으로써 상기 드레인 근처에서 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조를 갖고 있다. 이와 같은 핫 캐리어에 취약한 일반적인 모스 트랜지스터의 구조를 개선하기 위해 엘디디(LDD: lightly doped drain) 구조의 트랜지스터가 도입되었다.
이러한 LDD 구조의 NMOS 트랜지스터에서는 채널과 소스/드레인 사이에 위치한 저농도(n-) 영역의 LDD 영역이 상기 드레인 접합 근처의 높은 드레인-게이트 전압을 완화시킴으로써 심한 전위 변동을 감소시키고 나아가 핫 캐리어의 발생을 억제시킬 수 있다. 상기 LDD 구조의 트랜지스터를 제조하는 여러 가지 기술이 제안되어 왔는데, 이들 기술 중에서 게이트 전극의 양 측벽에 절연막의 스페이서(spacer)를 형성하는 방법이 상기 LDD 구조의 트랜지스터를 제조하는 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로서 사용되고 있다.
최근, 반도체 소자의 초고집적화가 진행됨에 따라 숏 채널 효과(SCE)를 효과적으로 억제하기 위해 접합 깊이를 아주 얕게 형성시키는 샐로우 정션(shallow junction) 기술이 필수적으로 도입되고 있다. 즉, 보론(B+) 이온이나 BF2+ 이온을 저 이온주입 에너지로 이온주입하는 이온주입 공정에 의해 상기 샐로우 정션을 형성하여 왔다. 그럼에도 불구하고, 반도체 소자의 초고집적화가 더욱 진행됨에 따라 상기 LDD 영역의 접합에 대한 원하는 프로파일을 얻기가 점차 어렵게 되었다. 그러므로, 상기 모스 트랜지스터의 문턱전압(Threshold Voltage: VT)을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조를 추가로 도입하게 되었다.
상기 할로 구조는 상기 모스 트랜지스터의 게이트 전극에 이웃한 소스/드레인의 접합 근처 영역에 상기 소스/드레인의 불순물에 반대되는 타입의 불순물 즉, 할로 이온을 주입시킴으로써 형성될 수 있다. 이는 상기 모스 트랜지스터의 소스/드레인의 접합 근처에 웰(well)의 도핑 농도보다 높은 불순물 농도를 지닌 확산 영역을 형성시킴으로써 소스/드레인 영역의 공핍(depletion) 영역을 축소시키기 위함이다.
이러한 할로 구조를 갖는 종래의 피모스(PMOS) 트랜지스터에서는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역이 상기 반도체 기판(10)의 소자 분리막(11)에 의해 정의되고, 상기 액티브 영역 상에 게이트 전극(20)이 형성되고, 상기 게이트 전극(20)을 가운데 두고 상기 액티브 영역 내에 P-형 LDD 영역(30)이 형성되고, 상기 LDD 영역(30)의 접합에 이웃한 게이트 전극(20) 아래의 반도체 기판(10)에 할로 영역(H)(40)이 형성되고, 상기 게이트 전극(20)의 양 측벽에 절연막의 스페이서(50)가 형성되고, 상기 게이트 전극(20)과 스페이서(50)를 가운데 두고 P+형 소스/드레인 영역(60)이 상기 반도체 기판(10) 내에 형성된다. 상기 반도체 기판(10)과 게이트 전극(20) 사이에 게이트 절연막(21)이 존재한다.
그러나, 종래의 피모스 트랜지스터의 경우, 상기 LDD 영역(30)의 형성을 위해 상기 BF2+ 이온의 이온주입 공정을 진행하므로 상기 LDD 영역(30)에 이온주입에 의한 손상이 발생한다. 즉, 상기 LDD 영역(30)의 실리콘 격자 내에 침입형 사이트(interstitial site)와 같은 결함이 발생한다. 이러한 상태에서 열처리 공정을 이용하여 상기 LDD 영역(30)을 형성할 때 보론(B+) 이온이 원하지 않는 영역, 예를 들어 채널 영역으로 확산(transient enhanced diffusion)을 일으킨다. 이는 상기 BF2+ 이온이 상기 보론 이온의 확산을 촉진시키는 F+ 이온을 많이 갖고 있기 때문이다. 그 결과, 상기 트랜지스터의 문턱전압(VT)을 당초의 정해진 값과 다르게 변화시킴으로써 상기 트랜지스터의 전기적 특성이 저하된다. 즉, 상기 트랜지스터의 턴온(turn-on) 및 턴오프(turn-off) 동작 구분이 명확하지 않게 되므로 상기 트랜지스터의 오동작이나 동작 불량이 발생하고, 또한 누설전류(leakage current)의 증가가 발생한다.
따라서, 본 발명의 목적은 P형 모스 트랜지스터의 LDD 영역을 확산시킬 때 보론 이온이 채널 영역으로 확산하는 것을 억제시키는데 있다.
본 발명의 다른 목적은 문턱전압을 안정화시킴으로써 전기적 특성을 향상시키는데 있다.
본 발명의 또 다른 목적은 누설전류의 증가를 억제시킴으로써 전기적 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
반도체 기판의 액티브 영역 상에 게이트 전극을 형성시키는 단계; 상기 액티브 영역에 보론을 함유한 피형 엘디디 영역 형성 이온을 저농도로 이온주입시키는 단계; 및 상기 엘디디 영역 형성 이온을 열처리 공정에 의해 확산시킴으로써 피형 엘디디 영역을 형성시키는 단계를 포함하는 반도체 소자 제조 방법에 있어서, 상기 열처리 공정을 진행하는 동안에 상기 보론 이온이 채널 영역으로 확산하는 것을 억제하기 위해 상기 열처리 공정을 진행하기 전에 상기 액티브 영역에 소정의 이온을 이온주입시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소정의 이온을 이온주입시키는 단계를 상기 엘디디 영역 형성 이온의 이온주입시키는 단계 이전에 진행하거나, 상기 엘디디 영역 형성 이온의 이온주입시키는 단계 이후에 진행할 수 있다.
바람직하게는, 상기 소정의 이온으로서 탄소 이온을 이온주입시킬 수가 있다. 또한, 상기 탄소 이온을 3~20 KeV의 이온주입 에너지와, 1.0E14 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것이 바람직하다.
바람직하게는, 상기 엘디디 영역 형성 이온으로서 BF+ 이온을 이온주입시킬 수가 있다. 또한, 상기 BF+ 이온을 2~10 KeV의 이온주입 에너지와, 5.0E14 ions/cm2 ~ 5.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것이 바람직하다.
바람직하게는, 상기 BF+ 이온을 급속 열처리 공정에 의해 확산시킬 수 있다. 또한, 상기 BF+ 이온을 900~1050℃의 온도와 질소(N2) 가스의 분위기에서 10~20초의 시간동안 확산시키는 것이 바람직하다.
따라서, 본 발명은 피형 엘디디 영역을 위한 액티브 영역에 탄소 이온을 이온주입한 후 BF+ 이온을 이온주입시키므로 엘디디 영역의 확산을 위한 열처리 공정을 진행할 때 보론 이온이 원하지 않은 채널 영역을 확산하는 것을 방지할 수 있다. 그 결과, 피형 모스트랜지스터의 문턱전압을 안정시키고 누설전류를 저감시킴으로써 전기적인 특성을 향상시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판의 액티브 영역간의 전기적 절연(isolation)을 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation) 공정 등을 이용하여 상기 반도체 기판(10)의 필드영역에 산화막과 같은 절연막의 소자 분리막(11)을 형성한다. 여기서, 상기 반도체 기판(10)의 단결정 실리콘 기판으로는 제 1 도전형 단결정 실리콘기판이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n 형인 경우를 기준으로 설명하기로 한다.
여기서, 도면에서 도시하지 않았으나, 상기 소자 분리막(11)의 형성 후에 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입, 웰(well) 형성을 위한 이온주입을 추가로 진행할 수 있으며, 이에 대한 설명을 설명의 편의상 설명의 간단함을 위해 생략하기로 한다.
상기 소자 분리막(11)의 형성이 완료되고 나면, 상기 반도체 기판(10)의 액티브 영역 상에 열산화(thermal oxidation) 공정에 의해 게이트 전극(20)의 게이트 절연막(21), 예를 들어 게이트 산화막을 100~150Å의 두께로 성장시킨다. 이어서, 상기 게이트 절연막(21) 상에 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 게이트 전극(20)을 위한 도전층, 예를 들어 고농도의 다결정 실리콘층을 1500~3000Å의 두께로 증착시킨다.
여기서, 상기 게이트 전극(20)을 위한 도전층을 고농도의 다결정 실리콘층의 단일층으로 구성하는 대신에 상기 다결정 실리콘층과 후속 공정에 의해 상기 다결정 실리콘층 상의 실리사이드층의 복수층으로 구성하는 것도 가능하다.
상기 게이트 전극(20)을 위한 다결정 실리콘층이 적층되고 나면, 통상의 사진식각 공정을 이용하여 상기 다결정 실리콘층의 게이트 전극 형성 영역 상에 상기 게이트 전극(20)의 패턴에 해당하는 식각 마스크(미도시), 예를 들어 감광막의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 다결정 실리콘층 및 게이트 절연막(21)을 남기고 나머지 영역의 상기 다결정 실리콘층 및 게이트 절연막을 완전히 식각시킨다. 따라서, 상기 게이트 전극(20) 및 게이트 절연막(21)의 패턴이 상기 게이트 전극 형성 영역 상에 형성되고 나머지 액티브 영역의 표면이 노출된다. 이후, 상기 감광막의 패턴을 제거시킨다.
도 2b를 참조하면, 상기 게이트 전극(20)의 패턴이 형성되고 나면, 도 2d의 엘디디 영역(70) 내의 보론(B+) 이온이 원하지 않은 영역으로 확산하는 것을 억제하기 위한 이온, 예를 들어 탄소(C+) 이온을 상기 노출된 액티브 영역에 이온주입시킨다. 바람직하게는, 상기 탄소 이온의 이온주입 에너지가 3~20 KeV이고, 이온주입 농도가 1.0E14 ions/cm2 ~ 1.0E15 ions/cm2 이다.
여기서, 상기 탄소 이온은 상기 노출된 액티브 영역의 단결정 실리콘층을 선 비정질화된(preamorphized) 실리콘층으로 미리 변형시켜 놓음으로써 LDD 영역 형성을 위한 도 2c의 후속 이온주입 공정에서 BF+ 이온을 이온주입시킬 때 채널링(channeling) 현상이 발생하는 것을 억제시킬 수 있다.
또한, 상기 탄소 이온은 LDD 영역 형성을 위한 도 2d의 후속 열처리 공정에서 보론(B+) 이온을 확산시킬 때 상기 액티브 영역의 실리콘 격자 내의 침입형 사이트(interstitial site)에 위치함으로써 상기 보론 이온이 상기 침입형 사이트와 같은 확산 경로를 확보하는 것을 어렵게 만든다. 그 결과, 상기 보론 이온이 상기 침입형 사이트와 같은 확산 경로를 따라 상기 게이트 전극(20) 아래의 채널 영역과 같은 원하지 않은 영역으로 확산(transient enhanced diffusion)하는 것을 억제시킬 수가 있다.
도 2c를 참조하면, 상기 탄소 이온이 이온주입되고 나면, 상기 게이트 전극(20)의 패턴을 이온주입 마스크로서 이용하여 상기 노출된 액티브 영역에 보론을 함유한 P형 엘디디 영역 형성 이온, 예를 들어 BF+ 이온을 저농도로 이온주입시킨다. 바람직하게는, 상기 BF+ 이온의 이온주입 에너지가 2~10 KeV이고, 이온주입 농도가 5.0E14 ions/cm2 ~ 5.0E15 ions/cm2 이다.
여기서, 상기 BF+ 이온은 LDD 영역 형성을 위한 도 2d의 후속 열처리 공정에서 보론(B+) 이온을 확산시킬 때, 상기 보론(B+) 이온의 확산 촉진을 억제시킬 수가 있다. 이는 상기 BF+ 이온이 상기 보론(B+) 이온의 확산을 촉진하는 불소(F+) 이온을 종래의 BF2+ 이온보다 적게 함유하기 때문이다.
한편, 본 발명은 탄소(C+) 이온의 이온주입을 먼저 진행한 후 BF+ 이온의 이온주입을 진행하는 것을 기준으로 설명하고 있으나, BF+ 이온의 이온주입을 진행한 후 탄소(C+) 이온의 이온주입을 진행하여도 무방하다.
도 2d를 참조하면, 상기 BF+ 이온의 이온주입이 완료되고 나면, 열처리 공정, 예를 들어 급속 열처리(rapid thermal process: RTP) 공정을 이용하여 보론(B+) 이온을 확산시킴으로써 P-형 LDD 영역(70)을 형성시킨다. 바람직하게는, 상기 급속 열처리 공정을 900~1050℃의 온도와 불활성 가스, 예를 들어 질소(N2) 가스의 분위기에서 10~20초의 시간동안 진행한다.
이때, 도 2b의 이온주입 공정에서 미리 이온주입된 탄소 이온이 상기 LDD 영역(70)의 실리콘 격자 내의 침입형 사이트에 위치함으로써 상기 보론(B+) 이온이 상기 침입형 사이트와 같은 확산 경로를 확보하기가 어려워진다. 또한, 상기 BF+ 이온이 보론(B+) 이온의 확산 촉진시키는 불소(F+) 이온을 종래의 BF2+ 이온보다 적게 함유하므로 상기 보론(B+) 이온의 확산이 억제될 수 있다.
따라서, 본 발명은 상기 LDD 영역의 보론(B+) 이온이 게이트 전극(20) 아래의 채널영역으로 확산하는 것을 억제시킬 수 있으므로 상기 LDD 영역의 샐로우 정션을 형성하면서도 숏 채널을 갖는 모스 트랜지스터의 문턱전압을 안정화시키고 누설 전류를 감소시키는 등의 전기적 특성을 향상시킬 수가 있다.
도 2e를 참조하면, 상기 LDD 영역(70)이 형성되고 나면, 상기 게이트 전극(20)을 포함한 모든 영역 상에 스페이서(50)를 위한 절연막, 예를 들어 질화막을 화학 기상 증착 공정 등에 의해 증착시킨다. 이후, P+형 소스/드레인 영역(80)을 위한 반도체 기판(10)의 액티브 영역의 표면을 노출시키기 위해 상기 질화막을 비등방성 식각 특성을 갖는 건식 식각 공정에 의해 식각시킨다. 따라서, 상기 게이트 전극(20)의 양 측벽에 스페이서(50)가 형성된다.
이후, 상기 게이트 전극(20)과 상기 스페이서(50)를 이온주입 마스크로 이용하여 상기 노출된 액티브 영역에 상기 소스/드레인 영역(80)을 위한 P형 불순물, 예를 들어 보론(B+) 이온을 고농도로 이온주입시킨다.
그런 다음, 열처리 공정을 이용하여 상기 소스/드레인 영역(80)의 접합을 형성시킨다. 따라서, 이와 같은 일련의 제조 공정을 진행함으로써 본 발명의 반도체 소자 제조 방법을 완료한다.
이후, 도면에 도시하지 않았으나, 상기 소스/드레인 영역과 상기 게이트 전극 상에 실리사이드층을 형성시키는 실리사이드 공정, 콘택 공정, 금속배선 공정 등과 같은 후속 공정을 진행함으로써 트랜지스터의 구조를 완성할 수 있다. 이에 대한 상세한 설명은 본 발명의 요지에 관련성이 적으므로 설명의 편의상 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 전극을 형성시키고, 상기 액티브 영역에 탄소(C+) 이온을 이온주입시킨 후 상기 액티브 영역에 BF+ 이온과 같은 P형 이온을 이온주입시키고, 열처리 공정에 의해 P형 LDD 영역을 확산시킨다. 이후, 상기 게이트 전극의 양 측벽에 스페이서를 형성시키고, 상기 게이트 전극과 스페이서를 가운데 두고 상기 액티브 영역에 소스/드레인 영역을 확산시킨다.
따라서, 본 발명은 상기 LDD 영역의 보론(B+) 이온을 열처리 공정에 의해 확산시킬 때, 상기 보론(B+) 이온이 채널 영역으로 확산하는 것을 억제할 수 있다. 이는 숏 채널을 갖는 P형 모스 트랜지스터의 샐로우 정션을 형성하면서도 문턱전압을 안정시키고 누설전류를 저감시키는 등의 전기적 특성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분 야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법을 나타낸 단면 공정도.

Claims (10)

  1. 반도체 기판의 액티브 영역 상에 게이트 전극을 형성시키는 단계;
    상기 액티브 영역에 보론을 함유한 피형 엘디디 영역 형성 이온을 저농도로 이온주입시키는 단계; 및
    상기 엘디디 영역 형성 이온을 열처리 공정에 의해 확산시킴으로써 피형 엘디디 영역을 형성시키는 단계를 포함하는 반도체 소자 제조 방법에 있어서,
    상기 열처리 공정을 진행하는 동안에 상기 엘디디 영역 형성 이온의 보론 이온이 채널 영역으로 확산하는 것을 억제하기 위해 상기 열처리 공정을 진행하기 전에 상기 액티브 영역에 소정의 이온을 이온주입시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 소정의 이온을 이온주입시키는 단계를 상기 엘디디 영역 형성 이온의 이온주입시키는 단계 이전에 진행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 소정의 이온을 이온주입시키는 단계를 상기 엘디디 영역 형성 이온의 이온주입시키는 단계 이후에 진행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 한 항에 있어서, 상기 소정의 이온으로서 탄소 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서, 상기 탄소 이온을 3~20 KeV의 이온주입 에너지와, 1.0E14 ions/cm2 ~ 1.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항 내지 제 3 항 중 한 항에 있어서, 상기 엘디디 영역 형성 이온으로서 BF+ 이온을 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서, 상기 BF+ 이온을 2~10 KeV의 이온주입 에너지와, 5.0E14 ions/cm2 ~ 5.0E15 ions/cm2의 이온주입 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 6 항에 있어서, 상기 BF+ 이온을 급속 열처리 공정에 의해 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서, 상기 BF+ 이온을 900~1050℃의 온도에서 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 BF+ 이온을 900~1050℃의 온도와 질소 가스의 분위기에서 10~20초의 시간동안 확산시키는 것을 특징으로 하는 반도체 소자 제조 방법.
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