KR100531105B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 할로 영역 형성에 있어서, 주입된 할로 이온이 트랜지스터의 채널 영역 및 소스/드레인 영역으로 확산되는 것을 방지함과 동시에 주입된 할로 이온으로 정의되는 할로 영역의 프로파일을 미세 조절할 수 있는 반도체 소자 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면 상에 소정의 두께로 절연막을 적층하는 단계;와, 상기 게이트 전극 좌우 영역의 반도체 기판 내에 제 2 도전형의 불순물 이온을 주입하여 저농도 이온 주입 영역을 형성하는 단계;와, 상기 절연막을 선택적으로 패터닝하여 상기 게이트 전극 좌우의 반도체 기판의 소정 부위를 노출시키도록 이온 주입 마스크 패턴을 형성하는 단계;와, 상기 기판 전면 상에 제 1 도전형의 불순물 이온을 주입하여 상기 반도체 기판의 노출된 영역에 할로 영역을 형성하는 단계;와, 상기 이온 주입 마스크 패턴을 제거하는 단계;와, 상기 반도체 기판을 열처리하여 엘디디 영역을 형성함과 동시에 상기 할로 영역을 활성화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 할로 영역 형성에 있어서, 주입된 할로 이온이 트랜지스터의 채널 영역 및 소스/드레인 영역으로 확산되는 것을 방지함과 동시에 주입된 할로 이온으로 정의되는 할로 영역의 프로파일을 미세 조절할 수 있는 반도체 소자 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다.
그러나, 종래의 할로 이온 주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소스/드레인 영역의 접합을 형성하기 위한 열처리 공정이 진행될 때 상기 소스/드레인 영역 내의 도핑된 불순물, 예를 들어 붕소(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산되기 쉽다. 이는 상기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage, VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온(turn on) 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설 전류(leakage current)가 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 주입된 할로 이온이 트랜지스터의 채널 영역 및 소스/드레인 영역으로 확산되는 것을 방지함과 동시에 주입된 할로 이온으로 정의되는 할로 영역의 프로파일을 미세 조절할 수 있는 반도체 소자 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면 상에 소정의 두께로 절연막을 적층하는 단계; 상기 게이트 전극 좌우 영역의 반도체 기판 내에 제 2 도전형의 불순물 이온을 주입하여 저농도 이온 주입 영역을 형성하는 단계; 상기 절연막을 선택적으로 패터닝하여 상기 게이트 전극 좌우의 반도체 기판의 소정 부위를 노출시키도록 이온 주입 마스크 패턴을 형성하는 단계; 상기 기판 전면상에 제 1 도전형 불순물 이온을 상기 반도체 기판의 수직축에 대하여 하향 경사진 5~30˚의 각도로 주입하여 상기 반도체 기판의 노출된 영역에 할로 영역을 형성하는 단계; 상기 이온 주입 마스크 패턴을 제거하는 단계; 상기 반도체 기판을 열처리하여 엘디디 영역을 형성함과 동시에 상기 할로 영역을 활성화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 도전형의 불순물 이온은 p형 불순물 이온이고, 제 2 도전형의 불순물 이온은 n형 불순물 이온이다.
바람직하게는, 상기 제 1 도전형의 불순물 이온은 붕소(B) 이온이다.
바람직하게는, 상기 절연막은 700∼900℃의 온도에서 기판을 열산화하여 형성할 수 있다.
바람직하게는, 상기 절연막의 두께는 100∼500Å의 두께로 형성할 수 있다.
바람직하게는, 상기 제 1 도전형의 불순물 이온은 10∼50KeV의 에너지로 5E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입할 수 있다.
바람직하게는, 상기 기판의 열처리 공정은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼20초의 공정 시간을 적용할 수 있다.
본 발명의 특징에 따르면, 할로 영역의 프로파일을 정확히 조절하기 위해 할로 이온 주입시 반도체 기판의 할로 영역만을 노출시키는 이온 주입 마스크 패턴을 이용함으로써 할로 영역의 프로파일을 미세 제어할 수 있게 되어 반도체 소자의 전기적 특성을 향상시킬 수 있게 된다.
삭제
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1g는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 p형인 경우를 기준으로 설명하기로 한다.
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 절연막(103)을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.
이어서, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 도전층을 적층한다. 상기 도전층으로는 고농도의 다결정실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다.
도 1b를 참조하면, 상기 게이트 전극(104)을 위한 도전층이 적층되고 나면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(104)이 형성될 영역의 상기 도전층 상에 게이트 전극(104)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막(103)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(103)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(104) 및 게이트 절연막(103)의 패턴이 상기 액티브 영역의 일부분 상에 형성된다.
이와 같은 상태에서, 도 1c에 도시한 바와 같이 상기 게이트 전극(104)을 포함한 기판(101) 전면에 소정의 두께로 절연막(105)을 적층한다. 상기 절연막(105)은 화학기상증착 공정 또는 열산화 공정을 통해 형성시킬 수 있으며 그 두께는 100∼500Å 정도가 바람직하다. 또한, 열산화 공정으로 상기 절연막을 형성하고자 한다면 열처리 온도를 700∼900℃로 하는 것이 바람직하다.
도 1d를 참조하면, 상기 절연막(105) 전면 상에 감광막을 도포한 다음 통상의 포토리소그래피 공정을 이용하여 선택적으로 패터닝하여 소정의 제 1 마스크 패턴(106)을 형성한다. 상기 제 1 마스크 패턴(106)은 엘디디(LDD - Lightly Doped Drain) 구조를 위한 저농도 이온 주입 영역을 형성하기 위해 패터닝된 것이다. 이에 따라, 상기 제 1 마스크 패턴(106)에 의해 노출되는 영역은 상기 게이트 전극(104)과 게이트 전극(104) 측벽의 절연막 부위 이외의 영역이다. 이어, 상기 제 1 마스크 패턴(106)을 포함한 기판(101) 전면에 제 2 도전형인 n형의 불순물 예를 들어, 인(P)을 저농도(n-)로 이온 주입시켜 상기 게이트 전극(104) 좌우 영역의 반도체 기판(101) 벌크에 저농도 이온 주입 영역(107)을 형성시킨다. 상기 저농도 이온 주입 영역(107)은 이후의 기판(101) 열처리 공정에 의해 활성화되어 엘디디 영역으로 전환된다.
저농도 이온 주입 공정이 완료되면 상기 제 1 마스크 패턴(106)을 제거한 다음, 도 1e에 도시한 바와 같이 재차 상기 절연막(105) 전면 상에 감광막을 도포한다. 이어, 상기 도포된 감광막을 포토리소그래피 공정을 이용하여 선택적으로 패터닝하여 제 2 마스크 패턴(108)을 형성한다. 상기 제 2 마스크 패턴(108)에 의해 노출되는 부분은 상기 게이트 전극(104) 영역과 상기 저농도 이온 주입 영역을 제외한 영역으로서 할로 영역이 형성될 부분만 상기 제 2 마스크 패턴(108)에 의해 노출된다. 이어, 상기 제 2 마스크 패턴(108)을 식각 마스크로 이용하여 상기 할로 영역의 절연막을 선택적으로 식각, 제거하여 이온 주입용 마스크 패턴(105a)을 형성한다. 상기 이온 주입용 마스크 패턴(105a)이 형성됨에 따라 후속의 할로 이온 주입시 상기 이온 주입용 마스크 패턴에 의해 노출된 반도체 기판 영역에만 할로 영역을 형성시킬 수 있게 되어 할로 영역의 프로파일을 미세 조절할 수 있게 된다.
즉, 도 1f에 도시한 바와 같이, 상기 할로 이온 주입 공정을 실시한다. 상기 이온 주입 마스크 패턴에 의해 할로 영역의 반도체 기판(101)이 노출된 상태에서, 할로 이온 즉, 제 1 도전형의 n형 불순물 예를 들어, 붕소 이온을 기판(101) 전면에 10∼50KeV의 에너지와 5E13∼5E14 ions/cm2 의 농도로 주입하여 상기 할로 영역(110)을 형성한다. 이 때, 상기 할로 이온의 주입은 소정의 경사진 각도 예를 들어, 반도체 기판(101)의 표면의 수직축에 대하여 하향 경사진 5∼30°의 경사각의 조건에서 수행된다.
이와 같이 상기 할로 영역(110)은 상기 이온 주입 마스크 패턴에 의해 정확히 정의되기 때문에 할로 영역(110)의 프로파일을 미세하게 제어할 수 있게 된다.
상기 할로 이온 주입 공정에 의해 할로 영역(110)의 형성이 완료되면 도 1g에 도시한 바와 같이, 할로 이온의 이온 주입 마스크로 사용된 상기 게이트 전극(104) 상의 절연막 및 기판(101) 상의 절연막을 완전히 제거한다. 이어, 저농도 이온 주입 영역(107) 및 할로 영역(110)에 주입된 이온들을 활성화하기 위한 소정의 열처리 공정을 수행한다. 상기 열처리 공정은 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼20초의 공정 시간으로 진행한다.
이상의 제조 과정을 통해 본 발명의 반도체 소자 제조방법은 완료된다. 이후, 도면에 도시하지 않았지만 소스/드레인 형성, 실리사이드 형성 등의 후속 반도체 소자 단위 공정을 적용하여 트랜지스터의 완성 등을 기할 수 있음은 물론이다.
따라서, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 실시가 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
본 발명에 따른 반도체 소자 제조방법은 다음과 같은 효과가 있다.
할로 영역의 프로파일을 정확히 조절하기 위해 할로 이온 주입시 반도체 기판의 할로 영역만을 노출시키는 이온 주입 마스크 패턴을 이용함으로써 할로 영역의 프로파일을 미세 제어할 수 있게 되어, 후속으로 주입되는 할로 이온의 채널 영역 및 소스/드레인 영역으로의 확산을 제한함으로써 반도체 소자의 전기적 특성을 담보할 수 있게 된다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 게이트 절연막 104 : 게이트 전극
105a : 이온 주입 마스크 패턴 107 : 저농도 이온 주입 영역
110 : 할로 영역
Claims (8)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면 상에 소정의 두께로 절연막을 적층하는 단계;상기 게이트 전극 좌우 영역의 반도체 기판 내에 제 2 도전형의 불순물 이온을 주입하여 저농도 이온 주입 영역을 형성하는 단계;상기 절연막을 선택적으로 패터닝하여 상기 게이트 전극 좌우의 반도체 기판의 소정 부위를 노출시키도록 이온 주입 마스크 패턴을 형성하는 단계;상기 기판 전면상에 제 1 도전형 불순물 이온을 상기 반도체 기판의 수직축에 대하여 하향 경사진 5~30˚의 각도로 주입하여 상기 반도체 기판의 노출된 영역에 할로 영역을 형성하는 단계;상기 이온 주입 마스크 패턴을 제거하는 단계;상기 반도체 기판을 열처리하여 엘디디 영역을 형성함과 동시에 상기 할로 영역을 활성화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형의 불순물 이온은 p형 불순물 이온이고, 제 2 도전형의 불순물 이온은 n형 불순물 이온인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형의 불순물 이온은 붕소(B) 이온인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 절연막은 700∼900℃의 온도에서 기판을 열산화하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 절연막의 두께는 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형의 불순물 이온은 10∼50KeV의 에너지로 5E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 기판의 열처리 공정은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼20초의 공정 시간을 적용하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
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| JPS6276562A (ja) * | 1985-09-28 | 1987-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
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Patent Citations (5)
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|---|---|---|---|---|
| JPS6276562A (ja) * | 1985-09-28 | 1987-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
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