KR100503745B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소스/드레인 형성에 있어 저농도 및 고농도 불순물 이온 주입 영역의 효과적인 배치를 구현하여 펀치 스루 현상 등을 방지하여 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막, 게이트 전극 패턴 및 하드마스크층을 순차적으로 형성하는 단계;와, 상기 기판 전면 상에 제 1 저농도의 불순물 이온을 주입하는 단계;와, 상기 기판 전면에 질화막을 적층하고 소정의 식각을 통해 게이트 전극 및 하드마스크층의 측벽에 가(假) 스페이서를 형성하는 단계;와, 상기 기판 전면 상에 고농도의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계;와, 상기 하드마스크층 및 가 스페이서를 식각하여 상기 가 스페이서의 폭을 줄여 상기 게이트 전극의 측벽에 진(眞) 스페이서를 형성하는 단계;와, 상기 기판 전면 상에 제 2 저농도의 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 소스/드레인 형성에 있어 저농도 및 고농도 불순물 이온 주입 영역의 효과적인 배치를 구현하여 펀치 스루 현상 등을 방지하여 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 제조에 있어서 회로의 양호한 동작 성능과 고집적도를 얻기 위해 반도체 소자의 제조기술이 서브 미크론 단위로 미세화되고 있다. 이와 같은 반도체 소자의 축소는 수평 크기의 축소와 함께 수직 크기의 축소가 병행되어야만 반도체 소자의 특성의 균형을 이룰 수가 있다. 이러한 점을 고려하지 않은 상태에서 반도체 소자의 크기를 축소시키면, 소스/드레인 간의 채널 길이가 축소됨으로써 원하지 않는 반도체 소자의 특성 변화가 나타난다. 그 대표적인 특성 변화가 숏 채널 효과(Short channel effect)이다.
상기 숏 채널 효과를 해결하려면, 게이트 전극 길의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체 소자의 크기가 축소되고 있으나, 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(potential gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이와 같은 문제점을 해결하기 위해, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다. 상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키기 않음으로써 핫 캐리어의 발생을 억제시킨다.
고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 MOSFET를 제조하는 여러 가지 기술이 제안되었고, 이 중에서 게이트 전극의 측벽에 스페이서를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다. 이러한 방법을 적용한 종래의 반도체 소자의 제조방법을 도면을 참조하여 설명하면 다음과 같다.
종래의 반도체 소자의 제조방법에서는 먼저 도 1a에 도시한 바와 같이, 제 1 도전형인 p형 반도체 기판의 액티브 영역간의 전기적 절연을 위해 상기 반도체 기판(101)의 필드 영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정에 의해 소자분리막(102)을 형성하고, 상기 액티브 영역 상에 게이트 절연막(103)을 형성한다.
그런 다음, 상기 게이트 절연막 상에 게이트 전극을 위한 다결정 실리콘층을 저압 화학기상증착 공정에 의해 적층시킨 후 포토리소그래피 공정을 이용하여 일정 간격을 두고 이격하여 배치되는 게이트 전극(104)의 패턴을 형성한다. 물론, 상기 게이트 전극은 다결정 실리콘층의 단일층으로 구성될 수 있을 뿐만 아니라 상기 다결정 실리콘층과 그 위의 실리사이드층으로 구성되는 것도 가능하다.
이어서, LDD 구조를 위한 저농도(n-) 영역을 형성하기 위해 상기 액티브 영역의 반도체 기판에 인(P)과 같은 제 2 도전형의 불순물 이온을 저농도(n-)로 주입한다. 이 때, 상기 게이트 전극도 상기 인과 같은 불순물에 의해 저농도(n-)로 이온 주입된다.
상기 게이트 전극(104)의 형성이 완료되면, 도 1b에 도시한 바와 같이 상기 게이트 전극과 상기 게이트 절연막 상에 도 1c의 스페이서를 위한 산화막(106)을 200Å 정도의 얇은 두께로 적층한다. 이 때, 상기 산화막(106)은 오존-TEOS(Tetra Ethyl Ortho Silicate) 화학기상증착 공정이나 플라즈마 화학기상증착공정에 의해 형성된다. 이어서, 상기 산화막 상에 저압 화학기상증착공정에 의해 상기 스페이서를 위한 질화막(107)을 800∼1000Å의 두께로 적층한다.
상기 질화막(107)이 적층된 상태에서 도 1c에 도시한 바와 같이, 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정을 이용하여 상기 게이트 전극 및 상기 소스/드레인을 위한 영역의 반도체 기판 상의 산화막(106)이 노출될 때까지 상기 질화막(107)을 건식 식각한다. 이 때, 상기 게이트 전극의 측벽에 상기 질화막이 남게 된다.
이어서, 상기 게이트 전극 및 상기 소스/드레인 영역의 반도체 기판이 노출될 때까지 상기 산화막을 건식 식각한다. 그 결과 상기 질화막에 의해 마스킹된 상기 게이트 전극의 측벽에 산화막이 남게 되고 이에 따라, 상기 질화막(107a)과 산화막(106a)으로 이루어진 스페이서(108)가 형성된다.
이후, 고농도(n+) 소스/드레인을 형성하기 위해 상기 스페이서에 의해 마스킹되지 않은 상기 반도체 기판의 액티브 영역에 인(P)과 같은 제 2 도전형의 불순물을 고농도(n+) 이온주입한다. 이 때, 상기 게이트 전극도 상기 인과 같은 불순물에 의해 고농도(n+) 이온 주입되어 최종적으로 상기 반도체 기판의 게이트 전극을 사이에 두고 LDD 구조의 소스/드레인이 형성된다.
최근, 반도체 소자의 설계 룰이 더욱 미세화됨에 따라 상기와 같은 LDD 구조를 적용함에도 불구하고 채널 간 누설전류 및 소스, 드레인의 공핍층이 접하게 되어 유발되는 펀치 스루(punch through) 현상 등을 완전히 해소하지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 소스/드레인 형성에 있어 저농도 및 고농도 불순물 이온 주입 영역의 효과적인 배치를 구현하여 펀치 스루 현상 등을 방지하여 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막, 게이트 전극 패턴 및 하드마스크층을 순차적으로 형성하는 단계;와, 상기 기판 전면 상에 제 1 저농도의 불순물 이온을 주입하는 단계;와, 상기 기판 전면에 질화막을 적층하고 소정의 식각을 통해 게이트 전극 및 하드마스크층의 측벽에 가(假) 스페이서를 형성하는 단계;와, 상기 기판 전면 상에 고농도의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계;와, 상기 하드마스크층 및 가 스페이서를 식각하여 상기 가 스페이서의 폭을 줄여 상기 게이트 전극의 측벽에 진(眞) 스페이서를 형성하는 단계;와, 상기 기판 전면 상에 제 2 저농도의 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 저농도의 불순물 이온을 주입하기 전에 상기 하드마스크층을 포함한 기판 전면 상에 이온 주입에 의한 기판 손상을 방지하기 위한 열산화막을 소정 두께로 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 저농도는 상기 제 2 저농도의 농도보다 낮은 것을 특징으로 한다.
바람직하게는, 상기 진 스페이서는 상기 가 스페이서의 1/3∼1/2 정도의 폭을 갖도록 한다.
바람직하게는, 상기 제 1 저농도의 불순물 이온을 주입하는 단계는 5∼10KeV 의 에너지와 1E12∼1E13 ions/cm2 의 농도로 주입할 수 있다.
바람직하게는, 상기 제 2 저농도의 불순물 이온을 주입하는 단계는 15∼25KeV 의 에너지와 2E13∼1E14 ions/cm2 의 농도로 주입할 수 있다.
바람직하게는, 상기 제 고농도의 불순물 이온을 주입하는 단계는 30∼100KeV 의 에너지와 5E13∼1E15 ions/cm2 의 농도로 주입할 수 있다.
본 발명의 특징에 따르면, 기존의 LDD 구조를 갖는 소스/드레인 구조에서 농도에 따라 제 1 저농도 이온 주입 영역, 제 2 저농도 이온 주입 영역 및 고농도 이온 주입 영역으로 세분화하여 소스, 드레인의 공핍층 접촉에 따른 펀치 스루 현상을 미연에 방지할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 제 1 도전형인 p형 반도체 기판(201)의 액티브 영역간의 전기적 절연을 위해 상기 반도체 기판의 필드 영역에 LOCOS(Local Oxidation of Silicon) 또는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 등을 이용하여 소자분리막(202)을 형성하고, 이어 상기 액티브 영역 상에 게이트 절연막(203)을 열산화 공정을 이용하여 형성한다.
그런 다음, 상기 게이트 절연막(203) 상에 게이트 전극을 위한 다결정 실리콘층(204)과 하드마스크층(205)으로 질화막 등을 화학기상증착 공정을 이용하여 순차적으로 적층시킨 후 포토리소그래피 공정 및 식각 공정을 이용하여 상기 게이트 절연막(203), 다결정 실리콘층(204) 및 질화막(205)을 패터닝하여 게이트 전극(204)의 패턴을 형성한다.
여기서, 상기 게이트 전극은 다결정 실리콘층의 단일층으로 구성될 수 있을 뿐만 아니라, 상기 다결정 실리콘과 그 위의 실리사이드(silicide)층으로 구성되는 것도 가능하다. 또한, 상기 하드마스크층으로 적층된 질화막은 후속의 스페이서의 두께에 따라 적층 두께가 달라지지만 예를 들어 100∼300Å 의 두께로 적층될 수 있다. 이어서, 상기 기판 전면에 이온 주입시 이온에 의한 손상을 방지하기 위한 열산화막(206)을 소정 두께로 성장시킨다.
이와 같은 상태에서, 상기 기판 전면 상에 비소(As) 등과 같은 제 2 도전형의 불순물 이온을 제 1 저농도의 농도로 주입하여 제 1 저농도 이온 주입 영역(207)을 형성한다. 이 때, 상기 제 2도전형의 불순물 이온으로서 비소(As)를 사용할 경우, 5∼10KeV 의 에너지와 1E12∼1E13 ions/cm2 의 농도로 주입되는 것이 바람직하다. 본 발명에 있어서, 상기 제 1 저농도 이온 주입 영역을 VLDD(Very Lightly Doped Drain) 영역이라 정의한다. VLDD란 용어에서 보다시피 상기 VLDD 영역은 기존의 LDD 영역보다 더 낮은 농도의 이온 주입 영역을 의미한다.
제 1 저농도 이온 주입 영역(207)이 형성된 상태에서, 도 2b에 도시한 바와 같이 게이트 전극(204)과 하드 마스크층(205)을 포함한 기판 전면 상에 스페이서를 위한 질화막(208) 등의 절연막을 500∼2000Å 의 균일한 두께로 적층한다. 이 때, 상기 질화막은 오존(O3)-TEOS 화학기상증착 공정이나 플라즈마 화학기상증착 공정에 의해 형성된다. 이어, 상기 질화막을 에치백 공정으로서 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정에 의해 건식 식각한다. 이에 따라, 상기 게이트 전극(204) 및 하드마스크층(205)의 측벽에 가(假) 스페이서(208)가 형성된다.
상기 가 스페이서가 형성된 상태에서, 기판 전면 상에 비소(As) 등과 같은 제 2 도전형의 불순물 이온을 고농도로 주입하여 고농도 이온 주입 영역(209)을 형성한다. 상기 고농도 이온 주입 영역(209)은 후속의 열처리 공정을 통하여 소스/드레인 영역이 된다. 여기서, 상기 제 2 도전형의 불순물 이온으로서 비소(As)를 사용할 경우, 30∼100KeV 의 에너지와 5E13∼1E15 ions/cm2 의 농도로 주입할 수 있다.
이와 같은 상태에서, 도 2c에 도시한 바와 같이 상기 가 스페이서(208)에 대한 부분 식각 공정을 수행한다. 이 때의 식각은 상기 가 스페이서의 형성시와 마찬가지로 반응성 이온 에칭 공정과 같은 건식 식각으로 진행된다. 상기 반응성 이온 에칭 공정에 의해 게이트 전극(204)의 측벽에 있는 스페이서만을 독립적으로 식각할 수는 없다. 이와 같은 식각 공정시 상기 스페이서 뿐만 아니라 게이트 전극 패턴의 상부 역시 식각되는 상기 게이트 전극 패턴의 손상을 방지하기 위하여 상기 게이트 전극 상에 하드마스크층(205)이 형성되어 있는 것이다.
한편, 상기 가 스페이서(208)에 대한 건식 식각 공정을 통해 상기 가 스페이서의 폭을 1/3∼1/2 정도로 줄인 진(眞) 스페이서를 형성한다. 물론, 이와 동시에 상기 게이트 전극 상에 형성되어 있는 하드마스크층은 모두 식각되어 제거된다.
상기와 같이 소정의 식각 공정에 의해 가 스페이서의 폭이 1/3∼1/2 정도 줄어든 진 스페이서가 형성된 상태에서, 도 2d에 도시한 바와 같이 상기 기판 전면 상에 비소(As)와 같은 제 2 도전형의 불순물 이온을 제 2 저농도의 농도로 주입하여 제 2 저농도 이온 주입 영역(210)을 형성한다. 이 때, 상기 제 2 저농도는 상기 제 1 저농도의 농도보다 높도록 하는 것이 바람직하다. 또한, 상기 제 2도전형의 불순물 이온으로서 비소(As)를 사용할 경우, 15∼25KeV 의 에너지와 2E13∼1E14 ions/cm2 의 농도로 주입할 수 있다. 그리고, 제 1 저농도 이온 주입 영역(207)을 VLDD 영역이라 칭함에 비추어 상기 제 2 저농도 이온 주입 영역(210)을 LDD(Lightly Doped Drain)영역이라 칭한다.
상기와 같은 일련의 공정을 통해 상기 기판 내에 제 1 저농도 이온 주입 영역(VLDD 영역)(207), 제 2 저농도 이온 주입 영역(LDD 영역)(210) 및 고농도 이온 주입 영역(소스/드레인 영역)(209)이 형성된다. 이에 따라, 게이트 전극 좌우의 기판 내에는 최저농도의 이온 주입 영역 즉, 제 1 저농도 이온 주입 영역이 형성되어 있어 기존의 LDD 구조의 장점인 핫 캐리어 현상의 억제 효과에 더불어 기존의 LDD 구조의 문제점이었던 소스/드레인 공핍층의 접촉을 방지할 수 있게 된다.
한편, 도면에 도시하지 않았지만 상기 이온 주입 영역에 대한 열처리 공정을 통하여 소스/드레인 영역을 형성하고 그 이후, 통상의 실리사이드 공정 등의 제반 반도체 단위 공정을 수행하면 본 발명에 따른 반도체 소자의 제조 공정은 완료된다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
기존의 LDD 구조를 갖는 소스/드레인 구조에서 농도에 따라 제 1 저농도 이온 주입 영역, 제 2 저농도 이온 주입 영역 및 고농도 이온 주입 영역으로 세분화하여 소스, 드레인의 공핍층 접촉에 따른 펀치 스루 현상을 미연에 방지할 수 있게 된다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 소자 분리막
203 : 게이트 절연막 204 : 게이트 전극
207 : 제 1 저농도 이온 주입 영역 208a : 진 스페이서
209 : 고농도 이온 주입 영역 210 : 제 2 저농도 이온 주입 영역
Claims (6)
- 반도체 기판 상에 게이트 절연막, 게이트 전극 및 하드마스크층을 순차적으로 형성하는 단계;상기 기판 전면 상에 제 1 저농도의 불순물 이온을 주입하는 단계;상기 기판 전면에 질화막을 적층하고 소정의 식각을 통해 게이트 전극 및 하드마스크층의 측벽에 가(假) 스페이서를 형성하는 단계;상기 기판 전면 상에 고농도의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계;상기 하드마스크층 및 가 스페이서를 식각하여 상기 가 스페이서의 폭을 줄여 상기 게이트 전극의 측벽에 진(眞) 스페이서를 형성하는 단계;상기 기판 전면 상에 제 2 저농도의 불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 저농도의 불순물 이온을 주입하기 전에 상기 하드마스크층을 포함한 기판 전면 상에 이온 주입에 의한 기판 손상을 방지하기 위한 열산화막을 소정 두께로 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 저농도는 상기 제 2 저농도의 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 진 스페이서는 상기 가 스페이서의 1/3∼1/2 정도의 폭을 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 저농도의 불순물 이온을 주입하는 단계는 5∼10KeV 의 에너지와 1E12∼1E13 ions/cm2 의 농도로 주입하며, 상기 제 2 저농도의 불순물 이온을 주입하는 단계는 15∼25KeV 의 에너지와 2E13∼1E14 ions/cm2 의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 고농도의 불순물 이온을 주입하는 단계는 30∼100KeV 의 에너지와 5E13∼1E15 ions/cm2 의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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