KR101024339B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 핫 캐리어 효과를 줄일 수 있는 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 반도체기판 상에서 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측의 상기 반도체기판내에 단계적으로 깊이가 다르고, 깊이가 증가할수록 상기 게이트전극으로부터 멀어지는 트리플 구조로 형성된 LDD영역; 상기 게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막을 포함한 상기 게이트전극 양측의 상기 반도체기판내에 형성된 소오스/드레인영역을 구비하는 반도체소자가 제공된다.
LDD영역, 핫 캐리어, 트리플, 측벽절연막
Description
도 1은 본 발명의 실시예에 따른 반도체소자의 구조 단면도.
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체기판 11 : 게이트절연막
12 : 게이트전극 13 : 제 1 저농도 불순물영역
14 : 제 1 절연막 15 : 제 2 저농도 불순물영역
16 : 제 1 측벽절연막 17 : 제 3 저농도 불순물영역
18 : 제 2 측벽절연막 19a/19b : 소오스/드레인영역
20 : LDD영역
본 발명은 반도체 소자 관한 것으로, 특히 핫 캐리어 발생을 감소시키기에 알맞은 반도체소자 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은 성능과 높은 집적도를 얻기 위하여 IC의 제조기술이 서브미크론 단위로 스케일 다운되었다.
반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다.
그 점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원하지 않는 소자의 특성 변화가 나타나게 된다.
그 대표적인 특성 변화가 숏 채널 효과(short channel effect)의 발생이다.
상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal scale down)(게이트 길이의 축소)과 동시에 수직 스케일 다운(vertical scale down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.
또한, 그에 따라 인가 전원(applied voltage)을 낮추고 기판 도핑 농도(substrate doping concentration)를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자 제품에서 요구하는 동 작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, NMOS 트랜지스터에 있어서는 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(potential gradient)하에서 심하게 가속되어 나타나는 핫 캐리어(hot carrier) 발생의 취약한 구조가 된다.
따라서 상기와 같은 핫 캐리어에 취약한 NMOS 소자를 개선한 LDD(Lightly Doped Drain)구조가 제안되었다.
이러한 LDD 구조를 적용하여 드레인 에지영역에 집중되는 전계(Electric Field)를 어느정도 분산시킬 수는 있었으나, 이 구조 역시 고집적 소자의 채널 길이 감소에 따른 충분한 마진을 가지고 있지 못하여 핫 캐리어 문제가 여전히 문제시 되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 핫 캐리어 효과를 줄일 수 있는 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체기판 상에서 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측의 상기 반도체기판내에 단계적으로 깊이가 다르고, 깊이가 증가할수록 상기 게이트전극으로부터 멀어지는 트리플 구조로 형성된 LDD영역; 상기 게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막을 포함한 상기 게이트전극 양측의 상기 반도체기판내에 형성된 소오스/드레인영역을 구비하는 반도체소자가 제공된다.
본 발명의 다른 측면에 따르면, 반도체기판 상에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 게이트전극 양측의 상기 반도체기판내에 단계적으로 깊이가 다르고, 깊이가 증가할수록 상기 게이트전극으로부터 멀어지는 트리플 구조의 LDD영역을 형성하는 단계; 및 상기 게이트전극 양측의 상기 반도체기판내에 소오스/드레인영역을 형성하는 단계를 포함하는 반도체소자의 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체소자의 구조 단면도이고, 도 2a 내지 2d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정 단면도이다.
본 발명에 따른 반도체소자는 도 1에 도시한 바와 같이, 반도체기판(10)의 일영에 게이트절연막(11)과 게이트전극(12)이 적층 형성되고, 상기 게이트전극(12) 양측의 상기 반도체기판(10)내에 단계적으로 깊이가 다르게 트리플(Triple) 구조로 LDD영역(20)이 형성되어 있고, 상기 게이트전극(12) 양측면에 측벽절연막이 형성되어 있으며, 상기 측벽절연막을 포함한 상기 게이트전극(12) 양측의 상기 반도체기판(10)내에 소오스/드레인영역(19a/19b)이 형성되어 있다.
이때, 상기 LDD영역(20)은 상기 반도체기판(10)의 표면으로 부터 단계적으로 깊게 형성된 제 1, 제 2, 제 3 저농도 불순물영역(13, 15, 17)으로 구성되었으며, 이에 의해서 완만한 형상을 이룬다.
그리고 상기 측벽절연막은 제 1, 제 2 측벽절연막(16, 18)의 이중 구조로 형성되었으며, 상기 제 2 측벽절연막(18)이 상기 제 1 측벽절연막(16)을 감싸도록 형성되었다.
이때 제 1 측벽절연막(16)은 게이트전극(12)의 대략 1/2정도의 높이를 갖도록 형성되어 있다.
이하, 상기 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 제조방법에 대하여 설명한다.
본 발명의 실시예에 따른 반도체소자의 제조방법은 NMOS 트랜지스터의 제조방법을 예로 들어 설명한 것으로, 도 2a에 도시한 바와 같이 반도체기판(10)의 일영역상에 게이트절연막(11)과 게이트전극(12)을 적층 형성한다.
이후에 상기 게이트전극(12) 양측의 반도체기판(10)내에 제 1 도전형 저농도 불순물이온을 주입하여 제 1 저농도 불순물영역(13)을 형성한다.
이때 제 1 도전형 저농도 불순물이온은 N-이온으로 As이온을 사용한다.
이어서 도 2b에 도시한 바와 같이 게이트전극(12)을 포함한 반도체기판(10) 전면에 제 1 절연막(14)을 증착한다.
다음에 제 1 절연막(14)을 마스크로 게이트전극(12) 양측의 반도체기판(10)내에 제 1 도전형 저농도 불순물이온(As 이온)을 주입하여 제 2 저농도 불순물영역(15)을 형성한다.
이때 제 1 절연막(14)은 실리콘산화막으로 형성하며, 제 2 저농도 불순물영역(15)이 게이트전극(12)과 일정간격을 갖고 떨어지도록 옵셋 역할을 하기 위해 형성한 것이다. 이때 제 1 절연막(14)은 대략 200Å의 두께를 갖도록 증착한다.
상기에서 제 2 저농도 불순물영역(15)은 제 1 저농도 불순물영역(13)보다 깊게 주입되도록 형성한다.
이어서 도 2c에 도시한 바와 같이 제 1 절연막(14)을 습식식각하여 제거하고, 게이트전극(12)을 포함한 반도체기판(10) 상에 제 2 절연막을 증착한 후, 에치백하여 게이트전극(12) 양측면에 제 1 측벽절연막(16)을 형성한다.
이때 제 2 절연막은 HLD(High temperature Low pressure Deposition)막을 대략 300Å의 두께를 갖도록 증착하여 형성한다.
또한 제 1 측벽절연막(16)은 제 2 저농도 불순물영역(15)의 에지 상부를 포함하도록 형성하여, 대략 게이트전극(12)의 1/2정도의 높이를 갖도록 형성한다.
다음에 제 1 측벽절연막(16)을 마스크로 게이트전극(12) 양측의 반도체기판(10)내에 제 1 도전형 저농도 불순물이온(As이온)을 주입하여 제 3 저농도 불순물영역(17)을 형성한다.
상기에서 제 3 저농도 불순물영역(17)은 제 2 저농도 불순물영역(15)보다 좀더 깊게 주입되도록 형성한다.
이어서 도 2d에 도시한 바와 같이 게이트전극(12)을 포함한 반도체기판(10) 상에 제 3 절연막을 증착한 후, 에치백하여 제 1 측벽절연막(16)을 포함한 게이트전극(12) 양측면에 제 2 측벽절연막(18)을 형성한다.
이때 제 3 절연막은 실리콘질화막을 대략 800Å정도의 두께를 갖도록 증착하여 형성한다.
이후에 게이트전극(12)과 제 1, 제 2 측벽절연막(16, 18)을 마스크로 반도체기판(10)내에 제 1 도전형 고농도 불순물이온을 주입하여 소오스/드레인영역(19a/19b)을 형성한다.
상기에서 제 1, 제 2, 제 3 저농도 불순물영역(13, 15, 17)은 반도체기판의 표면으로 부터 단계적으로 깊게 형성된 트리플 구조의 LDD영역(20)을 이룬다.
그리고, 제 2, 제 3 저농도 불순물영역(15, 17)은 에지부분이 게이트전극(12)과 단계적으로 떨어지도록 구성되어 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
LDD영역을 트리플(triple) 구조로 형성함에 의해서, 드레인영역의 에지 부근에 집중되는 전계(Electric Field)를 효과적으로 분산시켜 핫 캐리어 효과가 발생하는 것을 억제할 수 있다.
또한, 채널 근처에서의 정션의 모양을 완만한 구조로 형성하므로써 일반적인 LDD구조를 갖는 정션에 비해 도판트의 측면 확산(Lateral Diffusion)에 의한 숏채널 효과에도 충분한 마진을 갖게할 수 있다.
Claims (10)
- 반도체기판의 일영에 적층 형성된 게이트절연막과 게이트전극;상기 게이트전극 양측의 상기 반도체기판내에 단계적으로 깊이가 다르고, 깊이가 증가할수록 상기 게이트전극으로부터 멀어지는 트리플 구조로 형성된 LDD영역;상기 게이트전극 양측면에 형성된 측벽절연막; 및상기 측벽절연막을 포함한 상기 게이트전극 양측의 상기 반도체기판내에서 상기 LDD 영역 하부에, 고농도 불순물이온 주입에 의해 형성된 소오스/드레인영역;을 구비하며,상기 LDD영역은 상기 반도체기판의 표면으로 부터 단계적으로 깊게 형성된 제 1, 제 2, 제 3 저농도 불순물영역으로 구성되며,상기 측벽절연막은 제 1, 제 2 측벽절연막의 이중 구조로 형성되며,상기 제 2 측벽절연막이 상기 제 1 측벽절연막을 감싸도록 형성되며,상기 제 1 측벽절연막은 상기 제 2 저농도 불순물영역의 에지 상부를 포함하도록 형성하며, 상기 게이트전극의 1/2의 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자.
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- 반도체기판의 일영역상에 게이트절연막과 게이트전극을 적층 형성하는 단계;상기 게이트전극 양측의 상기 반도체기판내에 단계적으로 깊이가 다르고, 깊이가 증가할수록 상기 게이트전극으로부터 멀어지는 트리플 구조의 LDD영역을 형성하는 단계; 및상기 게이트전극 양측의 상기 반도체기판내에서 상기 LDD영역 하부에 고농도 불순물이온을 주입하여 소오스/드레인영역을 형성하는 단계;를 포함하며,상기 LDD영역의 형성은,상기 게이트전극 양측의 상기 반도체기판내에 제 1 저농도 불순물영역을 형성하는 단계;상기 게이트전극 양측면에 제 1 절연막을 증착하는 단계;상기 제 1 절연막을 마스크로 상기 게이트전극 양측의 상기 반도체기판내에 상기 제 1 저농도 불순물영역보다 깊게 제 2 저농도 불순물영역을 형성하는 단계;상기 제 1 절연막을 습식식각하여 제거하고, 상기 게이트전극 양측면에 제 1 측벽절연막을 형성하는 단계; 및상기 제 1 측벽절연막을 마스크로 상기 게이트전극 양측의 상기 반도체기판내에 제 2 저농도 불순물영역보다 깊게 제 3 저농도 불순물영역을 형성하는 단계를 포함하며,상기 제 1 측벽절연막은 상기 제 2 저농도 불순물영역의 에지 상부를 포함하도록 형성하며, 상기 게이트전극의 1/2의 높이를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제 4 항에 있어서,상기 제 1 절연막은 실질적인 200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제 1 측벽절연막은 HLD(High temperature Low pressure Deposition)막을 실질적인 300Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제 4 항에 있어서,상기 소오스/드레인영역을 형성하기 전에 상기 게이트전극 양측면에 상기 제 1 측벽절연막을 감싸도록 제 2 측벽절연막을 더 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 제 2 측벽절연막은 실리콘질화막을 실질적인 800Å정도의 두께를 갖도록 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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