KR20060114158A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 웨이퍼의 전체면에 형성되어 있는 버퍼 산화막이 게이트 스페이서 형성을 위한 식각 공정 후에도 균일한 두께로 잔류될 수 있도록 게이트 스페이서를 폴리실리콘으로 형성함으로써, 소스/드레인 영역을 형성하기 위한 후속 이온 주입 공정시 불순물이 균일한 깊이로 주입되어 우수한 정션 프로파일을 얻을 수 있는 반도체 소자의 제조 방법이 개시된다.

게이트, 스페이서, 폴리 실리콘, 사영비정

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 소자의 단면도이다.

<도면의 주요 부분에 대한 설명>

100 : 반도체 기판 101 : 게이트 산화막

102 : 폴리 게이트 103 : 텅스텐 게이트

104 : 게이트 105 : LDD 영역

106 : 실링 질화막 107 : 버퍼 산화막

108 : 폴리 실리콘막 109 : 스페이서

110 : 소스/드레인 영역

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 스페이서 형성시 버퍼 산화막의 식각 손상을 최소화하고, 버퍼 산화막을 균일한 두께로 잔류시키기 위한 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 소자는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어(hot carrier)가 증가되어 소자의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극 측벽에 절연 물질로 된 게이트 스페이서(gate spacer)를 형성한다. 이때, 게이트 스페이서는 소스/드레인 영역을 형성하기 위한 고농도 이온 주입 공정시 이온 주입 마스크로 사용되며, 70nm급 소자에서 소자의 고집적화를 위해 제거된다.

종래 기술에 의한 반도체 소자의 제조 공정을 설명하면 다음과 같다.

먼저 반도체 기판 상에 게이트 산화막, 폴리 게이트를 형성하고 전면에 절연막을 형성한다. 이어, 반도체 전체 구조 상에 스페이서용 물질을 증착하는데, 이때 스페이서 물질로 질화막을 사용하게 된다. 이 후, 건식 식각 방식으로 질화막을 이방성 식각하여 게이트 측벽에 스페이서를 형성한다. 이때, 게이트 스페이서의 균등성(uniformity) 및 게이트 스페이서 식각 공정의 균등성의 차이로 인하여 식각 공정후 웨이퍼 별 절연막의 잔류 두께가 불균일하여, 게이트 주변에 마이크로 트렌치(micro trench) 현상이 발생한다. 또한, 잔류 두께가 불균일하여 이온 주입의 사영비정(Rs)이 변화되는 특성이 나타나게 된다. 이러한 사영비정의 변화에 의해 후속 공정인 소스/드레인 영역을 형성하기 위한 이온 주입 공정에서 소스/드레인 영역이 불균일하게 형성되게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 웨이퍼의 전체면에 형성되어 있는 버퍼 산화막이 게이트 스페이서 형성을 위한 식각 공정 후에도 균일한 두께로 잔류될 수 있도록 게이트 스페이서를 폴리실리콘으로 형성하여, 소스/드레인 영역을 형성하기 위한 후속 이온 주입 공정시 불순물이 균일한 깊이로 주입되도록 사영비정을 개선하는데 있다.

본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상에 소정의 패턴으로 게이트를 형성하는 단계와, 상기 게이트를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 포함한 상기 전체 구조 상에 폴리 실리콘막을 형성하는 단계와, 제 1 식각 공정으로 상기 폴리 실리콘막을 게이트 측벽에 잔류시켜 스페이서를 형성하는 단계와, 상기 반도체 기판 소정 영역에 상기 제 1 농도보다 높은 제 2 농도의 소스/드레인을 형성하는 단계, 및 제 2 식각 공정으로 상기 스페이서를 제거하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 산화막(101)과 게이트 폴리 실리콘막(102) 및 텅스텐 게이트(103)를 순차적으로 적층하여 게이트(104)를 형성한다. 그 후, 저농도의 불순물을 이온 주입하여 LDD 영역(105)을 형성한다. LDD 영역(105)은 게이트(104)에 인접한 반도체 기판(100) 내에 형성한다.

그 후, 도 1b에 도시된 바와 같이, 게이트(104)를 포함한 반도체 전체 구조 상에 절연막(106 및 107)을 형성한다. 절연막(106 및 107)은 실링 질화막(106)과 버퍼 산화막(107)이 순차적으로 적층된 구조로 형성된다. 실링 질화막(106)은 후속 산화 공정에서 텅스텐 게이트(103)의 이상 산화를 방지한다. 버퍼 산화막(107)은 후속 식각 공정에서 실링 질화막을 보호하는 역할을 한다. 그 후, 버퍼 산화막(107)을 포함한 반도체 전체 구조 상에 게이트 스페이서용 폴리 실리콘막(108)을 형성한다.

도 1c를 참조하면, 폴리 실리콘막(108)을 식각 공정을 통하여 게이트(104) 측벽에만 폴리 실리콘막(108)잔존하게 하여 게이트 스페이서(109)를 형성한다. 식각 공정시 폴리 실리콘막(108)과 버퍼 산화막(107)의 선택비를 30:1 내지 100:1로 높게 설정한다. 고선택비를 가지고 식각 공정을 진행하므로서, 상기 버퍼 산화막(107)의 두께는 균일하게 유지되고, 이로 인하여 마이크로 트렌치 효과가 최소화 되고, 후속 이온 주입 공정에서 사영비정의 변화가 최소화된다. 상기 식각 공정의 진행 조건을 자세히 보면 다음과 같다.

식각 공정은 건식 식각 공정으로 진행하는데, 10~100mTorr의 압력에서, 45~100W의 바텀 파워(bottom power)를 인가하여 실시하는 것이 바람직하다. 바텀 파워로 폴리 실리콘막(108)에 대한 버퍼 산화막(107)의 식각률 선택비를 조절할 수 있는데, 바텀 파워가 낮을수록 고선택비를 얻을 수 있다. 또한 식각 공정은 식각 가스로 브롬화 수소, 염소 가스, 및 산소 가스를 이용하여 진행하는 것이 바람직하다. 식각 공정은 엔드 포인트 시스템(End Point System)을 사용하여 폴리 실리콘막의 두께에 대해 200~500%의 타겟으로 식각 타겟을 설정하는 것이 좋다. 엔드 포인트 시스템을 사용하므로써, 폴리 실리콘막(108)의 두께 변화에 따라 발생할 수 있는 타겟 에치(target etch=time etch)의 단점을 보완할 수 있다. 또한 식각 공정은 오버 에치 타임(over etch time)을 조절하여 스페이서(109)의 두께를 조절한다. 그 후, 추가 식각 공정을 하여 잔존하는 폴리 실리콘막(109)을 제거한다. 이때 추가 식각 공정은 엔드 포인트 시스템을 사용한 식각 공정에 걸리는 시간에 대해 50~200%의 시간으로 실시하는 것이 좋다.

도 1d를 참조하면, 스페이서(109)를 배리어로 고농도의 불순물을 이온 주입하여 소스/드레인 영역(110)을 형성한다. 이때, 버퍼 산화막(107)의 두께가 균일하므로 사영비정의 변화가 최소화되어 우수한 정션 프로파일을 형성할 수 있다. 참고적으로 사영비정에 대해 간단히 설명하면, 에너지를 가진 이온들은 기판내의 전자와 핵에 충돌하여 에너지를 잃고 정지하게 되는데, 이와 같이 이온이 주입되어 정지하기까지의 전체 거리를 비정이라 하고, 입사축을 따르는 이 거리의 사영을 사영비정(Rs)라 한다.

그 후, 도 1d와 같이 스페이서(109)를 건식 식각 공정으로 제거한다. 이때의 식각 공정은 상기 스페이서(109)를 형성하기 위한 식각 공정과 같이 스페이서(109)와 버퍼 산화막(107)의 선택비를 30:1 내지 100:1로 하는 고선택비 식각 레시피를 사용한다. 스페이서(109) 제거를 위한 식각 공정을 건식 식각 공정을 사용함으로써, 습식 공정에 비해 제조 원가 절감의 효과가 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명에 따르면, 스페이서를 폴리 실리콘으로 형성하여 웨이퍼 상에 잔류하는 버퍼 산화막의 두께를 균일하게 하여 이온 주입의 사영비정 변화를 최소화할 수 있고, 게이트 패턴 주위 발생하는 마이크로 트랜치 현상도 개선된다. 또한, 식각 시간을 조절하여 스페이서의 두께를 조절할 수 있고, 건식 식각 장비를 이용하여 소자의 제조 원가가 절감된다.

Claims (15)

1. 반도체 기판 상에 소정의 패턴으로 게이트를 형성하는 단계;

   상기 게이트를 포함한 전체 구조 상에 절연막을 형성하는 단계;

   상기 절연막을 포함한 상기 전체 구조 상에 폴리 실리콘막을 형성하는 단계;

   제 1 식각 공정으로 상기 폴리 실리콘막을 게이트 측벽에 잔류시켜 스페이서를 형성하는 단계;

   상기 반도체 기판 소정 영역에 고농도의 소스/드레인을 형성하는 단계; 및

   제 2 식각 공정으로 상기 스페이서를 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 게이트를 형성한 후 상기 절연막을 형성하기 전에, 상기 게이트와 인접한 상기 반도체 기판 소정 영역에 저농도의 불순물을 주입하는 단계를 더 포함하여 상기 소스/드레인을 LDD 구조로 형성하는 반도제 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 절연막이 실링 질화막 및 버퍼 산화막의 적층 구조로 형성되는 반도체 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 제 1 식각 공정은 상기 폴리 실리콘과 상기 버퍼 산화막의 비를 30:1 내지 100:1로 하는 고선택비 식각 레시피를 사용하여 식각 공정을 진행하는 반도체 소자의 제조 방법.
5. 제 1 항에 있어서,

   상기 제 1식각 공정은 10~100mTorr의 압력에서 진행하는 반도체 소자의 제조 방법.
6. 제 1 항에 있어서,

   상기 제 1식각 공정은 45~100W의 바턴 파워를 사용하여 진행하는 반도체 소자의 제조 방법.
7. 제 1 항에 있어서,

   상기 제 1 식각 공정은 브롬화 수소와 염소가스 및 산소가스를 이용하여 진행하는 반도체 소자의 제조 방법.
8. 제 1 항에 있어서,

   상기 제 1 식각 공정은 상기 폴리 실리콘막의 두께에 대해 200~500%의 타겟으로 상기 폴리 실리콘막을 식각하는 반도체 소자의 제조 방법.
9. 제 1 항에 있어서,

   상기 제 1 식각 공정은 엔드 포인트 시스템을 사용하여 식각 타겟을 설정하는 반도체 소자의 제조 방법.
10. 제 9 항에 있어서,

    상기 제 1 식각 공정은 상기 엔드 포인트 시스템 식각 시간의 50%~200%의 시간으로 추가 식각 공정을 진행하는 것을 더 포함하는 반도체 장치의 제조 방법.
11. 제 1 항에 있어서,

    상기 제 1 식각 공정은 식각 공정 시간을 조절하여 상기 스페이서의 두께를 조절하는 것을 더 포함하는 반도체 장치의 제조 방법.
12. 제 3 항에 있어서,

    상기 제 2 식각 공정은 상기 폴리 실리콘과 상기 버퍼 산화막의 비를 30:1 내지 100:1로 하는 고선택비 식각 레시피를 사용하여 식각 공정을 진행하는 반도체 소자의 제조 방법.
13. 제 1 항에 있어서,

    상기 제 2 식각 공정은 10~100mTorr 압력에서 진행하는 반도체 소자의 제조 방법.
14. 제 1 항에 있어서,

    상기 제 2 식각 공정은 45~100W의 바튼 파워를 사용하여 진행하는 반도체 소자의 제조 방법.
15. 제 1 항에 있어서,

    상기 제 2 식각 공정은 브롬화 수소와 염소가스 및 산소가스를 이용하여 식각하는 반도체 소자의 제조 방법.

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