KR100912960B1 - 리세스채널을 갖는 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적화에 대응하여 채널의 길이를 더욱 증가시킬 수 있는 리세스채널을 갖는 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 트랜지스터는 활성영역; 상기 활성영역에 제1깊이 및 제1폭을 갖고 형성된 제1리세스패턴; 상기 제1리세스패턴 아래에서 상기 제1폭보다 더 큰 제2폭과 상기 제1깊이보다 더 작은 제2깊이를 갖고 형성된 제2리세스패턴(측벽이 라운드(Round) 형태); 상기 제2리세스패턴 아래에서 제3깊이 및 제3폭을 갖고 형성된 제3리세스패턴; 상기 제1,2 및 제3리세스패턴 표면 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에서 상기 제1,2 및 제3리세스 패턴 내부를 매립하는 게이트를 포함하고, 상술한 본 발명은 플라나형 트랜지스터 및 RCAT 구조보다 더 길어진 채널길이를 제공할 수 있는 효과가 있으며, 또한, 제2리세스패턴 형성시 플라즈마를 이용한 건식식각을 사용하지 않으므로써 플라즈마에 의한 손상이 없는 채널을 형성할 수 있는 효과가 있다.
트랜지스터, 리세스채널, 리세스패턴, 라운드, 십자형

Description

리세스채널을 갖는 트랜지스터 및 그의 제조 방법{TRANSISTOR WITH RECESS CHANNEL AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 플라나 형태의 트랜지스터를 도시한 도면.
도 2a는 본 발명의 실시예에 따른 트랜지스터의 구조를 도시한 도면.
도 2b는 도 2a의 리세스채널의 상세도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 26 : 소자분리막
27 : 하드마스크층 28 : 스페이서
30 : 게이트절연막 31 : 게이트
101 : 제1리세스패턴
102 : 제2리세스패턴
103 : 제3리세스패턴
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 트랜지스터 및 그의 제조 방법에 관한 것이다.
DRAM이 점점 고집적화되어 70nm 이하의 기술이 개발됨에 따라서 선폭(feature size)이 감소되고 기판(substrate)에 대한 도핑농도(doping concentration)가 증가함에 따라, 전기장(electric field)이 증가되고 접합누설(junction leakage)이 증가하는 문제점이 대두되고 있다.
또한, 채널길이(channel length) 및 폭(width)이 제한되고 채널도핑(channel doping)의 증가로 전자의 이동도(electron mobility)가 감소되어 충분한 채널전류(channel current)를 확보하는 것 또한 큰 이슈(critical issue)가 되고 있다
그러나, 일반적으로 사용하고 있는 플라나(planar) 형태의 트랜지스터의 구조로는 채널의 길이(length) 및 폭(width)를 확보하는데 한계가 있으며 위에서 서술한 문제점들을 해결하기 힘들다. 여기서, 플라나형태의 트랜지스터라 함은, 채널이 플라나 형태임을 의미한다.
도 1은 종래기술에 따른 플라나 형태의 트랜지스터를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)의 소정영역에 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(12)이 형성되고, 필드산화막(12)에 의해 정의된 활성영역(11a) 상에 게이트산화막(13)이 형성되며, 게이트산화막(13) 상에 게이트전극(14)과 게이트하드마스크(15)의 순서로 적층된 게이트가 형성된다. 그리고, 게이트 양쪽의 활성영역(11a) 내에 소스영역(S)과 드레인영역(D)이 형성된다.
전술한 바와 같이, 종래기술은 활성영역(11a)의 평탄한(Planar) 표면 상부에 게이트가 형성되고 있어 게이트의 선폭에 대응하는 채널길이(도면부호 'CH1')를 갖는 플라나 형태의 트랜지스터가 된다. 그리고, 채널은 수평채널이다.
위와 같은 플라나 형태의 트랜지스터의 한계를 극복하기 위해 최근에 RCAT(Recess Channel Array Transistor)나 FinFET가 제안되었으나, 이러한 트랜지스터 구조들은 플라나형 트랜지스터보다 채널길이를 일부 증가시키는 효과는 있으나, 고집적화 트랜지스터에 대응하는 더욱 증가된 채널길이를 확보하는데는 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고집적화에 대응하여 채널의 길이를 더욱 증가시킬 수 있는 리세스채널을 갖는 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는 활성영역; 상기 활성영역에 제1깊이 및 제1폭을 갖고 형성된 제1리세스패턴; 상기 제1리세스패턴 아래에서 상기 제1폭보다 더 큰 제2폭과 상기 제1깊이보다 더 작은 제2깊이를 갖고 형성된 제2리세스패턴; 상기 제2리세스패턴 아래에서 제3깊이 및 제3폭을 갖고 형성된 제3리세스패턴; 상기 제1,2 및 제3리세스패턴 표면 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에서 상기 제1,2 및 제3리세스 패턴 내부를 매립하는 게이트를 포함하는 것을 특징으로 하며, 상기 제3깊이는 상기 제1깊이보다 더 크고, 상기 제3폭은 상기 제1폭보다 더 작은 크기를 갖고, 상기 제1 및 제3리세스패턴은 측벽이 수직(Vertical) 형태이고, 상기 제2리세스패턴은 측벽이 라운드(Round) 형태인 것을 특징으로 한다.
그리고, 본 발명의 트랜지스터의 제조 방법은 활성영역이 구비된 반도체기판의 상기 활성영역을 식각하여 측벽이 수직형태인 제1리세스패턴을 형성하는 단계; 상기 제1리세스패턴의 바닥면을 식각하여 측벽이 라운드(Round) 형태인 제2리세스패턴을 형성하는 단계; 상기 제2리세스패턴의 바닥면을 식각하여 측벽이 수직형태인 제3리세스패턴을 형성하는 단계; 상기 제1리세스패턴, 제2리세스패턴 및 제3리세스패턴으로 이루어진 리세스채널을 포함한 활성영역 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에서 적어도 상기 리세스채널의 내부를 매립하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1리세스패턴은 제1깊이 및 제1폭을 갖고, 상기 제2리세스패턴은 상기 제1폭보다 더 큰 제2폭과 상기 제1깊이보다 더 작은 제2깊이를 가지며, 상기 제3리세스패턴은 제3깊이 및 제3폭을 갖는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 리세스식각공정과 실리콘의 방향성 식각 특성을 동시에 이용하여 리세스채널보다 채널길이(channel length)를 훨씬 증가시키며 또한 플라즈마손상이 없는(Plasma damage free) 실리콘 리세스를 진행할 수 있다.
도 2a는 본 발명의 실시예에 따른 트랜지스터의 구조를 도시한 도면이고, 도 2b는 도 2a의 리세스채널의 상세도이다.
도 2a 및 도 2b를 참조하면, 소자분리막(26)에 의해 활성영역(100)이 형성된 반도체기판(21), 활성영역(100)에 수직방향으로 제1리세스패턴(101), 제2리세스패턴(102) 및 제3리세스패턴(103)으로 이루어진 리세스채널이 형성되며, 리세스채널 및 활성영역(100) 상에 게이트절연막(30)이 형성되고, 게이트절연막(30) 상에 리세스채널 내부를 매립하는 게이트(31)가 형성된다.
먼저, 리세스채널에서 제1리세스패턴(101)은 제1깊이(H1) 및 제1폭(D1)을 갖고, 제1리세스패턴(101) 아래에 형성된 제2리세스패턴(102)은 제1폭(D1)보다 더 큰 제2폭(D2)과 제1깊이(H1)보다 더 작은 제2깊이(H2)를 갖고 형성되며, 제2리세스패턴(102) 아래에 형성된 제3리세스패턴(103)은 제3깊이(H3) 및 제3폭(D3)을 갖는다. 여기서, 제3깊이(H3)는 제1깊이(H1)보다 더 크고, 제3폭(D3)은 제1폭(D1)보다 더 작은 크기를 갖는다. 제1 및 제3리세스패턴(101, 103)은 측벽이 수직(Vertical) 형태이고, 제2리세스패턴(102)은 측벽이 라운드(Round) 형태이다.
그리고, 게이트(31)는 폴리실리콘이며, 폴리실리콘이 리세스채널을 매립하는 형태가 된다. 도시하지 않았지만, 리세스채널을 매립하는 폴리실리콘 상에는 텅스텐과 같은 저저항 메탈전극과 하드마스크를 형성할 수도 있고, 이후 게이트패터닝을 진행하여 라인패턴 형태의 게이트(31)를 형성한다. 게이트(31)의 선폭(D4)은 제 1리세스패턴(101)의 폭(D1)보다 더 큰 크기를 갖는다.
위와 같이 게이트(31)를 형성하면, 제1 내지 제3리세스패턴에 의해 제공되는 십자가형(╂) 리세스채널이 형성되며, 십자가형 리세스채널은 도면부호 'CH2'와 같이 더 길어진 채널길이를 갖는다. 여기서, 'CH2'는 도 1의 'CH1'보다 훨씬 길어진 채널길이며, 더불어 통상적인 RCAT의 채널길이보다 더욱 증대된 채널길이이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STI 마스크(Shallow Trench Isolation Mask, 24)를 형성한다. 여기서, STI 마스크(24)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다. 그리고, STI 마스크(24)는 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성하며, 노광원으로는 불화아르곤(ArF)을 사용한다.
이어서, STI 마스크(24)를 식각장벽으로 패드질화막(23), 패드산화막(22)을 차례로 식각하고, 연속해서 패드산화막(22) 식각후 노출된 반도체기판(21)을 소정깊이로 식각하여 소자 분리를 위한 트렌치(25)를 형성한다.
이때, 트렌치(25)의 깊이는 이후 진행되는 습식식각 및 산화를 고려하여 1000Å∼2000Å 깊이로 한다.
위와 같은 트렌치(25)는 소자분리영역이 될 영역이고, 트렌치(25)에 의해 반도체기판(21)에는 활성영역(100)이 정의된다.
도 3b에 도시된 바와 같이, STI 마스크(24)를 스트립한다. 이때, STI 마스크(24)는 산소플라즈마를 이용하여 스트립한다.
이어서, 트렌치(25)를 갭필할때까지 HDP(High Density Plasma)와 같은 산화막을 증착한 후 화학적기계적연마(Chemical Mechanical Polishing)를 진행하여 소자분리막(26)을 형성한다.
이후, 패드질화막(23)과 패드산화막(22)을 스트립한다.
도 3c에 도시된 바와 같이, 소자분리막(26)과 활성영역(100) 상에 하드마스크층(27)을 형성한다. 이때, 하드마스크층(27)은 유전층(Dielectric materials)일 수 있으며, 예컨대, 산화막이다.
이어서, 하드마스크층(27) 상에 리세스마스크(28)를 형성한다. 이때, 리세스마스크(28)는 RCAT 소자에서 사용되는 마스크와 동일한 것으로서, 라인형태로 패터닝된 감광막패턴이다. 그리고, 리세스마스크(28)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다. 그리고, 리세스마스크(28)는 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성하며, 노광원으로는 불화아르곤(ArF)을 사용한다. 한편, 하드마스크층(27)과 리세스마스크(28) 사이에 반사방지막을 추가할 수 있으며, 이 반사방지막은 리 세스마스크 형성을 위한 포토리소그래피 공정시 난반사를 방지하기 위한 것이다. 예컨대, 반사방지막은 유기계열인 SiON을 사용한다.
도 3d에 도시된 바와 같이, 리세스마스크(28)를 식각장벽으로 하여 하드마스크층(27)을 식각하고, 연속해서 하드마스크층(27) 식각후 노출된 활성영역(100)을 일정 깊이 수직방향으로 이방성식각한다. 이로써 활성영역(100)에 제1리세스패턴(101)이 형성된다.
제1리세스패턴(101) 형성시 리세스마스크는 소모되어 잔류하지 않고, 하드마스크층(27)만 일부 두께로 잔류할 수 있다. 이와 같이, 제1리세스패턴(101) 형성을 위한 식각공정시 감광막의 선택비 부족을 보상하기 위해서 하드마스크층(27)을 사용하는 것이다.
한편, 제1리세스패턴(101)은 'H1'의 깊이와 'D1'의 폭을 갖는 리세스로서, D1은 후속 게이트의 선폭보다 작은 폭이다.
도 3e에 도시된 바와 같이, 하드마스크층(27)과 제1리세스패턴(101)의 측벽에 스페이서(28)를 형성한다. 이때, 스페이서(28)은 질화막 증착 및 전면식각을 통해 형성한다.
스페이서(28)는 제1리세스패턴(101)의 측벽을 보호하는 역할을 하는 물질로서, 후속 HCl 증기를 이용한 식각시 제1리세스패턴(101)의 측벽이 식각되는 것을 방지하는 물질이면 모두 가능하다. 따라서, 질화막에만 한정되지 않고 산화막으로도 형성할 수 있다.
도 3f에 도시된 바와 같이, 스페이서(28) 및 하드마스크층(27)을 식각장벽으 로 하여 제1리세스패턴(101)의 바닥면을 식각하여 제2리세스패턴(102)을 형성한다. 예컨대, 제1리세스패턴(101) 바닥을 HCl 증기(vapor)로 등방성식각하여 제1리세스패턴보다 폭이 큰 제2리세스패턴(102)을 형성한다. 여기서, HCl 증기를 이용한 등방성식각은 실리콘의 방향성 습식식각의 일종이다.
제2리세스패턴(102)은 HCl 증기(Vapor)를 이용한 등방성식각을 통해 형성하므로 모든 방향에서 양끝단이 스페이서(28) 아래로 파고들어가는 즉, 측면식각(Lateral etch)과 수직식각이 동시에 발생하게 된다.
바람직하게, HCl 증기를 이용한 등방성식각시 HCl 증기와 H2의 혼합(HCl 증기/H2)을 사용하며, 압력은 2∼200Torr를 유지하고, HCl 증기와 H2의 유량은 각각 0.1∼1slm, 10∼50slm을 사용한다. 그리고, 식각온도는 700∼1000℃ 범위로 하고,식각시간은 30초∼60분동안 진행한다. 위와 같이, 유량과 온도를 조절하면, 식각속도 및 식각프로파일을 조절할 수 있다. 그리고, 식각시간 조절에 의해 이웃하는 제2리세스패턴(102)간 간격(S)을 조절할 수 있는데, 이웃하는 제2리세스패턴(102)이 서로 개방되면 숏트가 발생하므로 식각시간을 60분 이상 사용하지 않는다.
그리고, HCl 증기를 이용한 등방성식각 전에 수소분위기에서 800∼1000℃의 온도에서 전 열처리(Pre-annealing)를 진행한다. 이와 같은 수소분위기의 전 열처리에 의해 표면의 이물질을 제거하므로써 HCl 증기를 이용한 등방성식각의 효율을 증대시킨다.
한편, 제2리세스패턴은 H2의 깊이와 D2의 폭을 갖는 리세스로서, H2는 제1리 세스패턴의 깊이(H1)보다는 얕고 D2는 제1리세스패턴의 폭(D1)보다는 더 큰 폭을 갖는다. 그리고, 제2리세스패턴은 등방성식각되어 형성되므로, 프로파일이 라운드(Round) 형태를 가져 채널길이 증대효과가 증가한다.
도 3g에 도시된 바와 같이, 제2리세스패턴의 바닥면에 대해 추가로 식각을 진행하여 제3리세스패턴을 형성한다. 이때, 제3리세스패턴 형성은 제1리세스패턴과 동일하게 스페이서와 하드마스크층을 식각장벽으로 이용한 이방성식각으로 진행한다. 따라서, 도 3h에 도시하겠지만, 제3리세스패턴의 폭(D3)은 스페이서()에 의해 제1리세스패턴의 폭(D1)보다 작은 크기를 갖는다. 그리고, 제3리세스패턴의 깊이(H3)는 제1,2리세스패턴보다 더욱 깊은 깊이이다.
도 3h에 도시된 바와 같이, 하드마스크층과 스페이서를 제거한다. 이때, 스페이서가 질화막이므로, 인산용액을 이용하여 제거하고, 하드마스크층은 산화막이므로 HF가 포함된 용액을 이용하여 제거한다.
하드마스크층과 스페이서가 제거된 후의 결과를 살펴보면, 활성영역(100)에는 제1리세스패턴, 제2리세스패턴 및 제3리세스패턴의 수직방향으로 연결된 십자가형태의 리세스채널이 형성된다.
여기서, 제1리세스패턴은 H1의 깊이와 D1의 폭을 갖고, 제2리세스패턴은 H1의 깊이와 D1의 폭을 가지며, 제3리세스패턴은 H3의 깊이와 D3의 폭을 갖는다. 바람직하게, 각 리세스패턴에서 깊이는 H3>H1>H2의 크기를 갖고, 폭은 D2>D1>D3의 크기를 갖는다.
도 3i에 도시된 바와 같이, 제1 내지 제3리세스패턴으로 이루어진 리세스채 널을 포함한 활성영역(100) 상에 게이트절연막(30)을 형성한다.
이어서, 게이트절연막(30) 상에 리세스채널을 매립하면서 활성영역(100) 위로 일정 높이 돌출되는 게이트(31)를 형성하고, 이온주입을 통해 소스영역(S)과 드레인영역(D)을 형성한다. 바람직하게, 게이트(31)는 폴리실리콘이며, 폴리실리콘이 리세스채널을 매립하는 형태가 된다. 도시하지 않았지만, 리세스채널을 매립하는 폴리실리콘 상에는 텅스텐과 같은 저저항 메탈전극과 하드마스크를 형성할 수도 있고, 이후 게이트패터닝을 진행하여 라인패턴 형태의 게이트(31)를 형성한다. 그리고, 게이트(31)의 선폭(D4)은 제1리세스패턴(101)의 폭(D1)보다 더 큰 크기를 갖도록 하는데, 이는 게이트패터닝 과정에서 오정렬(Mis-align)이 발생하더라도 게이트(31) 하단부에서 제1리세스패턴(101)의 입구가 어택받는 것을 방지한다.
위와 같이 게이트(31)를 형성하면, 제1 내지 제3리세스패턴에 의해 제공되는 리세스채널이 형성되며, 리세스채널은 도면부호 'CH2'와 같이 더 길어진 채널길이를 갖는다. 여기서, 'CH2'는 도 1의 'CH1'보다 훨씬 길어진 채널길이며, 더불어 통상적인 RCAT의 채널길이보다 더욱 증대된 채널길이이다.
그리고, 제2리세스패턴 형성시 건식식각을 사용하지 않으므로(HCl 증기를 사용하므로 습식식각 특성이 나타남), 건식식각에 의한 플라즈마손상을 받지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라나형 트랜지스터 및 RCAT 구조보다 더 길어진 채널길이를 제공할 수 있는 효과가 있다.
또한, 제2리세스패턴 형성시 플라즈마를 이용한 건식식각을 사용하지 않으므로써 플라즈마에 의한 손상이 없는 채널을 형성할 수 있는 효과가 있다.

Claims (21)

  1. 활성영역;
    상기 활성영역에 제1깊이 및 제1폭을 갖고 형성된 제1리세스패턴;
    상기 제1리세스패턴 아래에서 상기 제1폭보다 더 큰 제2폭과 상기 제1깊이보다 더 작은 제2깊이를 갖고 형성된 제2리세스패턴;
    상기 제2리세스패턴 아래에서 제3깊이 및 제3폭을 갖고 형성된 제3리세스패턴
    상기 제1,2 및 제3리세스패턴 표면 상에 형성된 게이트절연막; 및
    상기 게이트절연막 상에서 상기 제1,2 및 제3리세스 패턴 내부를 매립하는 게이트를 포함하고,
    상기 제1 및 제3리세스패턴은 측벽이 수직(Vertical) 형태이고, 상기 제2리세스패턴은 측벽이 라운드(Round) 형태인
    트랜지스터.
  2. 제1항에 있어서,
    상기 제3깊이는 상기 제1깊이보다 더 크고, 상기 제3폭은 상기 제1폭보다 더 작은 크기를 갖는 트랜지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트는, 상기 제1,2 및 제3리세스 패턴 내부를 매립하면서 상기 활성영역 위로 일부가 돌출되는 라인패턴인 트랜지스터.
  5. 제4항에 있어서,
    상기 게이트의 선폭은 상기 제1리세스패턴의 폭보다 더 큰 크기를 갖는 트랜지스터.
  6. 제4항에 있어서,
    상기 게이트는, 적어도 폴리실리콘막을 포함하는 트랜지스터.
  7. 활성영역이 구비된 반도체기판의 상기 활성영역을 식각하여 측벽이 수직형태인 제1리세스패턴을 형성하는 단계;
    상기 제1리세스패턴의 바닥면을 식각하여 측벽이 라운드(Round) 형태인 제2리세스패턴을 형성하는 단계;
    상기 제2리세스패턴의 바닥면을 식각하여 측벽이 수직형태인 제3리세스패턴을 형성하는 단계;
    상기 제1리세스패턴, 제2리세스패턴 및 제3리세스패턴으로 이루어진 리세스채널을 포함한 활성영역 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에서 적어도 상기 리세스채널의 내부를 매립하는 게이트를 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 제1리세스패턴은 제1깊이 및 제1폭을 갖고, 상기 제2리세스패턴은 상기 제1폭보다 더 큰 제2폭과 상기 제1깊이보다 더 작은 제2깊이를 가지며, 상기 제3리세스패턴은 제3깊이 및 제3폭을 갖는 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 제3깊이는 상기 제1깊이보다 더 크고, 상기 제3폭은 상기 제1폭보다 더 작은 크기를 갖는 트랜지스터의 제조 방법.
  10. 삭제
  11. 제8항에 있어서,
    상기 제1리세스패턴, 제2리세스패턴 및 제3리세스패턴을 형성하는 단계는,
    상기 활성영역 상에 하드마스크층을 형성하는 단계;
    리세스마스크로 상기 하드마스크층과 활성영역을 이방성식각하여 상기 제1리세스패턴을 형성하는 단계;
    상기 제1리세스패턴과 하드마스크층의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 제1리세스패턴의 바닥면을 등방성식각하여 상기 제2리세스패턴을 형성하는 단계;
    상기 제2리세스패턴의 바닥면을 이방성식각하여 상기 제3리세스패턴을 형성하는 단계; 및
    상기 하드마스크층과 스페이서를 제거하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 제2리세스패턴을 형성하는 단계는,
    적어도 HCl 증기를 이용하여 식각하는 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 제2리세스패턴을 형성하는 단계는,
    HCl 증기와 H2의 혼합(HCl 증기/H2)을 사용하는 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 제2리세스패턴을 형성하는 단계는,
    2∼200Torr의 압력을 유지한 상태에서 상기 HCl 증기와 H2의 유량을 각각 0.1∼1slm, 10∼50slm으로 사용하여 진행하며, 식각온도는 700∼1000℃ 범위로 하고, 식각시간은 30초∼60분으로 하는 트랜지스터의 제조 방법.
  15. 제11항에 있어서,
    상기 하드마스크층과 스페이서는 산화막으로 형성하는 트랜지스터의 제조 방법.
  16. 제11항에 있어서,
    상기 하드마스크층은 산화막으로 형성하고, 상기 스페이서는 질화막으로 형성하는 트랜지스터의 제조 방법.
  17. 제11항에 있어서,
    상기 제2리세스패턴을 형성하기 전에,
    수소분위기에서 열처리하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 열처리는, 800∼1000℃의 온도에서 진행하는 트랜지스터의 제조 방법.
  19. 제11항에 있어서,
    상기 게이트는, 상기 제1,2 및 제3리세스패턴의 내부를 매립하면서 상기 활성영역 위로 일부가 돌출되는 라인패턴인 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    상기 게이트의 선폭은 상기 제1리세스패턴의 폭보다 더 큰 크기를 갖는 트랜지스터의 제조 방법.
  21. 제19항에 있어서,
    상기 게이트는, 적어도 폴리실리콘막을 포함하는 트랜지스터의 제조 방법.
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