KR100920043B1 - 반도체 소자의 리세스 게이트 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 게이트들 사이의 간격을 감소시키지 않으면서 게이트의 채널 길이를 효과적으로 증가시킬 수 있는 반도체 소자의 리세스 게이트 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 리세스 게이트는, 홈이 형성된 반도체 기판; 상기 홈의 표면에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 도전막;을 포함하며, 상기 홈은 수직형 홈과 상기 수직형 홈의 저면에 배치된 고치(Cocoon)형 홈으로 구성된다.

Description

반도체 소자의 리세스 게이트 및 그의 형성방법{RECESS GATE OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자의 리세스 게이트 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 소자 불량을 방지하고 소자 특성을 향상시킬 수 있는 반도체 소자의 리세스 게이트 및 그의 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브 타입(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는, 종래 기술에 따른 벌브형 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판의 소자분리 영역을 식각하여 상기 기판 내에 트렌치를 형성한 후, 상기 트렌치 내에 상기 트렌치를 매립하도록 절연막을 증착하여 반도체 기판의 활성 영역을 한정하는 소자분리막을 형성한다. 이어서, 상기 소자분리막이 형성된 반도체 기판 내에 불순물 이온주입 공정을 통해 웰을 형성한다.
그런 다음, 상기 반도체 기판 활성 영역의 리세스 게이트 형성 영역을 식각하여 수직형 홈을 형성한다. 그리고 나서, 상기 수직형 홈이 형성된 반도체 기판의 결과물에 대해 퍼니스(Furnace) 내에서 열산화 공정을 수행하여 상기 수직형 홈을 포함한 반도체 기판의 전면 상에 산화막을 형성한다.
계속해서, 상기 수직형 홈 저면에 형성된 산화막 부분을 제거하여 수직형 홈의 저면을 노출시키는 제1보호막를 형성한 후, 상기 제1보호막에 의해 노출된 수직형 홈 저면의 반도체 기판 부분을 좀더 식각하여 구형 홈을 형성한다. 그 결과, 반도체 기판 내에 수직형 홈과 구형 홈을 포함하는 벌브형 홈이 형성된다.
다음으로, 상기 벌브형 홈을 포함하는 반도체 기판 상에 게이트 절연막과 게이트 도전막 및 하드마스크막을 차례로 증착하고, 이 막들을 식각하여 상기 벌브형 홈 상에 리세스 게이트를 형성한다. 이후, 상기 리세스 게이트의 측벽에 제1보호막를 형성한다.
그러나, 전술한 종래 기술의 경우에는 구형 홈을 형성하기 위해 수직형 홈의 측벽에 형성되는 제1보호막를 열산화 공정에 의한 산화막으로 형성하기 때문에 반 도체 소자의 전기적 특성이 저하된다. 자세하게, 상기 열산화 공정은 680∼780℃ 정도의 고온에서 수행되는데 이러한 고온 분위기로 인해 반도체 기판 내에 함유된 불순물들이 확산되며, 그 결과, 반도체 소자의 전기적 특성이 저하된다.
이에, 상기 제1보호막를 고온의 열산화 공정 대신 저온 증착이 가능한 ALD(Atomic Layer Deposition) 방식으로 형성하는 방법이 제안된 바 있으나, 이 경우에는 상기 ALD 방식으로 제1보호막를 형성하기 위해 새로운 공정이 추가된다는 번거로움이 있다.
또한, 전술한 종래 기술의 경우에는 반도체 소자의 고집적화 추세에 부합하여 디자인 룰(Design Rule)이 감소함에 따라, 소망하는 채널 길이를 확보하기 위해 벌브형 홈의 직경을 증가시키며, 이 때문에, 상기 구형 홈의 직경이 게이트들 사이의 간격보다 커지게 된다. 이렇게 되면, 상기 벌브형 홈들이 서로 오버랩(Overlap)될 가능성이 증가하여 공정 마진이 감소되며, 그 결과, 반도체 소자 불량이 야기된다.
본 발명은 게이트들 사이의 간격을 감소시키지 않으면서 게이트의 채널 길이를 효과적으로 증가시킬 수 있는 반도체 소자의 리세스 게이트 및 그의 형성방법을 제공한다.
또한, 본 발명은 소자 불량을 방지하고 소자 특성을 향상시킬 수 있는 반도체 소자의 리세스 게이트 및 그의 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 리세스 게이트는, 홈이 형성된 반도체 기판; 상기 홈의 표면에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 도전막;을 포함하며, 상기 홈은 수직형 홈과 상기 수직형 홈의 저면에 배치된 고치(Cocoon)형 홈으로 구성된다.
상기 고치형 홈의 폭은 상기 수직형 홈의 폭과 같거나, 또는, 넓다.
상기 고치형 홈은 다수의 구형 홈이 수직으로 적층된 형상으로 형성된다.
상기 구형 홈은 가로축이 세로축 보다 긴 타원 형상을 갖는다.
또한, 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법은, 반도체 기판을 식각하여 수직형 홈을 형성하는 단계; 상기 수직형 홈 저면의 반도체 기판 부분을 식각하여 고치형 홈을 형성하는 단계; 상기 수직형 홈과 상기 고치형 홈을 포함한 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 수직형 홈과 상기 고치형 홈을 매립하도록 게이트 도전막을 형성하는 단계;를 포함한다.
상기 수직형 홈은 플라즈마를 이용한 비등방성 식각 방식을 통해 형성한다.
상기 비등방성 식각 방식은 불소 함유 가스와 HBr 가스 및 O2 가스를 사용하여 수행한다.
상기 불소 함유 가스는 SF6, SiF4, Si2F6 및 NF3 중 선택된 것이다.
상기 비등방성 식각 방식은 10∼150mTorr의 압력과 반도체 기판에 인가되는 5∼300W의 플라즈마 파워 및 상기 반도체 기판이 안착된 챔버에 인가되는 400∼3000W의 플라즈마 파워 조건으로 수행한다.
상기 수직형 홈을 형성하는 단계 후, 그리고, 상기 고치형 홈을 형성하는 단계 전, 상기 수직형 홈의 측벽에 제1보호막을 형성하는 단계;를 더 포함한다.
상기 제1보호막은 폴리머막이다.
상기 폴리머막은 불화 탄소 가스를 사용하여 형성한다.
상기 불화 탄소 가스는 C4F8 가스이다.
상기 제1보호막은 상기 고치형 홈을 형성하는 단계 후, 그리고, 상기 게이트 절연막을 형성하는 단계 전, O2 애슁(Ashing) 방식을 통해 제거한다.
상기 고치형 홈의 폭은 상기 수직형 홈의 폭과 같거나, 또는, 넓도록 형성한다.
상기 고치형 홈을 형성하는 단계는, 상기 수직형 홈 저면의 반도체 기판 부분을 1차 등방성 식각하여 제1 구형 홈을 형성하는 단계; 상기 제1 구형 홈의 측벽에 제2보호막을 형성하는 단계; 상기 제2보호막을 식각 베리어로 상기 제1 구형 홈 저면의 반도체 기판 부분을 2차 등방성 식각하여 제2 구형 홈을 형성하는 단계; 및 상기 제2보호막을 제거하는 단계;를 포함한다.
상기 1차 및 2차 등방성 식각은 건식으로 수행한다.
상기 1차 및 2차 등방성 식각은 불소 함유 가스를 사용하여 수행한다.
상기 불소 함유 가스는 SF6 가스이다.
상기 1차 및 2차 등방성 식각은 400∼1000sccm의 SF6 가스를 사용하여 30∼300mTorr의 압력과 1∼9kW의 RF(Radio Frequency) 파워 조건으로 수행한다.
상기 제2보호막은 폴리머막으로 형성한다.
상기 폴리머막은 불화 탄소 가스를 사용하여 형성한다.
상기 불화 탄소 가스는 C4F8 가스이다.
상기 제1 및 제2 구형 홈은 가로축이 세로축 보다 긴 타원 형상을 갖도록 형성한다.
상기 제2보호막의 제거는 O2 애슁(Ashing) 방식으로 수행한다.
상기 제2보호막을 제거하는 단계 후, 상기 제2보호막의 형성 공정과 상기 제2보호막을 식각 베리어로 이용해서 등방성 식각하는 공정을 적어도 1회 이상 반복 수행하는 단계;를 더 포함한다.
상기 고치형 홈은 다수의 구형 홈이 수직으로 적층된 형상으로 형성한다.
상기 고치형 홈을 형성하는 단계 후, 그리고, 상기 게이트 절연막을 형성하는 단계 전, 상기 고치형 홈 측벽의 굴곡이 완만해지도록 식각하는 단계;를 더 포함한다.
상기 식각은 등방성 방식으로 수행하거나, 또는, LAL-BOE(Buffer Oxide Etchant) 용액을 사용하여 수행한다.
상기 게이트 절연막은 고유전막으로 형성한다.
상기 고유전막은 AlxOy막, TixOy막, TaxOy막, HfxOy막, YxOy막, ZrxOy막, LaxOy막 및 SrTxOy막 중 선택된 적어도 하나 이상의 막으로 형성한다.
이상에서와 같이, 본 발명은 수직형 홈 및 상기 수직형 홈의 저면에 배치된 고치(Cocoon)형 홈으로 구성된 홈 상에 리세스 게이트를 형성함으로써, 상기 리세스 게이트의 채널 길이를 효과적으로 증가시킬 수 있다.
또한, 본 발명은 상기 리세스 게이트의 채널 길이를 증가시키기 위해 홈의 폭을 증가시킬 필요가 없으므로, 상기 홈이 오버랩(Overlap)되어 형성되는 것을 방지할 수 있을 뿐 아니라 게이트들 사이의 간격이 좁은 고집적 소자의 제조시 공정 마진을 충분히 확보함으로써 소자 불량을 방지함과 아울러 소자 특성을 개선할 수 있다.
게다가, 본 발명은 상기 수직형 홈의 측벽에 종래의 열산화막 대신 폴리머막으로 제1보호막를 형성함으로써, 상기 열산화막의 형성시 유발되는 반도체 기판 내의 불순물 확산 현상을 억제할 수 있다.
아울러, 본 발명은 상기 수직형 홈 및 고치형 홈으로 구성되는 홈을 형성하기 위해 새로운 기술이 요구되지 않으며 비교적 단순한 공정만으로 충분하기 때문에, 반도체 소자의 생산성을 향상시킬 수 있다.
본 발명은 반도체 기판을 식각하여 수직형 홈을 형성한 후, 상기 수직형 홈 저면의 반도체 기판 부분을 식각하여 고치형 홈을 형성함으로써, 상기 수직형 홈 및 수직형 홈의 저면에 배치된 고치형 홈으로 구성되는 리세스 게이트용 홈을 형성한다. 상기 고치형 홈은 적어도 두 개 이상의 구형 홈이 수직으로 적층된 형상을 갖도록 형성한다.
이렇게 하면, 상기 고치형 홈 측면의 굴곡으로 인해 표면적이 증가하여 게이트의 채널 길이를 효과적으로 증가시킬 수 있을 뿐 아니라 상기 게이트의 채널 길이를 증가시키기 위해 리세스 게이트용 홈의 폭을 증가시킬 필요가 없으므로 리세스 게이트용 홈이 오버랩되어 형성되는 것을 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트를 설명하기 위한 단면도이다.
도시된 바와 같이, 활성 영역을 정의하는 소자분리막(102)이 구비된 반도체 기판(100)의 상기 활성 영역에 리세스 게이트용 홈(RH)이 형성된다. 상기 리세스 게이트용 홈(RH)은 수직형 홈(H1)과 상기 수직형 홈(H1)의 저면에 배치된 고치형 홈(H2)으로 구성되며, 상기 고치형 홈(H2)의 폭은 상기 수직형 홈(H1)의 폭과 같거나, 또는, 넓다. 또한, 상기 고치형 홈(H2)은 적어도 2개 이상의 다수개, 바람직하게는, 2∼5개 정도의 구형 홈(112, 116, 120, 124)들이 수직으로 연속해서 적층된 형상으로 형성되며, 상기 구형 홈(112, 116, 120, 124)은 가로축이 세로축보다 긴 타원 형상을 갖는다.
이어서, 상기 리세스 게이트용(H) 홈의 표면에 게이트 절연막(126)이 형성되 고, 상기 게이트 절연막(126) 상에 상기 리세스 게이트용 홈(RH)을 매립하도록 게이트 도전막(128)이 형성되며, 상기 게이트 도전막(128) 상에 게이트 하드마스크막(130)이 형성된다. 그 결과, 상기 리세스 게이트용 홈(RH) 상에 게이트 절연막(126)과 게이트 도전막(128) 및 게이트 하드마스크막(130)으로 이루어진 리세스 게이트(RG)가 형성된다.
여기서, 본 발명은 수직형 홈(H1) 및 상기 수직형 홈(H1)의 저면에 배치되는 고치형 홈(H2)으로 구성되는 리세스 게이트용 홈(RH)을 형성함으로써, 리세스 게이트(RG)들 사이의 간격을 감소시키지 않으면서 리세스 게이트(RG)의 채널 길이를 효과적으로 증가시킬 수 있다.
따라서, 본 발명은 상기 리세스 게이트(RG)들 사이의 간격이 좁은 고집적 소자의 제조시 공정 마진을 충분히 확보할 수 있으며, 이를 통해, 소자 불량을 방지함과 아울러 소자 특성을 개선할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(100)의 상기 소자분리 영역을 식각하여 트렌치(T)를 형성한 후, 상기 트렌치(T)를 절연막을 매립하여 반도체 기판(100)의 상기 활성 영역을 정의하는 소자분리막(102)을 형성한다.
그런 다음, 상기 소자분리막(102)을 포함한 반도체 기판(100) 상에 산화막(104)과 질화막(106)을 차례로 증착하고, 그리고 나서, 상기 질화막(106)과 산화 막(104)을 패터닝하여 반도체 기판(100) 활성 영역의 일부분을 노출시키는 하드마스크 패턴(108)을 형성한다. 이어서, 상기 하드마스크 패턴(108)에 의해 노출된 활성 영역 부분을 식각하여 수직형 홈(H1)을 형성한다.
상기 수직형 홈(H1)은 플라즈마를 이용한 비등방성 식각 방식을 통해 형성하며, 상기 비등방성 식각 방식은 불소 함유 가스, 예컨데, SF6, SiF4, Si2F6 및 NF3 중 선택된 가스, 바람직하게는, SF6 가스와 HBr 및 O2 가스를 사용하여 진행한다. 상기 HBr 가스는 수직성 식각 특성을 가진다.
이때, 상기 플라즈마를 이용한 비등방성 식각 방식은 압력이 증가함에 따라 식각 속도가 함께 증가하는 특성을 가지는데, 압력이 너무 높은 경우에는 등방성 식각 특성이 나타나게 된다. 따라서, 상기 수직형 홈(H1)을 형성하기 위한 비등방성 식각 방식은 10∼150mTorr의 압력, 바람직하게는, 25mTorr의 압력 조건으로 수행한다.
또한, 상기 비등방성 식각 방식은 플라즈마 파워를 적절히 조절해야 하며, 예컨데, 반도체 기판(100)과 상기 반도체 기판(100)이 안착된 반응 챔버의 인덕티브(Inductive) 코일에 각각 다른 플라즈마 파워를 인가해서 수행한다. 구체적으로, 반도체 기판(100)에는 5∼300W, 바람직하게는, 20W의 플라즈마 파워가 인가되고 반응 챔버의 인덕티브 코일에는 400∼3000W, 바람직하게는, 1000W의 플라즈마 파워가 인가한다.
한편, 상기 비등방성 식각 공정을 수행하기 전에 반도체 기판(100) 상에 잔 류된 자연산화막(도시안됨)을 제거하는 공정을 추가로 수행할 수도 있다. 상기 자연산화막의 제거 공정은 HBr, He 및 O2 가스를 이용하여 40mTorr 정도의 압력 조건으로 수행하며, 반도체 기판(100)에 300W 정도의 파워를 인가하고 인덕티브 코일에 1600W 정도의 파워를 인가하여 비교적 짧은 시간 동안 수행함이 바람직하다.
이렇게 하면, 상기 비등방성 식각 공정시 평균 1μm/min 정도의 식각 속도를 얻을 수 있으며, 이러한 식각 속도로 형성된 수직형 홈(H1)은 반도체 기판(100) 내에서 89∼90°정도의 수직성을 나타낸다.
도 2b를 참조하면, 상기 수직형 홈(H1)의 측벽에 제1보호막(110)을 형성한다. 상기 제1보호막(110)은 종래의 열산화막 대신 폴리머막으로 형성하며, 이를 통해, 제1보호막(110)의 형성시 반도체 기판(100) 내에 도핑된 불순물 이온들이 확산되는 것을 방지할 수 있다.
도 2c를 참조하면, 상기 수직형 홈(H1)의 측벽에 형성된 제1보호막(110)을 식각 베리어로 이용해서 수직형 홈(H1) 저면의 반도체 기판(100) 부분을 1차 등방성 식각하여 제1 구형 홈(112)을 형성한다.
상기 1차 등방성 식각은 불소 함유 가스, 예컨데, SF6 가스를 사용하여 수행한다. 상기 SF6 가스는 20eV 정도의 에너지에 의해 6개의 F 원자를 방출하고, 상기 F 원자는 반도체 기판의 Si과 반응하여 휘발성인 SiF4를 형성하며, 상기 SiF4를 식각 가스로 이용하여 반도체 기판(100) 부분을 식각한다.
이때, 상기 1차 등방성 식각은 400sccm 이상, 바람직하게는, 400∼1000sccm 정도의 SF6 가스를 사용하여 30mTorr 이상, 바람직하게는, 30∼300mTorr 정도의 압력과 수 kW, 바람직하게는, 1∼9kW의 RF(Radio Frequency) 파워 조건으로 수행한다.
도 2d를 참조하면, 상기 제1 구형 홈(112)의 측벽에 폴리머막으로 제2보호막(114)을 형성한다. 상기 폴리머막은 불화 탄소 가스, 예컨데, F:C의 비율이 적어도 2 이하인 가스, 바람직하게는, C4F8 가스를 사용하여 형성하며, 본 발명은 상기 제2보호막(114)을 폴리머막으로 형성함으로써 제2보호막(114)의 형성시 반도체 기판(100) 내에 도핑된 불순물 이온들이 확산되는 것을 방지할 수 있다.
이때, 상기 제2보호막(114)의 형성을 높은 압력과 파워 조건에서 진행하면 CF2 라디칼이 형성되고, 상기 CF2 라디칼이 폴리머막 형성에 필요한 전구체(Precursor) 역할을 하기 때문에, 상기 폴리머막을 보다 효과적으로 형성할 수 있다.
도 2e를 참조하면, 상기 제2보호막(114)을 식각 베리어로 이용해서 제1 구형 홈(112) 저면의 반도체 기판(100) 부분을 2차 등방성 식각하여 제2 구형 홈(116)을 형성한다. 상기 2차 등방성 식각은 불소 함유 가스, 예컨데, SF6 가스를 사용하여 상기 1차 등방성 식각과 동일한 조건으로 수행한다.
다음으로, 상기 제2 구형 홈(116)의 측벽에 폴리머막으로 제3보호막(118)을 형성한다. 상기 제3보호막(118)은 불화 탄소 가스, 예컨데, C4F8 가스를 사용하여 제2보호막(114)의 형성시와 동일한 조건에서 형성한다.
도 2f를 참조하면, 상기 제3보호막(118)을 식각 베리어로 이용해서 제2 구형 홈(116) 저면의 반도체 기판(100) 부분을 3차 등방성 식각하여 제3 구형 홈(120)을 형성한다. 그런 다음, 상기 제3 구형 홈(120)의 측벽에 폴리머막으로 제4보호막(122)을 형성한다. 이어서, 상기 제4보호막(122)을 식각 베리어로 이용해서 제3 구형 홈(120) 저면의 반도체 기판(100) 부분을 4차 등방성 식각하여 제4 구형 홈(124)을 형성한다.
그 결과, 상기 수직형 홈(H1)의 저면에 4개의 구형 홈(112, 116, 120, 124)들이 수직으로 적층된 형상의 고치형 홈(H2)이 형성되어 상기 수직형 홈(H1)과 상기 수직형 홈(H1)의 저면에 배치된 고치형 홈(H2)으로 구성되는 리세스 게이트용 홈(RH)이 형성된다. 상기 구형 홈(112, 116, 120, 124)들은 가로축이 세로축 보다 긴 타원 형상을 가지며, 상기 고치형 홈(H2)의 폭은 상기 수직형 홈(H1)의 폭과 같거나, 또는, 넓다.
이후, 도시하지는 않았으나, 상기 제4 구형 홈(124)의 측벽에 폴리머막으로 제2보호막을 형성하는 과정과 상기 제2보호막을 식각 베리어로 이용해서 등방성 식각하는 공정을 적어도 1회 이상 추가로 반복 수행하여 4개 이상의 구형 홈이 수직으로 적층된 형상의 고치형 홈을 형성할 수도 있다.
도 2g를 참조하면, 상기 수직형 홈(H1)의 측벽에 형성된 제1보호막와 상기 고치형 홈(H2)의 측벽에 형성된 제1, 제2 및 제3 식각방지막을 제거한다. 상기 제1 보호막와 제2, 제3 및 제4보호막의 제거는 각각, 또는, 한 번에 진행되며, O2 애슁(Ashing) 방식으로 진행한다.
그리고 나서, 상기 구형 홈(112, 116, 120, 124)들의 측벽 경계 부분의 뾰족한 형상이 제거되어 상기 고치형 홈(H2) 측벽의 굴곡이 완만해지도록 추가로 식각 공정을 수행함이 바람직하다. 상기 식각 공정은 등방성 식각 방식으로 수행하거나, 또는, LAL-BOE(Buffer Oxide Etchant) 용액을 사용하여 수행한다. 상기 LAL-BOE 용액은 NH4F와 HF 및 H2O가 혼합된 용액으로서, 일반적으로, 실리콘 산화막의 식각률이 500Å/분 이하인 식각액을 말한다.
도 2h를 참조하면, 상기 리세스 게이트용 홈(RH)을 포함한 반도체 기판(100) 상에 게이트 절연막(126)을 형성한다. 상기 게이트 절연막(126)은 CVD(Chemical Vapor Deposition), 또는, ALD(Atomic Layer Deposition) 방식을 통해 단일막이나 적층막 구조의 고유전막으로 형성한다. 상기 고유전막은 AlxOy막, TixOy막, TaxOy막, HfxOy막, YxOy막, ZrxOy막, LaxOy막 및 SrTxOy막 중 선택된 적어도 하나 이상의 막으로 형성한다.
도 2i를 참조하면, 상기 게이트 절연막(126) 상에 상기 리세스 게이트용 홈(RH)을 매립하도록 게이트 도전막(128)을 형성한다. 상기 게이트 도전막(128)은 폴리실리콘막과 금속막의 적층막으로 형성함이 바람직하며, 상기 게이트 도전막(128) 상에 게이트 하드마스크막(130)을 형성한다.
도 2j를 참조하면, 상기 게이트 하드마스크막(130)과 게이트 도전막(128) 및 게이트 절연막(126)을 식각하여 상기 리세스 게이트용 홈(RH) 상에 리세스 게이트(RG)를 형성한다.
여기서, 본 발명은 수직형 홈(H1) 및 상기 수직형 홈(H1)의 저면에 배치되는 고치형 홈(H2)으로 구성되는 리세스 게이트용 홈(RH)을 형성함으로써, 리세스 게이트(RG)들 사이의 간격을 감소시키지 않으면서 리세스 게이트(RG)의 채널 길이를 효과적으로 증가시킬 수 있으며, 이를 통해, 고집적 소자의 제조시 공정 마진을 충분히 확보하여 소자 불량을 방지함과 아울러 소자 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트를 설명하기 위한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 실시예에 따른 고치형 홈을 보여주는 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자분리막
104 : 산화막 106 : 질화막
108 : 하드마스크 패턴 H1 : 수직형 홈
110 : 제1보호막 112 : 제1 구형 홈
114 : 제2보호막 116 : 제2 구형 홈
118 : 제3보호막 120 : 제3 구형 홈
122 : 제4보호막 124 : 제4 구형 홈
H2 : 고치형 홈 RH : 리세스 게이트용 홈
126 : 게이트 절연막 128 : 게이트 도전막
130 : 게이트 하드마스크막 RG : 리세스 게이트

Claims (31)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판을 식각하여 수직형 홈을 형성하는 단계;
    상기 수직형 홈의 측벽에 제1보호막을 형성하는 단계;
    상기 제1보호막을 식각 베리어로 이용해서 상기 수직형 홈 저면의 반도체 기판 부분을 식각하여, 다수의 타원형 홈이 수직으로 적층된 형상을 갖는 고치형 홈을 형성하는 단계;
    상기 제1보호막을 제거하는 단계;
    상기 제1보호막이 제거된 수직형 홈과 상기 고치형 홈의 표면을 포함한 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 수직형 홈과 상기 고치형 홈을 매립하도록 게이트 도전막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  6. 제 5 항에 있어서,
    상기 수직형 홈은 플라즈마를 이용한 비등방성 식각 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  7. 제 6 항에 있어서,
    상기 비등방성 식각 방식은 불소 함유 가스와 HBr 가스 및 O2 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  8. 제 7 항에 있어서,
    상기 불소 함유 가스는 SF6, SiF4, Si2F6 및 NF3 중 선택된 것임을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  9. 제 6 항에 있어서,
    상기 비등방성 식각 방식은 10∼150mTorr의 압력과 반도체 기판에 인가되는 5∼300W의 플라즈마 파워 및 상기 반도체 기판이 안착된 챔버에 인가되는 400∼3000W의 플라즈마 파워 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  10. 삭제
  11. 제 5 항에 있어서,
    상기 제1보호막은 폴리머막인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  12. 제 11 항에 있어서,
    상기 폴리머막은 불화 탄소 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  13. 제 12 항에 있어서,
    상기 불화 탄소 가스는 C4F8 가스인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  14. 제 5 항에 있어서,
    상기 제1보호막을 제거하는 단계는, O2 애슁(Ashing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  15. 제 5 항에 있어서,
    상기 고치형 홈의 폭은 상기 수직형 홈의 폭보다 넓도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  16. 제 5 항에 있어서,
    상기 고치형 홈을 형성하는 단계는,
    상기 수직형 홈 저면의 반도체 기판 부분을 1차 등방성 식각하여 제1 타원형 홈을 형성하는 단계;
    상기 제1 타원형 홈의 측벽에 제2보호막을 형성하는 단계;
    상기 제2보호막을 식각 베리어로 상기 제1 타원형 홈 저면의 반도체 기판 부분을 2차 등방성 식각하여 제2 타원형 홈을 형성하는 단계; 및
    상기 제2보호막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  17. 제 16 항에 있어서,
    상기 1차 및 2차 등방성 식각은 건식으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  18. 제 16 항, 또는, 제 17 항에 있어서,
    상기 1차 및 2차 등방성 식각은 불소 함유 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  19. 제 18 항에 있어서,
    상기 불소 함유 가스는 SF6 가스인 것을 특징으로 하는 반도체 소자의 리세 스 게이트 형성방법.
  20. 제 16 항, 또는, 제 17 항에 있어서,
    상기 1차 및 2차 등방성 식각은 400∼1000sccm의 SF6 가스를 사용하여 30∼300mTorr의 압력과 1∼9kW의 RF(Radio Frequency) 파워 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  21. 제 16 항에 있어서,
    상기 제2보호막은 폴리머막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  22. 제 21 항에 있어서,
    상기 폴리머막은 불화 탄소 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  23. 제 22 항에 있어서,
    상기 불화 탄소 가스는 C4F8 가스인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  24. 제 16 항에 있어서,
    상기 제1 및 제2 타원형 홈은 가로축이 세로축 보다 긴 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  25. 제 16 항에 있어서,
    상기 제2보호막의 제거는 O2 애슁(Ashing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  26. 제 16 항에 있어서,
    상기 제2보호막을 제거하는 단계 후,
    상기 제2보호막의 형성 공정과 상기 제2보호막을 식각 베리어로 이용해서 등방성 식각하는 공정을 적어도 1회 이상 반복 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  27. 삭제
  28. 제 5 항에 있어서,
    상기 제1보호막을 제거하는 단계 후, 그리고, 상기 게이트 절연막을 형성하는 단계 전,
    상기 고치형 홈 측벽의 굴곡이 완만해지도록 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  29. 제 28 항에 있어서,
    상기 식각은 등방성 방식으로 수행하거나, 또는, LAL-BOE(Buffer Oxide Etchant) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  30. 제 5 항에 있어서,
    상기 게이트 절연막은 고유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  31. 제 30 항에 있어서,
    상기 고유전막은 AlxOy막, TixOy막, TaxOy막, HfxOy막, YxOy막, ZrxOy막, LaxOy막 및 SrTxOy막 중 선택된 적어도 하나 이상의 막으로 형성하는 것을 특징으로 하는 반 도체 소자의 리세스 게이트 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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KR20010087351A (ko) * 2000-03-06 2001-09-15 야마자끼 순페이 반도체 장치 및 제조방법
KR20070003433A (ko) * 2005-07-01 2007-01-05 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR20070019242A (ko) * 2005-08-11 2007-02-15 삼성전자주식회사 리세스 채널 어레이 트랜지스터와 그 제조 방법
KR20070077393A (ko) * 2006-01-23 2007-07-26 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010087351A (ko) * 2000-03-06 2001-09-15 야마자끼 순페이 반도체 장치 및 제조방법
KR20070003433A (ko) * 2005-07-01 2007-01-05 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR20070019242A (ko) * 2005-08-11 2007-02-15 삼성전자주식회사 리세스 채널 어레이 트랜지스터와 그 제조 방법
KR20070077393A (ko) * 2006-01-23 2007-07-26 주식회사 하이닉스반도체 반도체 소자의 형성 방법

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