TWI701816B

TWI701816B - 用於三維記憶體元件的半導體結構及其製造方法

Info

Publication number: TWI701816B
Application number: TW108111459A
Authority: TW
Inventors: 鍾曜安; 裘元杰
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-04-01
Filing date: 2019-04-01
Publication date: 2020-08-11
Also published as: TW202038442A

Abstract

提供一種用於三維記憶體元件的半導體結構及其製造方法。在製造方法中，使用清除電漿來清除因狹縫蝕刻而在基底淺層中形成的雜質摻雜區，再形成導電插塞於狹縫中，以減少導電插塞和基底間的接觸電阻。所形成的導電插塞底部具有縮小的頸部結構和再增大的底部結構。

Description

用於三維記憶體元件的半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種用於三維記憶體元件的半導體結構及其製造方法。

非揮發性記憶體元件由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。為了進一步地提升記憶體元件的積集度，發展出一種三維非揮發性記憶體。然而，仍存在許多與三維非揮發性記憶體相關的挑戰。

本發明提供一種用於三維記憶體元件的半導體結構及其製造方法，以解決因狹縫蝕刻在基底表層留下雜質，造成接觸電阻上升的問題。

上述用於三維記憶體元件的半導體結構包括基底、堆疊結構、多個通道柱、多個隔離絕緣層和多個導電插塞。上述之堆疊結構配置於所述基底上，其中所述堆疊結構包括交替堆疊的多個絕緣層與多個控制閘極層，且所述堆疊結構具有垂直貫穿所述堆疊結構之多個通道開孔，和位於相鄰兩列通道開孔之間並垂直貫穿所述堆疊結構之多個狹縫。上述之多個通道柱分別位於所述多個通道開孔內並接觸所述基底，其中所述多個通道柱由外至內依序包括阻隔絕緣層、電荷儲存層、穿隧絕緣層、通道層和核心層。上述之多個隔離絕緣層位於所述多個狹縫的內壁上。而上述之多個導電插塞，分別位於所述多個隔離絕緣層之間，其中每一所述導電插塞的底部具有縮小的頸部結構和再增大並伸入所述基底的底部結構。

依據一些實施例，其中所述狹縫的高寬比為30-60。

依據另一些實施例，其中所述狹縫的深度為3-12 μm。

依據又一些實施例，其中所述導電插塞的所述底部結構伸入基底的深度為30-800 Å。

上述用於三維記憶體元件的半導體結構之製造方法，包括下述步驟。先形成堆疊結構在基底上，所述堆疊結構包括交替堆疊的多個絕緣層與多個犧牲層。再形成多個通道開孔，垂直貫穿所述堆疊結構並暴露所述基底。在所述多個通道開孔中，由外至內依序形成阻隔絕緣層、電荷儲存層、穿隧絕緣層、通道層和核心層。接著，形成多個狹縫，垂直貫穿所述堆疊結構並暴露所述基底，所述多個狹縫位於相鄰兩列通道開孔之間，其中暴露出的所述基底表層具有雜質摻雜區。然後移除所述堆疊結構中之所述多個犧牲層，形成多個控制閘極層於相鄰絕緣層之間。再形成多個隔離絕緣層於所述多個狹縫的內壁上，並蝕刻位於所述基底表面的隔離絕緣層，形成狹縫開口以暴露出所述基底。然後移除所述基底表層的所述雜質摻雜區，形成底部開口。再來，形成多個導電插塞於述隔離絕緣層之間，所述導電插塞具有位於所述狹縫開口中之縮小頸部結構和位於所述底部開口中之增大底部結構。

依據一些實施例，其中移除所述雜質摻雜區的方法包括使用清潔電漿的乾蝕刻法，所述清除電漿的加速電場之偏壓功率為30-100 W，電漿產生器的頻率為0.1-60 MHz。

依據另一些實施例，當所述雜質摻雜區中的雜質包括碳和氟時，所述清潔電漿的氣體源包括含鹵素的氣體以及含氫的氣體，還可以包括鈍氣。

依據又一些實施例，其中形成所述多個導電插塞的步驟，還包括在所述基底表面形成金屬矽化物。

基於上述，在所提供的三維記憶體元件的半導體結構之製造方法中，使用清除電漿來清除雜質摻雜區的步驟，將狹縫蝕刻步驟中所生成的雜質摻雜區清除掉，以減少導電插塞和基底之間的接觸電阻。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在具有垂直通道的三維反及閘(NAND)記憶體的製程中，狹縫蝕刻(或稱為深溝槽蝕刻)用於在堆疊結構中產生狹縫，將位於堆疊結構中的多個通道柱分組，其中堆疊結構是由氧化矽層和氮化矽層交替堆疊在基板上而成。狹縫的高寬比通常大於30，高寬比的定義為狹縫的總深度與底部臨界尺寸(bottom critical dimension; BCD)的比例。由於狹縫的高寬比值相當大，所以必須使用具有較高偏壓功率的蝕刻電漿，以提供夠強的各向異性蝕刻力，因此來自蝕刻電漿的蝕刻化學物質的一些雜質可以穿透被狹縫暴露出的基板表層。這些殘留的雜質將對隨後在基板表面上形成金屬矽化物的製程產生影響，增加之後形成之導電插塞和基板表層之間的接觸電阻，從而影響記憶體的操作性能。

請參考圖1A-1F，其係依據本發明實施例所繪示之半導體結構的製造流程剖面示意圖。本發明的半導體結構可用於三維記憶體元件，因此在下文中將適度地搭配三維記憶體元件的製造流程來進行說明。

在圖1A中，先在基底100上形成堆疊結構102。基底100例如可為單晶矽基底。依據設計需求，可先於基底100中形成摻雜區(未示於圖中)。上述堆疊結構102包括交替堆疊的多個絕緣層104與多個犧牲層106。依據一些實施例，絕緣層104例如可為氧化矽層，犧牲層106例如可為氮化矽層。犧牲層106在形成三維記憶體元件的製程中，將會成為控制閘極的形成區域，絕緣層104則用以將這些控制閘極分隔開來。絕緣層104與犧牲層106的形成方法例如可為化學氣相沉積法(chemical vapor deposition; CVD)。絕緣層104與犧牲層106各自的厚度可視實際需求而進行調整。

接著，形成垂直貫穿堆疊結構102並延伸至基底100中至第一深度d1的多個通道開孔108，暴露出基底100。第一深度d1約為300-1500 Å。通道開孔108的形成方法例如是先於堆疊結構102上形成圖案化的硬罩幕層(未顯示於圖中)，然後以硬罩幕層做為蝕刻罩幕來進行非等向性蝕刻製程。在形成通道開孔108之後，移除硬罩幕層。然後，在每個通道開孔108內，在通道開孔108的底部上可形成底層100f，底層100f例如可為單晶矽層。接著，沿著通道開孔108的側壁，由外至內依序形成阻隔絕緣層110a、電荷儲存層110b、穿隧絕緣層110c、通道層110d和核心層110e，再於核心層110e之上形成導電插塞110g，得到通道柱110的結構。在一些實施例中，通道柱110也可稱為垂直通道(vertical channel; VC)。為了簡化圖式之故，上述通道柱110的細部結構只在圖1A中繪出，在後續的圖1B-1F將會被省略之。上述之阻隔絕緣層110a、電荷儲存層110b、穿隧絕緣層110c、通道層110d、核心層110e和導電插塞110g，例如可分別為氧化矽層、氮化矽層、氧化矽層、矽層、氧化矽層和摻雜多晶矽層。

圖2為圖1B的俯視圖，圖1B為剖線I-I’的剖面結構式意圖。在圖1B中，進行狹縫蝕刻(slit etching)，形成垂直貫穿堆疊結構102並深入基底100至第二深度d2的多個狹縫112，以暴露出基底100，並將相鄰兩群的通道柱110分隔開來。上述狹縫112在基底100和絕緣層104交界之上的高度通常為至少3 μm，第二深度d2則約為100-500 Å。依據一些實施例，狹縫112的高度例如可為3-12 μm、3-10 μm、3-8 μm或3-6 μm。狹縫112的高寬比至少為30，例如可為30-60、30-55、30-50、30-45或30-40。狹縫蝕刻通常是使用電漿來進行乾蝕刻，用來產生電漿的氣體源例如可為各種氟化碳氣體(例如CxFy)、含氧氣體(例如O ₂或CO)和鈍氣(例如N ₂、He、Ar或Kr)的組合。

在此步驟中，由於狹縫112具有上述深度和高寬比的特性，蝕刻電漿的外加加速電場，其偏壓加速功率需至少為9000 W (舉例而言9000-15000 W，如9000、10000、11000、12000、13000、14000或15000 W)，電漿產生器的頻率則通常小於60 MHz (舉例而言0.4-60 MHz，如0.4、0.8、1、5、10、15、20、25、30、35、40、45、50、55或60 MHz)。如此，堆疊結構102才能被蝕穿，以暴露出基底100的表面。但也因此，所用蝕刻電漿中的物種也會轟擊到基底100的表面，造成基底100暴露區域的表層被摻入雜質，形成深入基底100至第三深度d3的雜質摻雜區114。第三深度d3通常小於500 Å，例如約200 Å，而圖3則顯示雜質的摻雜濃度隨基底深度不同而變化的分布圖。由圖3可知，主要有氧、碳和氟三種雜質，分布的深度可大於200 Å。

在圖1C中，去除位於絕緣層104之間的犧牲層106，形成位於相鄰絕緣層104之間的間隙116。去除犧牲層106的方法可為等向性蝕刻法(isotropic etching)，例如可為使用以磷酸為基礎的溶液為蝕刻液的濕蝕刻法。

接著，在絕緣層104和通道柱110的暴露表面上依序形成具有高介電常數的介電層(未繪出)和金屬阻障層(未繪出)，包圍絕緣層104和通道柱110。再形成金屬層，填滿間隙116。然後，回蝕金屬層和金屬阻障層，讓在絕緣層104之間的金屬層和金屬阻障層內縮，形成被相鄰絕緣層104分隔的控制閘極層118。上述的具有高介電常數的絕緣層包括金屬氧化物，常見之具有高介電常數的金屬氧化物例如有氧化鋁、氧化鉿、氧化鋯、氧化鉭或上述之任意組合。上述的金屬阻障層的材料例如可為鈷、鉭、鈮、氮化鉭、氧化銦、氮化鎢、氮化鈦或其任意組合。上述的金屬層的材料例如有鎢、鉬、釕、鈷或鋁，金屬層的形成方法例如可為化學氣相沉積法或原子層沉積法。

在圖1D中，先在狹縫112的表面形成隔離絕緣層120，覆蓋絕緣層104和控制閘極層118的側壁，也覆蓋被狹縫112暴露出之基底100的表面。然後，進行非等向性蝕刻法，蝕刻覆蓋住基底100的隔離絕緣層120，形成狹縫開口122，暴露出基底100。狹縫開口122的寬度小於狹縫112的寬度，且狹縫開口122深入基底100至第四深度d4，第四深度d4約為100-250 Å。上述之隔離絕緣層120的材料例如可為氧化矽，隔離絕緣層120的形成方法例如可為化學氣相沉積法，上述之非等向性蝕刻法例如可為乾蝕刻法。

在圖1E中，進行清除雜質摻雜區114的步驟，使用清除電漿來移除位於基底100表面下暴露出的雜質摻雜區114，形成深入基底100至第五深度d5的底部開口124。第五深度d5，亦即底部開口124的高度，約為30-800 Å，例如30-700 Å、30-600 Å或30-500 Å，以適當地移除基底100暴露表面下的雜質摻雜區114，以顯著降低位在基底100暴露表層中的雜質摻雜濃度，而對後續的金屬矽化物製程有所助益。

在此步驟中，為了避免對清除雜質摻雜區114後的基底100表層再度造成損傷，用來加速清除電漿的外加電場，其偏壓功率不能太大，例如可約為30-100 W (例如90、80、70、60、50、40或30 W)。而用來產生清除電漿的電漿產生器的頻率可約為0.1-60 MHz，如0.1、0.3、0.5、0.7、0.9、1.2、1.5、2、5、10、15、20、25、30、40、50或60 MHz。

由於雜質摻雜區114的主要雜質之一是碳，且基底100的材料為矽，所以清除電漿的氣體源包括含有鹵素的氣體(例如可為Cl ₂、Br ₂或HBr)，以和碳、矽反應成可揮發的氣體產物(如CCl ₄、CBr ₄、SiCl ₄、SiBr ₄)而被帶走。清除電漿的氣體源還可包括H ₂，以和碳、矽、氟反應成可揮發的氣體產物(如CH ₄、SiH ₄、HF)而被帶走。此外，清除電漿的氣體源還可包括鈍氣，如N ₂、He或Ar，做為攜帶氣體之用。

在圖1F中，在狹縫112、狹縫開口122和底部開口124中形成導電插塞126，做為源極線之用。在圖1F中，可以看到導電插塞126底端具有一個縮小的頸部結構128，位於先前的狹縫開口122之中。而位於底部開口124中增大的底部結構130，則可以增加導電插塞126和基底100的接觸面積，以有效地減少接觸電阻。

上述導電插塞126包括金屬阻障層和金屬層。金屬阻障層的材料例如可為金屬鈦、氮化鈦或上述之組合，金屬層的材料例如可包括鎢。導電插塞126的形成方法例如可為先使用化學氣相沉積法形成金屬阻障層和金屬層之後，再使用回蝕去除多餘的金屬阻障層和金屬層而形成導電插塞126。依據一些實施例，還可讓接觸基底100的部分導電插塞126和基底100反應，而形成金屬矽化物，進一步減少導電插塞126和基底100之間的接觸電阻。

綜上所述，本發明之上述實施例增加一個使用清除電漿來清除雜質摻雜區的步驟，將進行狹縫蝕刻步驟在基底表層所形成的雜質摻雜區清除掉，以減少導電插塞和基底之間的接觸電阻。此外，在其他半導體元件的製程中，若在高寬比至少為30的深溝渠底部的基底有雜質摻雜而增加電阻的問題，亦可用清除電漿來清除進入基底中的雜質來解決電阻升高的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:基底 102:堆疊結構 104:絕緣層 106:犧牲層 108:通道開孔 110:通道柱 110a:阻隔絕緣層 110b:電荷儲存層 110c:穿隧絕緣層 110d:通道層 110e:核心層 110f:底層 110g:導電插塞 112:狹縫 114:雜質摻雜區 116:間隙 118:控制閘極層 120:隔離絕緣層 122:狹縫開口 124:底部開口 126:導電插塞 128:頸部結構 130:底部結構 d1:第一深度 d2:第二深度 d3:第三深度 d4:第四深度 d5:第五深度 I-I’:剖線

圖1A-1F係依據本發明實施例所繪示之半導體結構的製造流程剖面示意圖。圖2是圖1B的俯視示意圖。圖3是是進行狹縫蝕刻後，位於狹縫底部的基底中，雜質含量隨著基底深度而變化的分布圖。

100:基底

104:絕緣層

108:通道開孔

110:通道柱

118:控制閘極層

120:隔離絕緣層

126:導電插塞

128:頸部結構

130:底部結構

Claims

一種用於三維記憶體元件的半導體結構，包括：堆疊結構，配置於基底上，其中所述堆疊結構包括交替堆疊的多個絕緣層與多個控制閘極層，且所述堆疊結構具有垂直貫穿所述堆疊結構之多個通道開孔，和位於相鄰兩列通道開孔之間並垂直貫穿所述堆疊結構之多個狹縫；多個通道柱，分別位於所述多個通道開孔內並接觸所述基底，其中所述多個通道柱由外至內依序包括阻隔絕緣層、電荷儲存層、穿隧絕緣層、通道層和核心層；多個隔離絕緣層，位於所述多個狹縫的內壁上；以及多個導電插塞，分別位於所述多個隔離絕緣層之間，其中每一所述導電插塞的底部具有縮小的頸部結構和再增大並伸入所述基底的底部結構。
如申請專利範圍第1項所述用於三維記憶體元件的半導體結構，其中所述狹縫的高寬比為30-60。
如申請專利範圍第1項所述用於三維記憶體元件的半導體結構，其中所述狹縫的深度為3-12 μm。
如申請專利範圍第1項所述用於三維記憶體元件的半導體結構，其中所述導電插塞的所述底部結構伸入基底的深度為30-800 Å。
一種用於三維記憶體元件的半導體結構的製造方法，包括：形成堆疊結構在基底上，所述堆疊結構包括交替堆疊的多個絕緣層與多個犧牲層；形成多個通道開孔，垂直貫穿所述堆疊結構並暴露所述基底；由外至內依序形成阻隔絕緣層、電荷儲存層、穿隧絕緣層、通道層和核心層在每一所述多個通道開孔中；形成多個狹縫，垂直貫穿所述堆疊結構並暴露所述基底，所述多個狹縫位於相鄰兩列通道開孔之間，其中每一暴露出的所述基底表層具有雜質摻雜區；移除所述堆疊結構中之所述多個犧牲層；形成多個控制閘極層於相鄰絕緣層之間；形成多個隔離絕緣層於所述多個狹縫的內表面上；蝕刻位於所述基底表面的每一所述隔離絕緣層，形成狹縫開口以暴露出所述基底；移除所述基底表層的所述雜質摻雜區，形成底部開口；以及形成多個導電插塞於位於每一所述狹縫中所述隔離絕緣層之間，其中所述導電插塞具有位於所述狹縫開口中之縮小頸部結構和位於所述底部開口中之增大底部結構。
如請求項5所述之用於三維記憶體元件的半導體結構的製造方法，其中移除所述雜質摻雜區的方法包括使用清潔電漿的乾蝕刻法。
如請求項6所述之用於三維記憶體元件的半導體結構的製造方法，其中所述清除電漿的加速電場之偏壓功率最多為100 W。
如請求項6所述之用於三維記憶體元件的半導體結構的製造方法，其中當所述雜質摻雜區中的雜質包括碳和氟時，所述清潔電漿的氣體源包括含鹵素的氣體和含氫的氣體。
如請求項8所述之用於三維記憶體元件的半導體結構的製造方法，其中所述清潔電漿的氣體源還包括鈍氣。
如請求項5所述之用於三維記憶體元件的半導體結構的製造方法，其中形成所述多個導電插塞的步驟，還包括在所述基底表面形成金屬矽化物。