TWI773043B - 立體半導體元件及其製造方法 - Google Patents

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Abstract

本公開的各方面提供了一種半導體元件和用於製造該半導體元件的方法。包含形成一通道孔，該通道孔穿過所述半導體元件的一基底之上的一堆疊層，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸，形成沿著所述垂直方向並且在所述通道孔中延伸的一閘極介電結構、一通道層和一介電結構，所述閘極介電結構沿著所述通道孔的所述側壁形成，所述介電結構形成在所述通道層之上，以及將所述通道層分離成多個通道層區段以形成一通道結構，所述通道結構包括所述閘極介電結構和所述多個通道層區段，用於相應的多個電晶體串。

Description

立體半導體元件及其製造方法
本申請描述了總體上涉及半導體記憶體元件的實施例。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
隨著積體電路中的元件的關鍵尺寸縮小到儲存單元技術的極限，開發了用於實現更大儲存容量的技術。與平面電晶體結構相比，3D半導體記憶體元件的垂直結構可以包括更複雜的製造製程。隨著3D半導體記憶體元件向具有更多儲存單元層的構造遷移，進而以較低的每位成本實現更高的密度，改進結構及其製造方法成為越來越大的挑戰。
本發明的各方面提供了一種用於形成半導體元件的方法。該方法包括穿過半導體元件的基底之上的堆疊層形成通道孔，其中通道孔的側壁沿著垂直於基底的垂直方向延伸。該方法包括形成沿著垂直方向並在通道孔中延伸的閘極介電結構、通道層和介電結構。閘極介電結構沿著通道孔的側壁形成，並且介電結構形成在通道層之上。該方法包括將通道層分離成通道層區段以形成通道結構，該通道結構包括閘極介電結構和用於相應電晶體串的通道層區段。在本發明的其中一些實施例中，將通道層分離成通道層區段包括利用蝕刻遮罩使用第一蝕刻製程在介電結構內部形成孔。該方法包括使用第二蝕刻製程去除介電結構的與通道層的第一部分相鄰的部分，其中通道層的第二部分透過介電結構與孔分離。
在本發明的其中一些實施例中，形成閘極介電結構包括沿著垂直方向依序地形成阻擋層、電荷捕獲層和穿隧層，其中阻擋層沿著通道孔的側壁形成並且與堆疊層接觸。形成通道層包括在穿隧層的內表面之上形成通道層。形成介電結構包括在通道層的內表面之上形成介電結構。堆疊層包括交替的犧牲層和絕緣層。該方法還包括用閘極線層替換犧牲層。
在本發明的其中一些實施例中，分離通道層還包括透過蝕刻製程去除通道層的第一部分以將通道層分離成通道層區段並沉積介電材料。孔包括對應於通道層的去除的第一部分的空隙。沉積在空隙中的介電材料設置在通道層區段中的相鄰的通道層區段之間。
在本發明的其中一些實施例中，去除通道層的第一部分還包括透過 蝕刻製程去除與通道層的第一部分相鄰的穿隧層的第一部分，以將穿隧層分離成穿隧層區段。介電材料可以沉積在穿隧層區段中的相鄰的穿隧層區段之間。
在本發明的其中一些實施例中，去除通道層的第一部分還包括：(i)透過蝕刻製程去除與通道層的第一部分相鄰的穿隧層的第一部分，以將穿隧層分離成穿隧層區段；以及(ii)透過蝕刻製程去除與穿隧層的第一部分相鄰的電荷捕獲層的第一部分，以將電荷捕獲層分離成電荷捕獲層區段。介電材料可以沉積在穿隧層區段中的相鄰的穿隧層區段與電荷捕獲層區段中的相鄰的電荷捕獲層區段之間。
在本發明的其中一些實施例中，分離通道層還包括：將通道層的第一部分氧化成氧化材料，以將通道層分離成通道層區段；以及將介電材料沉積到孔中。氧化材料設置在通道層區段中的相鄰的通道層區段之間。
在本發明的其中一些實施例中，閘極介電結構包括沿著垂直方向順序形成的阻擋層、電荷捕獲層和穿隧層。阻擋層沿著通道孔的側壁形成。該方法還包括氧化穿隧層的部分以將穿隧層分離成穿隧層區段和/或氧化電荷捕獲層的部分以將電荷捕獲層分離成電荷捕獲層區段，穿隧層區段和電荷捕獲層區段對應於通道層區段。
在本發明的其中一些實施例中，垂直於垂直方向的通道孔的橫截面具有多個對稱軸。第一距離是在多個對稱軸相交的中心點與通道孔的橫截面的側壁上的相應點之間的距離中的最小距離。第二距離是所述距離中的最大距離。第一距離小於第二距離。在本發明的其中一些實施例中，通道孔的橫截面 具有橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓之一。在本發明的其中一些實施例中，多個對稱軸的數量大於1。在本發明的其中一些實施例中，第二距離與第一距離之比值在1.5到2的範圍內。
在本發明的其中一些實施例中，通道層區段包括四個通道層區段，其中四個通道層區段中的各個對應於電晶體串中的不同的電晶體串。四個通道層區段在垂直於垂直方向的通道孔的橫截面中佈置在垂直對稱軸的端部。
本發明的各方面提供了一種半導體元件。半導體元件包括在半導體元件的基底之上的堆疊層中的通道孔。通道孔的側壁沿著垂直於基底的垂直方向延伸。半導體元件包括設置在通道孔中的通道結構，其中通道結構沿著垂直方向延伸。垂直於垂直方向的通道結構的橫截面包括用於相應電晶體串的物理上分離的通道層區段以及設置在通道層區段中的相鄰的通道層區段之間的第一介電材料。半導體元件包括堆疊層中的圍繞通道結構的閘極結構。
在本發明的其中一些實施例中，通道結構還包括閘極介電結構。閘極介電結構包括阻擋層，該阻擋層沿著通道孔的側壁形成並且在垂直方向上延伸，其中阻擋層與閘極結構接觸。閘極介電結構包括形成在阻擋層的內表面之上的電荷捕獲層和形成在電荷捕獲層的內表面之上的穿隧層。通道層區段佈置在穿隧層的內表面之上，並且第一介電材料與穿隧層接觸。
在本發明的其中一些實施例中，通道結構還包括第二介電材料，該第二介電材料形成在相應通道層區段的內表面之上，其中第二介電材料不同於第一介電材料。
在本發明的其中一些實施例中，阻擋層、電荷捕獲層和穿隧層的垂直於垂直方向的橫截面具有封閉環狀構造。
在本發明的其中一些實施例中，穿隧層的橫截面是不連續的。穿隧層包括與相應通道層區段相對應的多個穿隧層區段。多個穿隧層區段透過第一介電材料彼此間隔開。
在本發明的其中一些實施例中，電荷捕獲層的垂直於垂直方向的橫截面是不連續的。電荷捕獲層包括與相應穿隧層區段相對應的多個電荷捕獲層區段。多個電荷捕獲層區段透過第一介電材料彼此間隔開。
在本發明的其中一些實施例中，通道孔的垂直於垂直方向的橫截面具有多個對稱軸。第一距離是在多個對稱軸相交的中心點與通道孔的橫截面的側壁上的相應點之間的距離中的最小距離。第二距離是所述距離中的最大距離。第一距離小於第二距離。在本發明的其中一些實施例中，通道孔的橫截面具有橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓之一。在本發明的其中一些實施例中，多個對稱軸的數量大於1。第二距離與第一距離之比值在1.5至2的範圍內。
在本發明的其中一些實施例中，通道層區段包括四個通道層區段，其中四個通道層區段中的各個對應於電晶體串中的不同電晶體串。四個通道層區段在垂直於垂直方向的通道孔的橫截面中佈置在垂直對稱軸的端部。
在本發明的其中一些實施例中，提供一種用於形成半導體元件的方法，包括：形成一通道孔，該通道孔穿過所述半導體元件的一基底之上的一堆疊層，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸，形成沿著所述垂直方向並且在所述通道孔中延伸的一閘極介電結構、一通道層和一介電結構，所述閘極介電結構沿著所述通道孔的所述側壁形成，所述介電結構形成在所述通道層之上，以及將所述通道層分離成多個通道層區段以形成一通道結構，所述通道結構包括所述閘極介電結構和所述多個通道層區段，用於相應的多個電晶體串。
在本發明的其中一些實施例中，將所述通道層分離成多個通道層區段包括：用一蝕刻遮罩，使用一第一蝕刻製程在所述介電結構內部形成一孔，以及使用一第二蝕刻製程，去除所述介電結構的與所述通道層的一第一部分相鄰的部分，所述通道層的一第二部分透過所述介電結構與所述孔分離。
在本發明的其中一些實施例中，形成所述閘極介電結構包括沿著所述垂直方向依序地形成一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成並且與所述堆疊層接觸，形成所述通道層包括在所述穿隧層的一內表面之上形成所述通道層，形成所述介電結構包括在所述通道層的一內表面之上形成所述介電結構，所述堆疊層包括交替的多個犧牲層和多個絕緣層，並且所述方法還包括用一閘極線層替換所述犧牲層。
在本發明的其中一些實施例中，分離所述通道層還包括：透過蝕刻製程去除所述通道層的所述第一部分，以將所述通道層分離成所述通道層區段，所述孔包括與所述通道層的所去除的所述第一部分相對應的一空隙，以及 沉積一介電材料，沉積在所述空隙中的所述介電材料設置在所述通道層區段中的相鄰的通道層區段之間。
在本發明的其中一些實施例中，去除所述通道層的所述第一部分還包括透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的一第一部分，以將所述穿隧層分離成多個穿隧層區段，所述介電材料沉積在所述穿隧層區段中的相鄰的穿隧層區段之間。
在本發明的其中一些實施例中，去除所述通道層的所述第一部分還包括：透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的所述第一部分，以將所述穿隧層分離成多個穿隧層區段，以及透過所述蝕刻製程去除與所述穿隧層的所述第一部分相鄰的所述電荷捕獲層的一第一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述介電材料沉積在所述穿隧層區段中的相鄰的穿隧層區段與所述電荷捕獲層區段中的相鄰的電荷捕獲層區段之間。
在本發明的其中一些實施例中，分離所述通道層還包括：將所述通道層的所述第一部分氧化成一氧化材料，以將所述通道層分離成所述通道層區段，所述氧化材料設置在所述通道層區段中的相鄰的通道層區段之間，以及將一介電材料沉積到所述孔中。
在本發明的其中一些實施例中，所述閘極介電結構包括沿著所述垂直方向依序地形成的一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成，並且所述方法還包括氧化所述穿隧層的一部分，以 將所述穿隧層分離成多個穿隧層區段和/或氧化所述電荷捕獲層的一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述穿隧層區段和所述電荷捕獲層區段對應於所述通道層區段。
在本發明的其中一些實施例中，所述通道孔的垂直於所述垂直方向的橫截面具有多個對稱軸，並且定義一第一距離，所述第一距離是在所述多個對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離，定義一第二距離，所述第二距離是所述距離中的最大距離；並且所述第一距離小於所述第二距離。
在本發明的其中一些實施例中，所述通道孔的所述橫截面具有橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓之一。
在本發明的其中一些實施例中，所述多個對稱軸的數量大於1。
在本發明的其中一些實施例中，所述第二距離與所述第一距離之比值在1.5至2的範圍內。
在本發明的其中一些實施例中，所述通道層區段包括四個通道層區段，所述四個通道層區段中的各個通道層區段對應於所述多個電晶體串中的不同的電晶體串，並且在所述通道孔的垂直於所述垂直方向的一橫截面中，所述四個通道層區段佈置在垂直對稱軸的端部。
在本發明的其中一些實施例中，提供一種半導體元件，包括：一通 道孔，位於所述半導體元件的一基底之上的一堆疊層中，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸，一通道結構，其設置在所述通道孔中，所述通道結構沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的一橫截面，包括用於相應的電晶體串、且物理上分離的多個通道層區段，和設置在所述通道層區段中的相鄰的通道層區段之間的一第一介電材料；以及一閘極結構，該閘極結構位於所述堆疊層中並圍繞所述通道結構。
在本發明的其中一些實施例中，所述通道結構還包括一閘極介電結構，所述閘極介電結構包括：沿著所述通道孔的所述側壁形成並且在所述垂直方向上延伸的一阻擋層，所述阻擋層與所述閘極結構接觸，形成在所述阻擋層的一內表面之上的一電荷捕獲層，以及形成在所述電荷捕獲層的一內表面之上的一穿隧層，所述通道層區段佈置在所述穿隧層的一內表面之上，並且所述第一介電材料與所述穿隧層接觸。
在本發明的其中一些實施例中，所述通道結構還包括一第二介電材料，所述第二介電材料形成在相應通道層區段的一內表面之上，所述第二介電材料不同於所述第一介電材料。
在本發明的其中一些實施例中，所述阻擋層、所述電荷捕獲層和所述穿隧層的垂直於所述垂直方向的橫截面具有一封閉環狀構造。
在本發明的其中一些實施例中，所述穿隧層的垂直於所述垂直方向的橫截面是不連續的，所述穿隧層包括與相應通道層區段相對應的多個穿隧層區段；並且所述多個穿隧層區段透過所述第一介電材料彼此間隔開。
在本發明的其中一些實施例中，所述電荷捕獲層的垂直於所述垂直方向的橫截面是不連續的，所述電荷捕獲層包括與相應穿隧層區段相對應的多個電荷捕獲層區段，並且所述多個電荷捕獲層區段透過所述第一介電材料彼此間隔開。
在本發明的其中一些實施例中，所述通道孔的垂直於所述垂直方向的橫截面具有多個對稱軸，一第一距離，所述第一距離是在所述多個對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離，一第二距離，所述第二距離是所述距離中的最大距離，並且所述第一距離小於所述第二距離。
10:基底
11:工作表面
12a:閘極線層(底部選擇閘極層)
12b:閘極線層
12c:閘極線層
12n:閘極線層
12o:閘極線層
12p:閘極線層(頂部選擇閘極層)
14a:絕緣層
14b:絕緣層
14q:絕緣層
16:陣列公共源極(ACS)區域
18:通道結構
18(1):通道結構
18(2):通道結構
18(3):通道結構
18(4):通道結構
18(5):通道結構
18(6):通道結構
18(7):通道結構
19(A):儲存單元串
19(C):儲存單元串
20a:縫隙結構
20b:縫隙結構
22:閘極線接觸結構
24:介電層
26:介電間隔體
28:接觸
30:導電層
100:3D半導體元件
100A:陣列區域
100B:階梯區域
100C:階梯區域
201A:介電區段
201A’:介電區段
201B:介電區段
201C:介電區段
201C’:介電區段
201D:介電區段
202:底部通道接觸
203A:介電區段
203B:介電區段
203C:介電區段
203D:介電區段
204:通道介電結構
206A:通道層區段
206B:通道層區段
206C:通道層區段
206D:通道層區段
208:穿隧層
210:電荷捕獲層
212:阻擋層
214A:頂部通道接觸
214B:頂部通道接觸
214C:頂部通道接觸
214D:頂部通道接觸
218A:穿隧層區段
218B:穿隧層區段
218C:穿隧層區段
218D:穿隧層區段
220A:電荷捕獲層區段
220B:電荷捕獲層區段
220C:電荷捕獲層區段
220D:電荷捕獲層區段
224:介電結構
225:通道介電結構
226:通道介電結構
230:閘極介電結構
231A:介電區段
231B:介電區段
231C:介電區段
231D:介電區段
232A:介電區段
232A’:介電區段
232C:介電區段
232C’:介電區段
233A:介電區段
233C:介電區段
234:中央介電區段
238:閘極介電結構
238’:閘極介電結構
240:側壁
241:內表面
242:內表面
243:內表面
244:內表面
248:內表面
258:內表面
268:內表面
304:介電結構
306:通道層
312a:閘極結構
312b:閘極結構
312o:閘極結構
312p:閘極結構
341:通道孔
400:預通道結構
404A:介電區段
404B:介電區段
404C:介電區段
510:孔
601A:第一部分
601B:第一部分
601C:第一部分
601D:第一部分
610:孔
610A:填充孔
801A:介電區段
801B:介電區段
801C:介電區段
801D:介電區段
901A:介電區段
901B:介電區段
901C:介電區段
901D:介電區段
910:介電區段
1000:流程
S1001:步驟
S1010:步驟
S1020:步驟
S1030:步驟
S1040:步驟
S1050:步驟
S1099:步驟
1501A:介電區段
1501C:介電區段
1701A:介電區段
1701C:介電區段
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，根據以下具體實施方式可以最好地理解本發明的各方面。注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，可以增加或減小各種特徵的尺寸。
圖1示出了根據本發明的實施例的示例性3D半導體元件的截面圖。
圖2A是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的 俯視圖。
圖2B是根據本發明的實施例的平行於垂直軸的通道結構的截面圖。
圖2C是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖2D是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖2E是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖2F是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖2G是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖2H是示出根據本發明的實施例的垂直於垂直軸的示例性通道結構的橫截面的俯視圖。
圖3-圖6、圖7A-圖7C、圖8A-圖8C和圖9A-圖9C示出了與根據本發明的各方面的製造3D半導體元件的各步驟相對應的橫截面的俯視圖。
圖10是根據本發明的實施例的用於製造3D半導體元件的過程的流程圖。
圖11-圖14、圖15A-圖15D、圖16A-圖16D和圖17A-圖17D示出了與根據本發明的各方面的製造3D半導體元件的各步驟相對應的橫截面的俯視圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
以下公開內容提供了用於實施所提供主題的不同特徵的許多不同實施例或示例。以下描述部件和佈置的具體示例以簡化本發明。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中在第二特徵之上或上形成第一特徵可以包括其中第一特徵和第二特徵可以直接接觸的實施例，並且還可以包括其中在第一特徵與第二特徵之間可以形成附加特徵以使得第一和第二特徵可以不直接接觸的實施例。另外，本發明可以在各示例中重複附圖標記的數位和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或構造之間的關係。
此外，為了便於描述，本文中可以使用例如“在...下面”、“在...下方”、“下部”、“在...上方”、“上部”之類的空間相對術語，以描述一個元件或特徵相對於另一個或多個元件或特徵的如圖所示的關係。除了在圖中描述的取向之外，所述空間相對術語還旨在涵蓋元件在使用或操作步驟中的不同取向。裝置可以以其他方式定向(旋轉90度或以其他取向)，並且本文中使用的空間相對描述語可以同樣地被相應地解釋。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交 換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本 發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個 或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平 行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND串)的立體(3D)半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
3D半導體元件(例如，3D-NAND記憶體元件)可以包括形成在3D半導體元件的基底之上的閘極線層和絕緣層的堆疊層中的多個通道結構。可以在堆疊層中的通道孔中形成被稱為通道結構的多個通道結構之一。根據本發明的各方面，通道結構可以包括具有開環(或不連續)構造的通道層，其中開環通道層被分離成多個通道層區段。包括開環通道層的通道結構可以被稱為開環通道結構或具有開環構造的通道結構。因此，基於具有封閉環狀構造的通道層(或連續通道層)形成的單個電晶體(例如，儲存單元(memory cell，MC)) 可以被劃分成基於多個通道層區段形成的多個電晶體(例如，多個儲存單元)。因此，可以將單個電晶體串(例如，儲存單元串)劃分成基於通道結構形成的多個電晶體串(例如，多個儲存單元串)，以增加3D半導體元件的電晶體密度(或儲存密度、位元密度)。
為了製造開環通道結構，可以在通道孔內部沿著垂直於3D半導體元件的基底表面的垂直方向形成預通道結構。垂直於垂直方向的通道結構和通道孔的橫截面可以是異向性的。通道孔的橫截面可以包括不同的對稱軸。通道孔的橫截面包括至少一個長軸和至少一個短軸。在本發明的其中一些實施例中，至少一個長軸和至少一個短軸對應於通道孔的不同對稱軸。預通道結構可以包括閘極介電結構、封閉環狀通道層以及可以依序地形成在通道孔中並且沿著垂直方向延伸的介電結構(也稱為隔離結構)。可以例如利用蝕刻遮罩透過蝕刻製程在介電結構中形成孔，以曝露封閉環狀通道層的第一部分，而封閉環狀通道層的其餘部分(或第二部分)不被曝露並透過隔離結構與孔分離。在本發明的其中一些實施例中，封閉環狀通道層的第一部分與至少一個短軸相鄰。
隨後，可以基於封閉環狀通道層的曝露的第一部分將封閉環狀通道層分割成多個通道層區段，進而成為開環通道層。在本發明的其中一些實施例中，施加蝕刻製程以去除封閉環狀通道層的第三部分。第三部分可以包括曝露的第一部分。在本發明的其中一些實施例中，施加氧化製程(例如，多晶矽氧化製程)以將封閉環狀通道層的第三部分氧化成氧化材料(例如，氧化矽)，並且因此將封閉環狀通道層分割成多個通道層區段。因此，封閉環狀通道層的第三部分可以被去除或氧化成氧化物材料，並且封閉環狀通道層的其餘部分可以成為多個通道層區段。在本發明的其中一些實施例中，封閉環狀通道層的第三 部分與至少一個短軸相鄰，並且多個通道層區段與至少一個長軸相鄰或與至少一個長軸對準。
圖1是示例性3D半導體元件(例如3D-NAND記憶體元件)100的截面圖。3D半導體元件100可以具有包括工作表面11的基底10。多個閘極線層(例如12a-12o)和多個絕緣層(例如14a-14q)可以交替地堆疊在基底10之上。例如，基於元件和/或性能要求，3D半導體元件100中可以包括任何數量的閘極線層和任何數量的絕緣層。在本發明的其中一些實施例中，圖1中示出了16個閘極線層12a-12p和17個絕緣層14a-14q。
參考圖1，多個閘極線層12可以包括依序地設置在基底10之上的底部選擇閘極(BSG)層、多個字元線層和頂部選擇閘極(TSG)層。底部選擇閘極層可以包括最下面的閘極線層12a。在一些實施例中，底部選擇閘極層12a之上的一個或多個閘極線層(例如閘極線層12b-12c)可以是虛設閘極線層(或虛設底部選擇閘極層)。頂部選擇閘極層可以包括最上面的閘極線層12p。在一些實施例中，頂部選擇閘極層12p下方的一個或多個閘極線層(例如閘極線層12n-12o)可以是虛設閘極線層(或虛設頂部選擇閘極層)。底部選擇電晶體(BST)可以至少基於底部選擇閘極層12a形成，並且可以控制陣列公共源極(ACS)區域16與基於多個字元線層形成的多個儲存單元之間的資料傳輸。頂部選擇電晶體(TST)可以至少基於頂部選擇閘極層12p形成，並且可以控制位元線(未示出)與基於多個字元線層形成的多個儲存單元之間的資料傳輸。在本發明的其中一些實施例中，(多個)底部選擇電晶體可以包括分別基於底部選擇閘極層12a和虛設底部選擇閘極層(例如12b-12c)形成的底部選擇電晶體和虛設儲存單元。(多個)頂部選擇電晶體可以包括分別基於頂部選擇閘極層12p和虛設頂部選擇閘極 層(例如12n-12o)形成的頂部選擇電晶體和虛設儲存單元。可以基於多個字元線層12d-12m形成多個儲存單元。
可以基於多個犧牲閘極線層(也稱為犧牲層，例如氮化矽層)形成多個閘極線層12。可以去除多個犧牲閘極線層，並分別用多個閘極線層12替換所述多個犧牲閘極線層。多個閘極線層12中的各個可以包括高介電常數(高K)子層、膠合子層和金屬子層。多個閘極線層12中的各個可以包括高K子層和金屬子層。高K層可以包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)和/或另一種高K材料。金屬層可以包括鎢(W)、鈷(Co)和/或另一種金屬材料。根據產品規格、元件操作步驟、製造能力等的要求，多個閘極線層12可以具有任何合適的厚度，例如從10nm至100nm。多個閘極線層12可以具有相同或不同的厚度。多個閘極線層12可以具有相同或不同的子層。
多個絕緣層14可以位於基底10上並且與多個閘極線層12交替地佈置。多個閘極線層12可以透過多個絕緣層14彼此間隔開。另外，多個閘極線層12可以透過多個絕緣層14中的最下面的絕緣層14a與基底10分離。多個絕緣層14可以具有相同或不同的厚度。多個絕緣層14可以具有相同或不同的材料。在本發明的其中一些實施例中，多個絕緣層14中的各個由SiO2製成，厚度為從5nm至50nm。
3D半導體元件100可以包括形成在多個閘極線層12和多個絕緣層14的堆疊層中的階梯區域(例如，階梯區域100B-100C)和陣列區域(例如，陣列區域100A)。
陣列區域100A可以包括多個通道結構18。多個通道結構18可以耦合到多個閘極線層12以形成相應儲存單元串。儲存單元串可以是沿著垂直方向(也稱為高度方向或Z方向)垂直堆疊的NAND儲存單元串。垂直方向可以垂直於基底10的工作表面11。各個儲存單元串可以包括沿著垂直方向並且依序地串聯地設置在基底10之上的底部選擇電晶體、多個儲存單元和頂部選擇電晶體。如上所述，可以分別基於(多個)底部選擇閘極層、多個字元線層和(多個)頂部選擇閘極層形成(多個)底部選擇電晶體、多個儲存單元和(多個)頂部選擇電晶體。
通道結構18可以沿著垂直方向形成在基底10之上。通道結構18可以延伸穿過多個閘極線層12和多個絕緣層14，並且可以進一步延伸到基底10中。在3D半導體元件100中可以包括任何合適數量的通道結構18。
根據本發明的各方面，通道結構18可以包括圍繞平行於垂直方向的垂直軸B-B’佈置的開環通道層和閘極介電結構(例如，包括穿隧層、電荷捕獲層和阻擋層)。開環通道層(或不連續通道層)可以包括多個分離的通道層區段，因此可以基於通道結構18中的多個通道層區段形成多個儲存單元串(例如，儲存單元串19(A)和儲存單元串19(C))。
3D半導體元件100可以包括例如縫隙結構20a-20b的多個縫隙結構(或閘極線縫隙結構)。3D半導體元件100可以包括任何合適數量的縫隙結構，並且縫隙結構可以位於任何合適的位置。在一些實施例中，使用後閘極製造技術來形成3D半導體元件100，因此縫隙結構20a-20b被形成為幫助去除犧牲閘極線層以及隨後形成多個閘極線層12。縫隙結構20a-20b可以由導電材料製成並且 位於ACS區域16上以用作接觸，其中可以在基底10中形成ACS區域16以用作公共源極。縫隙結構20a-20b也可以由介電材料製成，以用作分離結構。在本發明的其中一些實施例中，縫隙結構20a-20b位於陣列區域100A的兩個相對邊界處，並連接到ACS區域16。
縫隙結構20a-20b可以延伸穿過多個閘極線層12和多個絕緣層14，並且進一步沿著垂直於垂直方向的第一方向(也稱為長度方向或X方向)延伸。各個縫隙結構20a-20b可以具有介電間隔體26、導電層30和接觸28。介電間隔體26可以沿著相應縫隙結構20a-20b的側壁形成，並且與多個閘極線層12和多個絕緣層14直接接觸。導電層30可以沿著介電間隔體26並在相應的ACS區域16之上形成。接觸28可以沿著介電間隔體26並在導電層30之上形成。在本發明的其中一些實施例中，介電間隔體26包括二氧化矽(SiO2)，導電層30包括多晶矽，並且接觸28包括W。
在3D半導體元件100中，多個閘極線層12和多個絕緣層14可以以階梯形或台階形輪廓，延伸到階梯區域100B-100C中。因此，階梯區域100B-100C可以包括形成在多個閘極線層12中的階梯、和形成在階梯上以連接到多個閘極線層12的閘極線接觸結構22。階梯區域100B-100C可以位於陣列區域100A的兩側。
3D半導體元件100可以具有多個閘極線接觸結構22。閘極線接觸結構22可以形成在介電層24中並且位於相應的閘極線層12上。為了簡單和清楚，在階梯區域100B和100C中的各個中示出三個閘極線接觸結構22。閘極線接觸結構22可以進一步耦合到閘極電壓。可以透過多個閘極線層12將閘極電壓施加到底部選擇電晶體、多個儲存單元和頂部選擇電晶體的閘極結構以分別操作步驟底 部選擇電晶體、多個儲存單元和頂部選擇電晶體。
圖2A是示出根據本發明的實施例的垂直於垂直軸B-B’的通道結構18的示例(稱為通道結構18(1))的橫截面的俯視圖。圖2B是從包括圖2A中的線A-A’和垂直軸B-B’的平面獲得的通道結構18(1)的截面圖。線A-A’和垂直軸B-B’在點O處相交。參考圖2A-圖2B，通道結構18(1)可以沿著垂直於基底10的工作表面11的垂直方向形成，並且經由通道結構18(1)的底部通道接觸202與基底10電耦合。可以沿著交替的多個閘極線層12和多個絕緣層14的堆疊層中的通道孔(未示出)的側壁240形成通道結構18(1)。側壁240的垂直於垂直軸B-B’的橫截面和通道結構18(1)的橫截面可以包括至少一個短軸(例如，軸E-E’和F-F’)和至少一個長軸(例如，垂直於垂直軸B-B’的軸H-H’和G-G’)。至少一個短軸(例如，軸E-E’和F-F’)和至少一個長軸(例如，軸H-H’和G-G’)可以在點O處相交。軸E-E’、FF-F’、H-H’和G-G’在點E、E’、F、F’、H、H’、G和G’處分別與側壁240相交。
參考圖2A，側壁240和通道結構18(1)的橫截面可以是異向性的。在點O與側壁240的橫截面上的相應點之間的距離中，第一距離OE、OE’、OF和OF’可以是最小的。在點O與側壁240的橫截面上的相應點之間的距離中，第二距離OH、OH’、OG和OG’可以是最大的。第一距離OE、OE’、OF和OF’短於第二距離OH、OH’、OG和OG’。類似地，沿著相應的短軸E-E’和F-F’的距離EE’和FF’短於沿著相應的長軸G-G’和H-H’的距離GG’和HH’。第二距離中的一個(例如，OH)與第一距離中的一個(例如，OE)之比值可以大於1，例如在1.5至2的範圍內。在本發明的其中一些實施例中，側壁240和通道結構18(1)的橫截面關於點O對稱。在本發明的其中一些實施例中，側壁240和通 道結構18(1)的各個橫截面是鏡像對稱的並且具有多個對稱軸。側壁240的多個對稱軸(例如軸E-E’、F-F’、H-H’和G-G’)可以與通道結構18(1)的對稱軸相同。因此，第一距離OE、OE’、OF和OF’相同，並且第二距離OH、OH’、OG和OG’相同。
參考圖2A-圖2B，通道結構18(1)可以具有閘極介電結構230。閘極介電結構230可以包括阻擋層212、電荷捕獲層210和穿隧層208。在本發明的其中一些實施例中，例如如圖2A所示，阻擋層212、電荷捕獲層210和穿隧層208的垂直於垂直方向的橫截面具有封閉環狀構造。
阻擋層212可以沿著垂直方向形成。阻擋層212可以沿著通道孔的側壁240並在底部通道接觸202之上共形地形成。阻擋層212可以與多個閘極結構312(例如，圖2B中的閘極結構312a-312p)和多個絕緣層14直接接觸。多個閘極結構312可以分別連接並電耦合到多個閘極線層12。電荷捕獲層210可以共形地形成在阻擋層212的內表面241之上，並且穿隧層208可以共形地形成在電荷捕獲層210的內表面242之上。
通道結構18(1)還可以包括通道層(或開環通道層)，其具有共形地形成在穿隧層208的內表面243之上的通道層區段206A-206D。通道層可以具有開環構造，其中通道層包括例如透過介電區段201A-201D分離的通道層區段206A-206D。圖2B示出了通道層區段206A和206C。通道層的底部部分可以位於底部通道接觸202之上並與之直接接觸。
在一些實施例中，阻擋層212、電荷捕獲層210、穿隧層208和通道層 區段206A-206D可以在垂直方向上圍繞垂直軸B-B’同心地佈置。另外，通道層區段206A和206C可以分離地佈置在長軸G-G’的相對端，並且通道層區段206B和206D可以分離地佈置在長軸H-H’的相對端。
參考圖2A-圖2B，通道結構18(1)可以包括沿著例如通道層區段206A-206D的內表面244設置的通道介電結構(也稱為通道隔離結構、介電結構或隔離結構)204以填充通道結構18(1)。在本發明的其中一些實施例中，通道介電結構204完全填充通道結構18(1)，如圖2A所示。替代地，通道介電結構204可以部分填充通道結構18(1)。通道介電結構204可以包括在通道層區段206A-206D中的相鄰的通道層區段之間的介電區段201A-201D，使得通道層區段206A-206D彼此間隔開。介電區段201A-201D可以沿著穿隧層208的內表面243佈置。在圖2A所示的示例中，介電區段201A-201D可以與至少一個短軸(例如，軸E-E’和F-F’)相鄰佈置。例如，介電區段201A設置在通道層區段206A-206B之間並且與軸F-F’相鄰，介電區段201B設置在通道層區段206B-206C之間並且與軸E-E’相鄰，介電區段201C設置在通道層區段206C-206D之間並且與軸F-F’相鄰，並且介電區段201D設置在通道層區段206D和206A之間並且與軸E-E’相鄰。
通道結構18(1)可以包括例如形成在相應通道層區段206A-206D之上並與之直接接觸的頂部通道接觸214A-214D。例如，頂部通道接觸214A可以形成在通道層區段206A之上，頂部通道接觸214B可以形成在通道層區段206B之上，頂部通道接觸214C可以形成在通道層區段206C之上，並且頂部通道接觸214D可以形成在通道層區段206D之上。頂部通道接觸214A-214D(例如，圖2B所示的頂部通道接觸214A和214C)可以位於連接到頂部選擇閘極層12p的閘極結 構312p上方，以防止頂部通道接觸214A-214D與閘極結構312p和/或頂部選擇閘極層12p之間的電干擾。
參考圖2B，閘極介電層216可以形成在底部通道接觸202和連接到底部選擇閘極層12a的閘極結構312a之間。閘極介電層216可以位於絕緣層14b和14a之間並且圍繞底部通道接觸202。
阻擋層212可以包括一種或多種介電材料，例如SiO2、Al2O3等。阻擋層212可以包括一個或多個子層。電荷捕獲層210可以包括一種或多種介電材料，例如SiNx、SiOxNy等。電荷捕獲層210可以包括一個或多個子層。在本發明的其中一些實施例中，電荷捕獲層210包括例如SiNx/SiOxNy/SiNx構造的多子層構造。穿隧層208可以包括一種或多種介電材料。穿隧層208可以包括一個或多個子層，例如多子層(例如，SiO2/SiOxNy/SiO2)構造。通道層可以包括一種或多種導電材料，例如多晶矽(例如，使用爐低壓化學氣相沉積(化學氣相沉積(CVD))製程形成的)。通道介電結構204可以包括介電材料，例如SiO2。頂部通道接觸214A-214D和底部通道接觸202可以包括例如多晶矽的導電材料。
側壁240的橫截面(或通道孔的橫截面)和通道結構18(1)的橫截面可以具有各種輪廓，例如任何合適的異向性輪廓。異向性輪廓可以是橢圓形輪廓、三葉形輪廓、四葉形輪廓、星形輪廓等之一。異向性輪廓可以是對稱的或不對稱的。如上所述，側壁240的橫截面(或通道孔的橫截面)可以是鏡像對稱的並且包括多個對稱軸(例如，E-E’、F-F’、G-G’和H-H’)。多個對稱軸的數量可以大於1，例如針對橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓，分別為2、3、4和5。
參考圖2A，側壁240的橫截面(或通道孔的橫截面)和通道結構18(1)的橫截面具有四葉形輪廓。四個通道層區段206A-206D在側壁240的橫截面中佈置在垂直長軸G-G’和H-H’的相對端處。因此，基於通道結構18(1)和閘極結構312可以形成四個儲存單元串。可以基於相應通道層區段206A-206D、閘極介電結構230和閘極結構312形成四個儲存單元串。例如，基於通道層區段206A形成第一儲存單元串，基於通道層區段206B形成第二儲存單元串，基於通道層區段206C形成第三儲存單元串，並且基於通道層區段206D形成第四儲存單元串。因此，與具有封閉環狀通道層和與閘極介電結構230相同的閘極介電結構的元件相比，3D半導體元件100的位元密度可以變為四倍。
參考圖2A，通道結構18(1)示出了四相劃分單元構造(例如，四相劃分儲存單元構造)，其中可以基於通道結構18(1)(例如，通道層區段206A-206D)形成四個分離的單元(例如，四個分離的儲存單元)。包括分離的通道層區段206A-206D的通道層具有劃分通道構造。
通道介電結構204可以包括任何合適的介電材料。通道介電結構204中的介電材料的分佈可以是均勻的(例如，如圖2A所示)或非均勻的(例如，如下圖2C所示)。圖2C示出了被稱為通道結構18(2)的通道結構18的示例。除了通道介電結構204之外，圖2C中的通道結構18(2)與圖2A中的通道結構18(1)相同。參考圖2C，通道介電結構204包括不同的介電材料，例如至少第一介電材料和不同於第一介電材料的第二介電材料，並且不同的介電材料(例如，第一介電材料和第二介電材料)分佈在圖2C中的通道介電結構204內的不同位置。
參考圖2C，通道介電結構204可以包括介電區段203A-203D、介電區段201A-201D和中央介電區段234。介電區段201A-201D可以包括第一介電材料。形成在相應通道層區段206A-206D的內表面244之上的介電區段203A-203D可以包括第二介電材料。中央介電區段234可以包括與第一介電材料或第二介電材料相同的第三介電材料。替代地，第三介電材料可以不同於第一介電材料和第二介電材料。在本發明的其中一些實施例中，第一介電材料、第二介電材料和第三介電材料是具有相同或不同密度的氧化物材料(例如，氧化矽)。
圖2C所示的介電區段201A-201D和203A-203D以及中央介電區段234的形狀僅用於說明的目的，並且任何合適的形狀和尺寸可以分別用於介電區段201A-201D、介電區段203A-203D和中央介電區段234。
在一些示例中，閘極介電結構230中的一層或多層可以被分離，並且因此可以具有開環構造。圖2D是示出了垂直於垂直軸B-B’的通道結構18的示例(也稱為通道結構18(3))的橫截面的俯視圖。通道結構18(3)可以包括閘極介電結構238、包括通道層區段206A-206D的通道層以及通道介電結構224。
與通道結構18(1)相似，通道結構18(3)中的閘極介電結構238包括阻擋層212和電荷捕獲層210。通道結構18(1)和18(3)之間的差異如下所述。在圖2D中，閘極介電結構238包括穿隧層(或不連續穿隧層)，該穿隧層具有帶有開環構造的多個穿隧層區段218A-218D。在圖2A中，閘極介電結構230包括封閉環狀穿隧層(或連續穿隧層)208。
在圖2D中，除了分隔多個通道層區段206A-206D之外，通道介電結 構224中的介電區段231A-231D還分別分隔多個穿隧層區段218A-218D。圖2A中的內表面243被分離成內表面258。介電區段231A-231D可以沿著電荷捕獲層210的內表面242佈置。在圖2A中，介電區段201A-201D將多個通道層區段206A-206D分離，並且不將封閉環狀穿隧層208分離。
參考圖2D，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層210和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206B、頂部通道接觸214B、阻擋層212、電荷捕獲層210和穿隧層區段218B形成第二儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層210和穿隧層區段218C形成第三儲存單元串。可以基於通道層區段206D、頂部通道接觸214D、阻擋層212、電荷捕獲層210和穿隧層區段218D形成第四儲存單元串。透過將開環構造引入具有多個穿隧層區段218A-218D的穿隧層中，可以防止第一、第二、第三和第四儲存單元串中的資料干擾，並且在通道結構18是通道結構18(3)的3D半導體元件100中，可以提高元件可靠性。
圖2E是示出垂直於垂直軸B-B’的通道結構18的示例(也稱為通道結構18(4))的橫截面的俯視圖。通道結構18(4)可以包括閘極介電結構238’、包括通道層區段206A-206D的通道層以及通道介電結構224。
與通道結構18(3)相似，通道結構18(4)中的閘極介電結構238’包括阻擋層212和具有多個穿隧層區段218A-218D的不連續穿隧層。下面描述通道結構18(3)和18(4)之間的差異。在圖2E中，閘極介電結構238’包括電荷捕獲層(或不連續電荷捕獲層)，該電荷捕獲層具有帶有開環構造的多個電荷捕獲層區段220A-220D和內表面268。在圖2D中，閘極介電結構238包括封閉環狀 電荷捕獲層(或連續電荷捕獲層)210。
在圖2D中，介電區段231A-231D將多個通道層區段206A-206D和多個穿隧層區段218A-218D分離。在圖2E中，除了將多個通道層區段206A-206D和多個穿隧層區段218A-218D分離之外，通道介電結構224中的介電區段231A’-231D’還分別將多個電荷捕獲層區段220A-220D分離。介電區段231A’-231D’可以沿著阻擋層212的內表面241佈置。
參考圖2E，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層區段220A和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206B、頂部通道接觸214B、阻擋層212、電荷捕獲層區段220B和穿隧層區段218B形成第二儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層區段220C和穿隧層區段218C形成第三儲存單元串。可以基於通道層區段206D、頂部通道接觸214D、阻擋層212、電荷捕獲層區段220D和穿隧層區段218D形成第四儲存單元串。透過將開環構造引入具有多個穿隧層區段218A-218D的穿隧層以及具有多個電荷捕獲層區段220A-220D的電荷捕獲層中，可以進一步防止在第一、第二、第三和第四儲存單元串中的資料干擾，並且在通道結構18為通道結構18(4)的3D半導體元件100中，可以提高元件可靠性。
如上所述，側壁240的橫截面(或通道孔的橫截面)和通道結構18的橫截面(例如，18(1)-(4)中的一個)可以具有各種輪廓，例如橢圓形輪廓、三葉形輪廓、四葉形輪廓、星形輪廓等。
圖2F是示出根據本發明的實施例的垂直於垂直軸B-B’的通道結構18的示例(稱為通道結構18(5))的橫截面的俯視圖。通道結構18(5)與通道結構18(1)相似，除了通道結構18(5)的橫截面具有橢圓形輪廓，因此為了簡潔起見而省略了對通道結構18(5)的詳細描述。下面描述通道結構18(5)和通道結構18(1)之間的差異。
參考圖2F，側壁240的橫截面(或通道孔的橫截面)可以是鏡像對稱的，並且包括兩個對稱軸，例如側壁240的橫截面的短軸C-C’和長軸D-D’。
兩個通道層區段206A和206C可以佈置在兩個對稱軸中的一個的相對端(例如，長軸D-D’)。通道介電結構204的介電區段233A和233C可以將多個通道層區段206A和206C分離。包括兩個通道層區段206A和206C的通道層具有開環構造，並且閘極介電結構230具有封閉環狀構造。通道結構18(5)示出了兩相劃分單元構造(例如，兩相劃分儲存單元構造)，其中可以基於通道結構18(5)(通道層區段206A和206C)形成兩個分離的單元(例如，兩個分離的儲存單元)。包括分離的通道層區段206A和206C的通道層具有劃分通道構造。
相應地，可以基於通道結構18(5)和閘極結構312形成兩個儲存單元串。可以基於相應的通道層區段206A和206C、閘極介電結構230和閘極結構312形成兩個儲存單元串。例如，第一儲存單元串基於通道層區段206A形成，並且第二儲存單元串基於通道層區段206C形成。因此，與具有封閉環狀通道層和與閘極介電結構230相同的閘極介電結構的元件相比，3D半導體元件100的位元密度可以加倍。
點C、C’、D和D’是軸C-C’和D-D’與側壁240的交點。在點O與側壁240的橫截面上的相應點之間的距離中，第一距離OC和OC’可以是最小的。在點O與側壁240的橫截面上的相應點之間的距離中，第二距離OD和OD’可以是最大的。第一距離OC和OC’短於第二距離OD和OD’。同樣，沿著短軸C-C’的距離CC’短於沿著長軸D-D’的距離DD’。第二距離中的一個(例如，OD)與第一距離中的一個(例如，OC)之比值可以大於1，例如在1.5至2的範圍內。在本發明的其中一些實施例中，側壁240和通道結構18(5)關於點O對稱。因此，第一距離OC和OC’可以相同，而第二距離OD和OD’可以相同。
通道介電結構204可以包括任何合適的介電材料。通道介電結構204中的介電材料的分佈可以是均勻的(例如，如圖2F所示)或非均勻的(例如，如下圖16A所示)。圖16A示出了通道結構18(5)的示例，其中通道介電結構204包括不同的介電材料。
根據本發明的各方面，圖2F所示的閘極介電結構230中的一層或多層可以被分離，並且因此可以具有開環構造。圖2G是示出了垂直於垂直軸B-B’的通道結構18的示例(也稱為通道結構18(6))的橫截面的俯視圖。通道結構18(6)可以包括閘極介電結構238、包括通道層區段206A和206C的通道層以及通道介電結構225。
與通道結構18(5)相似，通道結構18(6)中的閘極介電結構238包括阻擋層212和電荷捕獲層210。下面描述通道結構18(5)-18(6)之間的差異。在圖2G中，閘極介電結構238包括穿隧層(或不連續穿隧層)，該穿隧層具有帶有開環構造的兩個穿隧層區段218A和218C。在圖2F中，閘極介電結構230包括 封閉環狀穿隧層(或連續穿隧層)208。
在圖2G中，除了分離兩個通道層區段206A和206C之外，通道介電結構225中的介電區段232A和232C還分離兩個穿隧層區段218A和218C以及兩個穿隧層區段218A和218C的內表面258。介電區段232A和232C可以沿著電荷捕獲層210的內表面242佈置。在圖2F中，介電區段233A和233C將兩個通道層區段206A和206C分離，但不將封閉環狀穿隧層208分離。
參考圖2G，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層210和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層210和穿隧層區段218C形成第二儲存單元串。透過將開環構造引入具有穿隧層區段218A和218C的穿隧層中，可以防止第一和第二儲存單元串中的儲存單元串之間的干擾，並且在其中通道結構18是通道結構18(6)的3D半導體元件100中，可以提高元件可靠性。
圖2H是示出了垂直於垂直軸B-B’的通道結構18的示例(也稱為通道結構18(7))的橫截面的俯視圖。通道結構18(7)可以包括閘極介電結構238’、包括通道層區段206A和206C的通道層、以及通道介電結構226。
與通道結構18(6)相似，通道結構18(7)中的閘極介電結構238’包括阻擋層212和具有穿隧層區段218A和218C的不連續穿隧層。下面描述通道結構18(6)和18(7)之間的差異。在圖2H中，閘極介電結構238’包括電荷捕獲層(或不連續電荷捕獲層)，該電荷捕獲層具有帶有開環構造的兩個電荷捕獲層區段220A和220C以及內表面268。在圖2G中，閘極介電結構238包括封閉環狀電 荷捕獲層(或連續電荷捕獲層)210。
在圖2H中，除了將通道層區段206A和206C以及穿隧層區段218A和218C分離之外，通道介電結構226中的介電區段232A’和232C’還將電荷捕獲層區段220A和220C分離。介電區段232A’和232C’可以沿著阻擋層212的內表面241佈置。
參考圖2H，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層區段220A和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層區段220C和穿隧層區段218C形成第二儲存單元串。透過將開環構造引入具有穿隧層區段218A和218C的穿隧層以及具有電荷捕獲層區段220A和220C的電荷捕獲層中，可以進一步防止在第一和第二儲存單元串中的儲存單元串之間的干擾，並且在其中通道結構18是通道結構18(7)的3D半導體元件100中，可以提高元件可靠性。
圖3-6、圖7A-7C、圖8A-8C和圖9A-9C示出了根據本發明的各方面的製造3D半導體元件(例如，包括通道結構18的3D半導體元件100)的各步驟的橫截面的俯視圖。圖10示出了根據本發明的實施例的用於製造3D半導體元件100的流程1000的流程圖。流程1000可以用於形成包括通道結構的3D半導體元件，其中通道結構可以具有任何合適的形狀或輪廓，例如橢圓形輪廓、三葉形輪廓、四葉形輪廓、星形輪廓等。
為了說明的目的，圖3-6、圖7A-7C、圖8A-8C和圖9A-9C示出了具有四葉形輪廓的示例性通道結構。圖11-14、圖15A-15D、圖16A-16B和圖17A-17B 示出了製造包括具有橢圓形輪廓的示例性通道結構的3D半導體元件的各步驟的橫截面的俯視圖。為了簡潔起見，省略了用於製造具有橢圓形輪廓的3D半導體元件100(例如，圖11-14、圖15A-15D、圖16A-16B和圖17A-17B)的詳細描述。描述了製造具有四葉形輪廓和橢圓形輪廓的3D半導體元件100之間的差異。
流程1000在步驟S1001處開始並且進行到步驟S1010。參考圖3和圖10，在步驟S1010處，可以透過圖案化製程，在基底10上包括多個閘極線層12和多個絕緣層14的堆疊層中，沿著垂直方向形成包括側壁240的通道孔341。圖案化製程可以包括微影製程和蝕刻製程，其蝕刻交替的閘極線層12和絕緣層14。
通常，通道孔341可以沿著垂直方向延伸穿過堆疊層。垂直於垂直方向的側壁240的橫截面(也是通道孔的橫截面)可以具有任何合適的異向性輪廓(例如，圖11所示的橢圓形輪廓、三葉形輪廓、四葉形輪廓、星形輪廓等)。側壁240的橫截面可以具有如上所述的多個對稱軸(例如，E-E’、F-F’、G-G’和H-H’)。多個對稱軸可以在側壁240的中心點(例如，點O)處相交。在中心點(例如，點O)與通道孔341的橫截面的側壁240上的相應點之間的距離中，第一距離(例如，OE)最小。第一距離(例如，OE)可以沿著多個對稱軸中的第一個(例如，軸E-E’)。第二距離(例如，OH)在所述距離中最大，並且第二距離可以沿著多個對稱軸中的第二個(例如，H-H’)。第二距離可以大於第一距離。
在本發明的其中一些實施例中，側壁240的橫截面具有至少一個短軸和至少一個長軸，如上面參考圖2A所述。在本發明的其中一些實施例中，至少一個軸包括軸E-E’和F-F’，並且至少一個長軸包括軸G-G’和H-H’。因此， 第二距離(例如，OH)與第一距離(例如，OE)之比值可以大於1，例如在1.5至2的範圍內。距離HH’與距離EE’之比值可以大於1，例如在1.5至2的範圍內。在本發明的其中一些實施例中，側壁240的橫截面具有四葉形輪廓並且是鏡像對稱的，具有參考圖2A所述的多個對稱軸。
參考圖10和圖11，在步驟S1010處，3D半導體元件100的包括側壁240的通道孔341可以具有橢圓形輪廓，該橢圓形輪廓具有長軸D-D’和短軸C-C’。
參考圖4和圖10，在步驟S1020處，預通道結構400可以形成在通道孔341中並且沿著垂直軸B-B’延伸穿過堆疊層。預通道結構400可以具有圍繞垂直軸B-B’同心地佈置的閘極介電結構230和通道層306。通道層306可以具有封閉環狀構造。閘極介電結構230可以包括圍繞垂直軸B-B’同心地佈置的阻擋層212、電荷捕獲層210和穿隧層208，如上所述。
阻擋層212可以沿著通道孔341的側壁240共形地形成，其中阻擋層212可以圍繞垂直軸B-B’同心地定位，並且與多個閘極結構312和多個絕緣層14直接接觸。電荷捕獲層210可以共形地形成在阻擋層212的內表面241之上。穿隧層208可以共形地形成在電荷捕獲層210的內表面242之上。通道層306可以共形地形成在穿隧層208的內表面243之上。此外，介電結構304可以形成在通道層306的內表面248之上。介電結構304可以完全或部分地填充通道孔341。各種沉積製程可以用來形成閘極介電結構230、通道層306和介電結構304。
垂直於垂直軸B-B’的預通道結構400的橫截面可以具有異向性輪廓。參考圖4，預通道結構400的異向性輪廓可以與通道孔341(或側壁240)的 異向性輪廓相同。在本發明的其中一些實施例中，垂直於垂直軸B-B’的通道層306的橫截面可以具有與通道孔341(或側壁240)的異向性輪廓相同或相似的異向性輪廓，因為閘極介電結構230和通道層306可以透過在側壁240之上依序地沉積阻擋層212、電荷捕獲層210、穿隧層208和通道層306而共形地形成。通道層306的橫截面可以是鏡像對稱的並且包括與側壁240的橫截面的相應對稱軸平行的對稱軸。通道層306的橫截面可以包括至少一個短軸(例如，軸E-E’(或I-I’)和F-F’(或J-J’))和至少一個長軸(例如，軸G-G’(或K-K’)和H-H’(或L-L’))。軸I-I’、J-J’、K-K’和L-L’分別在點I、I’、J、J’、K、K’、L和L’處與內表面284相交。
當側壁240和通道層306的橫截面是鏡像對稱的時，距離EE’和FF’相同，距離II’和JJ’相同，距離GG’和HH’相同，並且距離KK’和LL’相同。此外，距離OI、OI’、OJ和OJ’相同，距離OK、OK’、OL和OL’相同，距離OE、OE’、OF和OF’相同，並且距離OG、OG’、OH和OH’相同。距離OK、OK’、OL和OL’中的一個與距離OI、OI’、OJ和OJ’中的一個的第一比率可以大於1，例如在1.5到2的範圍內。在本發明的其中一些實施例中，第一比率等於第二距離(例如，距離OH)與第一距離(例如，距離OE)之比值。
參考圖10和圖12，在步驟S1020處，預通道結構400可以具有橢圓形輪廓。因此，閘極介電結構230和通道層306可以具有橢圓形輪廓。通道層306的橫截面可以包括短軸C-C’和長軸D-D’。軸C-C’和D-D’分別在點Q、Q’、T和T’處與內表面248相交。
參考圖5和圖10，在步驟S1030處，可以應用例如乾式蝕刻製程的蝕 刻製程(例如，第一蝕刻製程)以在介電結構304中形成孔510。可以控制孔510的尺寸，使得垂直於垂直軸B-B’的孔510的橫截面在通道層306的橫截面內。例如，孔510具有圓柱形狀，因此孔510的橫截面是圓。圓的直徑可以小於或等於距離II’和JJ’。替代地，圓的半徑可以小於或等於距離OI、OI’、OJ和OJ’。蝕刻遮罩可以用於形成孔510，並且蝕刻遮罩的尺寸可以與孔510的尺寸基本相同。
參考圖10和圖13，在步驟S1030處，可以在介電結構304中形成孔510。類似地，圓的直徑可以小於或等於距離QQ’。
在本發明的其中一些實施例中，例如，當圓(或孔510)的直徑小於圖5中的距離I-I’和JJ’或圖13中的距離QQ’時，通道層306被介電結構304完全覆蓋。因此，孔510透過介電結構304與通道層306分離。
可以使用第二蝕刻製程。參考圖5-圖6，在步驟S1030處，透過蝕刻製程將孔510進一步擴大成孔610，在該孔610中，可以去除介電結構304的圍繞通道層306的第一部分601A-601D或與該第一部分601A-601D相鄰的部分。通道層306的第一部分601A-601D可以分別與介電區段201A-201D部分地或基本上處於同一位置。因此，通道層306的第一部分601A-601D可以被孔610曝露或未被孔610覆蓋，並且通道層306的其餘部分(或第二部分)可以被其餘的介電結構304覆蓋。因此，通道層306的第二部分透過其餘的介電結構304與孔610分離。通道層306的異向性輪廓可以促進通道層306的第一部分601A-601D的曝露和通道層306的第二部分的覆蓋。在圖5-圖6所示的示例中，通道層306的第一部分601A-601D圍繞至少一個短軸(例如，短軸E-E’和F-F’)或與該至少一個短軸 相鄰，並且通道層306的第二部分圍繞長軸G-G’和H-H’或與該長軸相鄰。
用於形成孔510的蝕刻遮罩可以在第二蝕刻製程之前被去除，並且用於形成孔610的第二蝕刻製程可以是沒有蝕刻遮罩的空白蝕刻製程。第二蝕刻製程可以是選擇性的，並且因此選擇性地蝕刻介電結構304(例如，氧化矽)，而不蝕刻或最小程度地蝕刻通道層306(例如，多晶矽)。第二蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、或乾式蝕刻製程和濕式蝕刻製程的組合。可以控制第二蝕刻製程的蝕刻條件(例如蝕刻持續時間、溫度、蝕刻類型)，使得通道層306的第一部分601A-601D受到第二蝕刻製程的影響最小。
類似地，參考圖10和圖14，在S1030處，可以透過第二蝕刻製程進一步擴大孔510以形成孔610，在該孔610中可以去除介電結構304的圍繞通道層306的第一部分601A和601C或與該第一部分601A和601C相鄰的部分。可以控制第二蝕刻製程的蝕刻條件，使得通道層306的第一部分601A和601C受第二蝕刻製程的影響最小。
參考圖10，在步驟.S1040處，可以基於通道層306的第一部分601A-601D，將通道層306分割或分離成通道層區段206A-206D。在本發明的其中一些實施例中，參考圖6和圖7A，透過使用蝕刻製程去除通道層306的與第一部分601A-601D處於同一位置的第三部分，可以將通道層306分割成通道層區段206A-206D。因此，通道層306的內表面248成為通道層區段206A-206D的內表面244。在本發明的其中一些實施例中，通道層306的第三部分包括通道層306的第一部分601A-601D。在本發明的其中一些實施例中，通道層306的第三部分包括在通道層306的第一部分601A-601D中。因此，封閉環狀通道層306變為包括通道 層區段206A-206D的開環通道層。透過控制蝕刻條件，例如蝕刻持續時間，可以去除通道層306的第三部分，並且通道層306的其餘部分(或第四部分)可以保留並成為通道層區段206A-206D。因此，可以將封閉環狀通道層306蝕刻成包括通道層區段206A-206D的開環通道層中。孔610可以包括與通道層的去除的第三部分相對應的空隙。在本發明的其中一些實施例中，孔610因此沿著至少一個短軸(例如，短軸E-E’和F-F’)擴大，並且穿隧層208的內表面243的部分可以被曝露。
在本發明的其中一些實施例中，穿隧層208受圖7A中的蝕刻製程的影響最小並且保持封閉環狀構造。在本發明的其中一些實施例中，參考圖8A，透過蝕刻製程進一步蝕刻穿隧層208以具有開環構造，以形成具有內表面258的穿隧層區段218A-D。穿隧層區段218A-D可以對應於相應通道層區段206A-D。在本發明的其中一些實施例中，參考圖9A，透過蝕刻製程將圖6中的穿隧層208進一步蝕刻為具有開環構造，以形成穿隧層區段218A-D。此外，透過蝕刻製程將電荷捕獲層210進一步蝕刻為具有開環構造，以形成電荷捕獲層區段220A-D，其中閘極介電結構238’包括具有內表面258的穿隧層區段218A-D、具有內表面268的電荷捕獲層區段220A-D、以及阻擋層212。電荷捕獲層區段220A-D可以對應於相應穿隧層區段218A-D。
上面的描述可以適用於針對橢圓形輪廓的圖15A、圖16A和圖17A。參考圖15A、圖16A和圖17A，可以透過使用蝕刻製程去除通道層306的與第一部分601A和601C處於同一位置的第三部分來將通道層306分割成通道層區段206A和206C。
在本發明的其中一些實施例中，參考圖15A，穿隧層208受蝕刻製程影響最小並且保持封閉環狀構造。
在本發明的其中一些實施例中，參考圖16A，透過蝕刻製程將穿隧層208進一步蝕刻為具有開環構造，以形成穿隧層區段218A和218C，進而形成閘極介電結構238。
在本發明的其中一些實施例中，參考圖17A，透過蝕刻製程將圖14中的穿隧層208進一步蝕刻為具有開環構造，以形成穿隧層區段218A和218C。透過蝕刻製程將電荷捕獲層210進一步蝕刻為具有開環構造，以形成電荷捕獲層區段220A和220C，其中閘極介電結構238’包括穿隧層區段218A和218C、電荷捕獲層區段220A和220C、以及阻擋層212。
參考圖2A、圖7A和圖10，在步驟S1050處，可以沉積介電材料以填充圖7A中的孔610。沉積製程可以類似於用於形成介電結構304的沉積製程。沉積在空隙中的介電材料可以設置在通道層區段206A-206D中的相鄰的通道層區段之間。
在本發明的其中一些實施例中，在步驟S1050處沉積的介電材料可以由與介電結構304的材料相同的材料(例如氧化矽)製成。因此，可以由在步驟S1050處沉積的介電材料和其餘的介電結構304形成通道介電結構204，並且可以形成通道結構18(1)。
在本發明的其中一些實施例中，在步驟S1050處沉積的介電材料可以 與介電結構304的介電材料不同。可以由在步驟S1050處沉積的介電材料(例如，第一介電材料)以及其餘的介電結構304(例如，第二介電材料)形成通道介電結構204，並且可以形成通道結構18(2)。
類似地，參考圖8A和圖10，在步驟S1050處，可以沉積介電材料以填充圖8A中的孔610。填充孔610的介電材料可以與在介電區段304中使用的材料相同或不同。在本發明的其中一些實施例中，介電材料與在介電區段304中使用的材料相同，並且因此可以形成圖2D中的通道結構18(3)，其中介電區段224包括介電區段304和填充孔610的介電材料。
類似地，參考圖9A和圖10，在步驟S1050處，可以沉積介電材料以填充圖9A中的孔610。填充孔610的介電材料可以與在介電區段304中使用的材料相同或不同。在本發明的其中一些實施例中，介電材料與在介電區段304中使用的材料相同，並且因此可以形成圖2E中的通道結構18(4)，其中介電區段224包括介電區段304和填充孔610的介電材料。
類似地，對於橢圓形輪廓，參考圖10、圖15A和圖15B，在步驟S1050處，可以沉積介電材料以填充圖15A中的孔610並形成圖15B中的介電區段404A，並且因此可以形成圖15B中的通道結構400。介電區段404A和介電結構304中的介電材料可以是不同的(例如，如圖15B所示)或相同的(例如，如圖2F中的介電結構204所示，其中介電結構204包括介電結構304和介電區段404A)。
圖15B示出了通道結構的示例，其中通道介電結構204包括不同的介電材料，例如至少第一介電材料和與第一介電材料不同的第二介電材料，並且 不同的介電材料(例如，第一介電材料和第二介電材料)分佈在通道介電結構204內的不同位置(304和404A)。
類似地，對於橢圓形輪廓，參考圖10、圖16A和圖16B，在步驟S1050處，可以沉積介電材料以填充孔610並形成圖16B中的介電區段404B，並且因此可以形成圖16B中的通道結構400。介電區段404B和介電結構304中的介電材料可以是不同的(例如，如圖16B所示)或相同的(例如，如圖2G中的介電結構204所示)。
類似地，對於橢圓形輪廓，參考圖10、圖17A和圖17B，在步驟S1050處，可以沉積介電材料以填充孔610並形成圖17B中的介電區段404C，並且因此可以形成圖17B中的通道結構400。介電區段404C和介電結構304中的介電材料可以是不同的(例如，如圖17B所示)或相同的(例如，如圖2H中的介電結構204所示)。
如上所述，在步驟S1040處，可以基於通道層306的第一部分601A-601D(例如，與至少一個短軸(例如，軸E-E’和F-F’)相鄰)將通道層306分割或分離成通道層區段206A-206D。在以上參考圖7A的描述中，蝕刻製程用於實施步驟S1040。
可以使用不同的製程來實施步驟S1040。參考圖7B，在步驟S1040處，透過利用設置在通道層區段206A-206D中的相鄰的通道層區段之間的介電材料或氧化材料(氧化矽)替換通道層306的第三部分(例如，與至少一個短軸(例如，軸E-E’和F-F’)相鄰)的導電材料(例如，多晶矽)，可以將通道層306 分割成通道層區段206A-206D。氧化材料可以形成介電區段201A-201D。因此，可以用介電區段201A-201D替換通道層306的第三部分。在本發明的其中一些實施例中，例如多晶矽氧化的氧化製程用於將通道層306的第三部分從多晶矽氧化成氧化矽。介電區段201A-201D中的介電材料(例如，氧化矽)可以與在介電結構304中使用的(多種)介電材料相同或不同，如上面參考圖2A和圖2C所述。如上所述，可以使用至少兩種不同的方法將封閉環狀通道層306分離成通道層區段206A-206D。
隨後，參考圖7C，在步驟S1050處，可以沉積介電材料以填充孔610A，進而形成介電區段910，如上所述。在本發明的其中一些實施例中，可以形成通道結構18(2)，其中介電區段201A-201D中的介電材料(例如，第一介電材料)與通道介電結構204中的其他部分(例如，第二介電材料)不同。參考圖2C和圖7C，圖7C中的介電區段910對應於圖2C中的中央介電區段234並且圖7C中的介電結構304的其餘部分可以包括圖2C中的介電區段203A-203D。介電區段910、介電區段201A-D以及介電結構304的其餘部分中的介電材料可以不同或相同。替代地，可以形成通道結構18(1)，其中介電區段201A-201D中的介電材料與通道介電結構204中的其他部分相同。
參考圖8B和圖9B，可以在例如透過圖7B所示的氧化製程分離通道層306之後，透過例如氧化製程進一步分離穿隧層208和/或電荷捕獲層210。在如圖7B所示用介電區段201A-201D替換通道層306的第三部分之後，可以如圖8B所示將穿隧層208的與介電區段201A-201D相鄰的部分替換為介電區段801A-801D。因此，可以透過介電區段801A-801D將穿隧層208分離成穿隧層區段218A-218D。在本發明的其中一些實施例中，穿隧層208具有SiO2/SiOxNy/SiO構 造，因此在穿隧層208的部分中的SiOxNy可以被氧化成氧化矽。因此，介電區段801A-801D包括氧化矽，而穿隧層區段218A-218D包括SiO/SiOxNy/SiO2。隨後，參考圖8C，可以沉積介電材料以填充圖8B中的孔610A，並因此形成介電區段910，如上面參考圖7C所述。因此，為了簡潔起見，省略了詳細描述。
參考圖8B和圖9B，電荷捕獲層210的與圖8B中所示的介電區段801A-801D相鄰的部分可以進一步被介電區段901A-901D替換。因此，電荷捕獲層210可以被介電區段901A-901D分離成電荷捕獲層區段220A-220D。在本發明的其中一些實施例中，電荷捕獲層210具有SiNx/SiOxNy/SiNx構造，因此電荷捕獲層210的部分中的SiOxNy和SiNx可以被氧化成氧化矽。因此，介電區段901A-901D包括氧化矽，而電荷捕獲層區段220A-220D包括SiNx/SiOxNy/SiNx。隨後，參考圖9C，可以沉積介電材料以填充圖9B中的孔610A，並因此形成介電區段910，如上面參考圖7C所述。因此，為了簡潔起見，省略了詳細描述。
穿隧層208和電荷捕獲層210在圖9B和圖9C中是分離的。替代地，例如，當穿隧層208僅包括氧化物材料時，穿隧層208可以保持在封閉環狀構造中，並且電荷捕獲層210可以分離成電荷捕獲層區段220A-220D。
對圖7B至圖7C的步驟S1040和步驟S1050的描述可以適用於圖14中所示的橢圓形輪廓。參考圖14和圖15C，在步驟S1040處，圖14中的通道層306被設置為在圖10C中示出。透過利用設置在通道層區段206A和206C中的相鄰的通道層區段之間的介電材料或氧化材料(例如，氧化矽)替換通道層306的第三部分(例如，與軸C-C’相鄰)的(多種)導電材料(例如，多晶矽)，可以將圖14中的通道層306分割成通道層區段206A和206C。氧化材料可以形成介電區段 201A’和201C’。因此，通道層306的第三部分可以被介電區段201A’和201C’替換。內表面248因此變成內表面244。在本發明的其中一些實施例中，例如多晶矽氧化的氧化製程用於將通道層306的第三部分從多晶矽氧化成氧化矽。介電區段201A’和201C’中的介電材料(例如氧化矽)可以與介電結構304中使用的介電材料相同或不同。隨後，參考圖15D，在步驟S1050處，可以沉積介電材料以填充孔610，進而形成介電區段910。介電區段910、介電區段201A’和201C’以及介電結構304的其餘部分中的介電材料可以不同或相同。
對圖8B、圖8C、圖9B和圖9C的步驟S1040和步驟S1050的描述可以適用於圖15C中所示的橢圓形輪廓。參考圖16C和圖17C，例如，在透過例如圖15C所示的氧化製程分離通道層306之後，可以透過例如氧化製程進一步分離穿隧層208和/或電荷捕獲層210。在如圖15C所示用介電區段201A’和201C’替換通道層306的第三部分之後，可以如圖16C所示將穿隧層208的與介電區段201A’和201C’相鄰的部分替換為介電區段1501A和1501C。因此，可以透過介電區段1501A和1501C將穿隧層208分離成穿隧層區段218A和218C。在本發明的其中一些實施例中，穿隧層208具有SiO2/SiOxNy/SiO2構造，因此在穿隧層208的部分中的SiOxNy可以被氧化成氧化矽。因此，介電區段1501A和1501C包括氧化矽，而穿隧層區段218A和218C包括SiO2/SiOxNy/SiO2。隨後，參考圖16D，可以沉積介電材料以填充圖16C中的孔610，並因此形成介電區段910，如上文參考圖15D所述。因此，為了簡潔起見，省略了詳細描述。
參考圖16C和圖17C，可以將電荷捕獲層210的與圖16C中所示的介電區段1501A和1501C相鄰的部分進一步替換為介電區段1701A和1701C。因此，可以透過介電區段1701A和1701C將電荷捕獲層210分離成電荷捕獲層區段220A和 220C。在本發明的其中一些實施例中，電荷捕獲層210具有SiNx/SiOxNy/SiNx構造，因此電荷捕獲層210的部分中的SiOxNy和SiNx可以被氧化成氧化矽。因此，介電區段1701A和1701C包括氧化矽，而電荷捕獲層區段220A和220C包括SiNx/SiOxNy/SiNx。隨後，參考圖17D，可以沉積介電材料以填充圖17C中的孔610，並且因此形成介電區段910，如上文參考圖16D所述。因此，為了簡潔起見，省略了詳細描述。
穿隧層208和電荷捕獲層210在圖17C和圖17D中是分離的。替代地，例如，當穿隧層208僅包括氧化物材料時，穿隧層208可以保持封閉環狀構造，並且可以將電荷捕獲層210分離成電荷捕獲層區段220A和220C。
流程1000和包括通道結構18(例如，通道結構18(1)-18(3))的3D半導體元件100相對於相關半導體元件和用於製造相關半導體元件的相關製程可以提供優勢。相關半導體元件可以包括通道結構，該通道結構具有閘極介電結構和透過通道孔形成的封閉環狀通道層，該通道孔具有同心佈置的多個材料層，例如圍繞平行於垂直方向的中心軸呈圓形佈置的多個材料層。通道孔可以是圓形的。
當相關半導體元件中的通道孔的橫截面(垂直於垂直方向)的尺寸與3D半導體元件100中的通道孔的尺寸相同時，3D半導體元件100的位元密度可以是相關半導體元件的位元密度的N倍(例如，N=4)，因為開環通道層被分離成N個(例如4個)通道層區段(例如206A-206D)。N是大於1的整數。
當相關半導體元件中的閘極線層的數量與3D半導體元件100中的閘 極線層12的數量相同並且透過減小相關半導體元件中的通道孔的尺寸而使相關半導體元件的位元密度與3D半導體元件100的位元密度相同時，用於蝕刻3D半導體元件100的通道孔341的蝕刻視窗可以明顯大於相關半導體元件的蝕刻視窗。因此，對於3D半導體元件100，可以實現更好的蝕刻均勻性並且可以減輕通道孔蝕刻中的傾斜問題。
在本發明的其中一些實施例中，可以透過在多個堆疊層(例如，上部堆疊層和下部堆疊層)中組合子通道孔來形成相關半導體元件中的通道孔，以在不犧牲蝕刻均勻性的情況下增加位元密度。然而，多個堆疊層中的子通道孔的對準問題可能具有挑戰性。例如，可能會發生未對準。基於雙重圖案化的通道孔的連接問題可能變得更糟，因此製造具有更高位密度的相關半導體元件可能變得具有挑戰性。使用3D半導體元件100可以實現相同的位元密度，並且避免了與雙重圖案化相關聯的對準問題和/或連接問題。
在本發明的其中一些實施例中，對於3D半導體元件100(或預通道結構400)，用於蝕刻相關半導體元件的通道孔的蝕刻視窗的第一尺寸類似於圖5中用於蝕刻孔510的蝕刻視窗的第二尺寸。由於以下原因，與用於相關半導體元件的用於蝕刻通道孔的蝕刻製程相比，用於蝕刻孔510的蝕刻製程可以實現更好的均勻性。用於蝕刻孔510的蝕刻製程蝕刻介電結構304中的介電材料。介電材料可以沿著垂直方向均勻地分佈。
在本發明的其中一些實施例中，(多種)介電材料包括沿著垂直方向均勻分佈的一種材料，例如氧化矽。另一方面，用於相關半導體元件的用於蝕刻通道孔的蝕刻製程蝕刻具有多種材料的多層，例如氧化矽和氮化矽的交替 層。因此，與蝕刻相關半導體元件中的氧化矽和氮化矽的非均勻分佈的交替層相比，蝕刻3D半導體元件100中的均勻分佈的介電材料可以實現更好的蝕刻均勻性。
根據本發明的各方面，可以基於劃分通道構造(或包括劃分單元或儲存單元的劃分單元構造)來提高3D半導體元件100的位元密度。可以透過將單個封閉環狀通道層劃分成開環通道層中的多個分離的通道層區段來形成劃分儲存單元。因此，可以將單個儲存單元串劃分成多個儲存單元串。因此，可以避免在相關半導體元件中遇到的問題(例如，蝕刻均勻性、傾斜問題、對準問題、連接問題等)。
流程1000中的步驟可以被適當地修改，並且因此可以被修改、省略和組合。例如，在步驟S1010處，可以在包括多個閘極線層12和多個絕緣層14的堆疊層中形成通道孔341。替代地，在步驟S1010處，堆疊層包括交替的犧牲閘極線層和絕緣層。例如，在實施步驟S1050之後，可以添加步驟，其中可以將犧牲閘極線層替換為閘極結構312和對應的閘極線層12，以基於通道層區段206A-206D和閘極結構312形成電晶體串。此外，可以形成頂部通道接觸(例如，圖2A、圖2C、圖2D、圖2E、圖7C、圖8C和圖9C中的頂部通道接觸214A-D、圖2F、圖2G、圖2H、圖15B、圖15D、圖16B、圖16D、圖17B和圖17D中的頂部通道接觸214A和214C)。
可以使用任何合適的順序來實施流程1000中的步驟。可以將流程1000與其他過程流組合以在3D半導體元件100上製造其他合適的半導體部件(未示出)，例如其他類型的電晶體、雙極結型電晶體、電阻器、電容器、電感器、 二極體、熔絲等。在各種實施例中，流程1000也可以與其他過程流組合以製造其他合適的電路，例如，用於驅動儲存單元的週邊電路、用於讀取儲存在儲存單元中的資料的感測放大器、解碼電路等。處理1000的步驟，包括參考圖2A-圖2D和圖3-圖10給出的任何描述，僅是示例性的，並且不旨在進行限制。
應當注意，可以在流程1000之前、期間和之後提供附加步驟，並且對於流程1000的附加實施例，可以以不同的順序替換、消除或執行所描述的一個或多個步驟。例如，可以在形成通道結構18之後形成階梯區域中的閘極線接觸22、以及陣列區域中的閘極線劃分結構20a-20b。此外，可以在3D半導體元件100之上形成各種附加的互連結構(例如，具有導線和/或過孔的金屬化層)。這種互連結構可以將3D半導體元件100和其他接觸結構和/或主動元件電性連接以形成功能電路。也可以形成附加的元件特徵，例如鈍化層、輸入/輸出結構等。
綜上所述，本發明的一特徵在於，3D半導體元件(例如，3D-NAND記憶體元件)可以包括形成在3D半導體元件的基底之上的閘極線層和絕緣層的堆疊層中的多個通道結構。可以在堆疊層中的通道孔中形成被稱為通道結構的多個通道結構之一。根據本發明的各方面，通道結構可以包括具有開環(或不連續)構造的通道層，其中開環通道層被分離成多個通道層區段。包括開環通道層的通道結構可以被稱為開環通道結構或具有開環構造的通道結構。因此，基於具有封閉環狀構造的通道層(或連續通道層)形成的單個電晶體(例如，儲存單元(memory cell，MC))可以被劃分成基於多個通道層區段形成的多個電晶體(例如，多個儲存單元)。因此，可以將單個電晶體串(例如，儲存單元串)劃分成基於通道結構形成的多個電晶體串(例如，多個儲存單元串)，以增加3D半導體元件的電晶體密度(或儲存密度、位元密度)。
為了製造開環通道結構，可以在通道孔內部沿著垂直於3D半導體元件的基底表面的垂直方向形成預通道結構。垂直於垂直方向的通道結構和通道孔的橫截面可以是異向性的。通道孔的橫截面可以包括不同的對稱軸。通道孔的橫截面包括至少一個長軸和至少一個短軸。在本發明的其中一些實施例中，至少一個長軸和至少一個短軸對應於通道孔的不同對稱軸。預通道結構可以包括閘極介電結構、封閉環狀通道層以及可以依序地形成在通道孔中並且沿著垂直方向延伸的介電結構(也稱為隔離結構)。可以例如利用蝕刻遮罩透過蝕刻製程在介電結構中形成孔，以曝露封閉環狀通道層的第一部分，而封閉環狀通道層的其餘部分(或第二部分)不被曝露並透過隔離結構與孔分離。在本發明的其中一些實施例中，封閉環狀通道層的第一部分與至少一個短軸相鄰。
隨後，可以基於封閉環狀通道層的曝露的第一部分將封閉環狀通道層分割成多個通道層區段，進而成為開環通道層。在本發明的其中一些實施例中，施加蝕刻製程以去除封閉環狀通道層的第三部分。第三部分可以包括曝露的第一部分。在本發明的其中一些實施例中，施加氧化製程(例如，多晶矽氧化製程)以將封閉環狀通道層的第三部分氧化成氧化材料(例如，氧化矽)，並且因此將封閉環狀通道層分割成多個通道層區段。因此，封閉環狀通道層的第三部分可以被去除或氧化成氧化物材料，並且封閉環狀通道層的其餘部分可以成為多個通道層區段。在本發明的其中一些實施例中，封閉環狀通道層的第三部分與至少一個短軸相鄰，並且多個通道層區段與至少一個長軸相鄰或與至少一個長軸對準。
參考圖2A，側壁240的橫截面(或通道孔的橫截面)和通道結構18 (1)的橫截面具有四葉形輪廓。四個通道層區段206A-206D在側壁240的橫截面中佈置在垂直長軸G-G’和H-H’的相對端處。因此，基於通道結構18(1)和閘極結構312可以形成四個儲存單元串。可以基於相應通道層區段206A-206D、閘極介電結構230和閘極結構312形成四個儲存單元串。例如，基於通道層區段206A形成第一儲存單元串，基於通道層區段206B形成第二儲存單元串，基於通道層區段206C形成第三儲存單元串，並且基於通道層區段206D形成第四儲存單元串。因此，與具有封閉環狀通道層和與閘極介電結構230相同的閘極介電結構的元件相比，3D半導體元件100的位元密度可以變為四倍。
參考圖2D，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層210和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206B、頂部通道接觸214B、阻擋層212、電荷捕獲層210和穿隧層區段218B形成第二儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層210和穿隧層區段218C形成第三儲存單元串。可以基於通道層區段206D、頂部通道接觸214D、阻擋層212、電荷捕獲層210和穿隧層區段218D形成第四儲存單元串。透過將開環構造引入具有多個穿隧層區段218A-218D的穿隧層中，可以防止第一、第二、第三和第四儲存單元串中的資料干擾，並且在通道結構18是通道結構18(3)的3D半導體元件100中，可以提高元件可靠性。
參考圖2E，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層區段220A和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206B、頂部通道接觸214B、阻擋層212、電荷捕獲層區段220B和穿隧層區段218B形成第二儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層區段220C和穿隧層區段218C形成第三儲存單元 串。可以基於通道層區段206D、頂部通道接觸214D、阻擋層212、電荷捕獲層區段220D和穿隧層區段218D形成第四儲存單元串。透過將開環構造引入具有多個穿隧層區段218A-218D的穿隧層以及具有多個電荷捕獲層區段220A-220D的電荷捕獲層中，可以進一步防止在第一、第二、第三和第四儲存單元串中的資料干擾，並且在通道結構18為通道結構18(4)的3D半導體元件100中，可以提高元件可靠性。
可以基於通道結構18(5)和閘極結構312形成兩個儲存單元串。可以基於相應的通道層區段206A和206C、閘極介電結構230和閘極結構312形成兩個儲存單元串。例如，第一儲存單元串基於通道層區段206A形成，並且第二儲存單元串基於通道層區段206C形成。因此，與具有封閉環狀通道層和與閘極介電結構230相同的閘極介電結構的元件相比，3D半導體元件100的位元密度可以加倍。
參考圖2G，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層210和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層210和穿隧層區段218C形成第二儲存單元串。透過將開環構造引入具有穿隧層區段218A和218C的穿隧層中，可以防止第一和第二儲存單元串中的儲存單元串之間的干擾，並且在其中通道結構18是通道結構18(6)的3D半導體元件100中，可以提高元件可靠性。
參考圖2H，可以基於通道層區段206A、頂部通道接觸214A、阻擋層212、電荷捕獲層區段220A和穿隧層區段218A形成第一儲存單元串。可以基於通道層區段206C、頂部通道接觸214C、阻擋層212、電荷捕獲層區段220C和穿 隧層區段218C形成第二儲存單元串。透過將開環構造引入具有穿隧層區段218A和218C的穿隧層以及具有電荷捕獲層區段220A和220C的電荷捕獲層中，可以進一步防止在第一和第二儲存單元串中的儲存單元串之間的干擾，並且在其中通道結構18是通道結構18(7)的3D半導體元件100中，可以提高元件可靠性。
流程1000和包括通道結構18(例如，通道結構18(1)-18(3))的3D半導體元件100相對於相關半導體元件和用於製造相關半導體元件的相關製程可以提供優勢。相關半導體元件可以包括通道結構，該通道結構具有閘極介電結構和透過通道孔形成的封閉環狀通道層，該通道孔具有同心佈置的多個材料層，例如圍繞平行於垂直方向的中心軸呈圓形佈置的多個材料層。通道孔可以是圓形的。
當相關半導體元件中的通道孔的橫截面(垂直於垂直方向)的尺寸與3D半導體元件100中的通道孔的尺寸相同時，3D半導體元件100的位元密度可以是相關半導體元件的位元密度的N倍(例如，N=4)，因為開環通道層被分離成N個(例如4個)通道層區段(例如206A-206D)。N是大於1的整數。
當相關半導體元件中的閘極線層的數量與3D半導體元件100中的閘極線層12的數量相同並且透過減小相關半導體元件中的通道孔的尺寸而使相關半導體元件的位元密度與3D半導體元件100的位元密度相同時，用於蝕刻3D半導體元件100的通道孔341的蝕刻視窗可以明顯大於相關半導體元件的蝕刻視窗。因此，對於3D半導體元件100，可以實現更好的蝕刻均勻性並且可以減輕通道孔蝕刻中的傾斜問題。
在本發明的其中一些實施例中，可以透過在多個堆疊層(例如，上部堆疊層和下部堆疊層)中組合子通道孔來形成相關半導體元件中的通道孔，以在不犧牲蝕刻均勻性的情況下增加位元密度。然而，多個堆疊層中的子通道孔的對準問題可能具有挑戰性。例如，可能會發生未對準。基於雙重圖案化的通道孔的連接問題可能變得更糟，因此製造具有更高位密度的相關半導體元件可能變得具有挑戰性。使用3D半導體元件100可以實現相同的位元密度，並且避免了與雙重圖案化相關聯的對準問題和/或連接問題。
在本發明的其中一些實施例中，對於3D半導體元件100(或預通道結構400)，用於蝕刻相關半導體元件的通道孔的蝕刻視窗的第一尺寸類似於圖5中用於蝕刻孔510的蝕刻視窗的第二尺寸。由於以下原因，與用於相關半導體元件的用於蝕刻通道孔的蝕刻製程相比，用於蝕刻孔510的蝕刻製程可以實現更好的均勻性。用於蝕刻孔510的蝕刻製程蝕刻介電結構304中的介電材料。介電材料可以沿著垂直方向均勻地分佈。
在本發明的其中一些實施例中，(多種)介電材料包括沿著垂直方向均勻分佈的一種材料，例如氧化矽。另一方面，用於相關半導體元件的用於蝕刻通道孔的蝕刻製程蝕刻具有多種材料的多層，例如氧化矽和氮化矽的交替層。因此，與蝕刻相關半導體元件中的氧化矽和氮化矽的非均勻分佈的交替層相比，蝕刻3D半導體元件100中的均勻分佈的介電材料可以實現更好的蝕刻均勻性。
此處列出上述說明書所提到的各元件符號的說明，以方便讀者閱讀與對照：
10.......................................基底
11.......................................工作表面
12a.......................................閘極線層(底部選擇閘極層)
12b.......................................閘極線層
12c.......................................閘極線層
12n.......................................閘極線層
12o.......................................閘極線層
12p.......................................閘極線層(頂部選擇閘極層)
14a.......................................絕緣層
14b.......................................絕緣層
14q.......................................絕緣層
16.......................................陣列公共源極(ACS)區域
18.......................................通道結構
18(1).......................................通道結構
18(2).......................................通道結構
18(3).......................................通道結構
18(4).......................................通道結構
18(5).......................................通道結構
18(6).......................................通道結構
18(7).......................................通道結構
19(A).......................................儲存單元串
19(C).......................................儲存單元串
20a.......................................縫隙結構
20b.......................................縫隙結構
22.......................................閘極線接觸結構
24.......................................介電層
26.......................................介電間隔體
28.......................................接觸
30.......................................導電層
100.......................................3D半導體元件
100A.......................................陣列區域
100B.......................................階梯區域
100C.......................................階梯區域
201A.......................................介電區段
201A’.......................................介電區段
201B.......................................介電區段
201C.......................................介電區段
201C’.......................................介電區段
201D.......................................介電區段
上述201A、201B、201C與201D在本文中又合併簡稱為201A-D
202.......................................底部通道接觸
203A.......................................介電區段
203B.......................................介電區段
203C.......................................介電區段
203D.......................................介電區段
204.......................................通道介電結構
206A.......................................通道層區段
206B.......................................通道層區段
206C.......................................通道層區段
206D.......................................通道層區段
上述206A、206B、206C與206D在本文中又合併簡稱為206A-D
208.......................................穿隧層
210.......................................電荷捕獲層
212.......................................阻擋層
214A.......................................頂部通道接觸
214B.......................................頂部通道接觸
214C.......................................頂部通道接觸
214D.......................................頂部通道接觸
上述214A、214B、214C與214D在本文中又合併簡稱為214A-D
218A.......................................穿隧層區段
218B.......................................穿隧層區段
218C.......................................穿隧層區段
218D.......................................穿隧層區段
上述218A、218B、218C與218D在本文中又合併簡稱為218A-D
220A.......................................電荷捕獲層區段
220B.......................................電荷捕獲層區段
220C.......................................電荷捕獲層區段
220D.......................................電荷捕獲層區段
上述220A、220B、220C與220D在本文中又合併簡稱為220A-D
224.......................................介電結構
225.......................................通道介電結構
226.......................................通道介電結構
230.......................................閘極介電結構
231A.......................................介電區段
231B.......................................介電區段
231C.......................................介電區段
231D.......................................介電區段
232A.......................................介電區段
232A’.......................................介電區段
232C.......................................介電區段
232C’.......................................介電區段
233A.......................................介電區段
233C.......................................介電區段
234.......................................中央介電區段
238.......................................閘極介電結構
238’.......................................閘極介電結構
240.......................................側壁
241.......................................內表面
242.......................................內表面
243.......................................內表面
244.......................................內表面
248.......................................內表面
258.......................................內表面
268.......................................內表面
304.......................................介電結構
306.......................................通道層
312a.......................................閘極結構
312b.......................................閘極結構
312o.......................................閘極結構
312p.......................................閘極結構
341.......................................通道孔
400.......................................預通道結構
404A.......................................介電區段
404B.......................................介電區段
404C.......................................介電區段
510.......................................孔
601A.......................................第一部分
601B.......................................第一部分
601C.......................................第一部分
601D.......................................第一部分
610.......................................孔
610A.......................................填充孔
801A.......................................介電區段
801B.......................................介電區段
801C.......................................介電區段
801D.......................................介電區段
901A.......................................介電區段
901B.......................................介電區段
901C.......................................介電區段
901D.......................................介電區段
910.......................................介電區段
1000.......................................流程
S1001.......................................步驟
S1010.......................................步驟
S1020.......................................步驟
S1030.......................................步驟
S1040.......................................步驟
S1050.......................................步驟
S1099.......................................步驟
1501A.......................................介電區段
1501C.......................................介電區段
1701A.......................................介電區段
1701C.......................................介電區段
在本發明的其中一些實施例中，提供一種用於形成半導體元件的方法，包括：形成一通道孔，該通道孔穿過所述半導體元件的一基底之上的一堆疊層，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸，形成沿著所述垂直方向並且在所述通道孔中延伸的一閘極介電結構、一通道層和一介電結構，所述閘極介電結構沿著所述通道孔的所述側壁形成，所述介電結構形成在所述通道層之上，以及將所述通道層分離成多個通道層區段以形成一通道結 構，所述通道結構包括所述閘極介電結構和所述多個通道層區段，用於相應的多個電晶體串。
在本發明的其中一些實施例中，將所述通道層分離成多個通道層區段包括：用一蝕刻遮罩，使用一第一蝕刻製程在所述介電結構內部形成一孔，以及使用一第二蝕刻製程，去除所述介電結構的與所述通道層的一第一部分相鄰的部分，所述通道層的一第二部分透過所述介電結構與所述孔分離。
在本發明的其中一些實施例中，形成所述閘極介電結構包括沿著所述垂直方向依序地形成一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成並且與所述堆疊層接觸，形成所述通道層包括在所述穿隧層的一內表面之上形成所述通道層，形成所述介電結構包括在所述通道層的一內表面之上形成所述介電結構，所述堆疊層包括交替的多個犧牲層和多個絕緣層，並且所述方法還包括用一閘極線層替換所述犧牲層。
在本發明的其中一些實施例中，分離所述通道層還包括：透過蝕刻製程去除所述通道層的所述第一部分，以將所述通道層分離成所述通道層區段，所述孔包括與所述通道層的所去除的所述第一部分相對應的一空隙，以及沉積一介電材料，沉積在所述空隙中的所述介電材料設置在所述通道層區段中的相鄰的通道層區段之間。
在本發明的其中一些實施例中，去除所述通道層的所述第一部分還包括透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的一第一部分，以將所述穿隧層分離成多個穿隧層區段，所述介電材料沉積在所 述穿隧層區段中的相鄰的穿隧層區段之間。
在本發明的其中一些實施例中，去除所述通道層的所述第一部分還包括：透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的所述第一部分，以將所述穿隧層分離成多個穿隧層區段，以及透過所述蝕刻製程去除與所述穿隧層的所述第一部分相鄰的所述電荷捕獲層的一第一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述介電材料沉積在所述穿隧層區段中的相鄰的穿隧層區段與所述電荷捕獲層區段中的相鄰的電荷捕獲層區段之間。
在本發明的其中一些實施例中，分離所述通道層還包括：將所述通道層的所述第一部分氧化成一氧化材料，以將所述通道層分離成所述通道層區段，所述氧化材料設置在所述通道層區段中的相鄰的通道層區段之間，以及將一介電材料沉積到所述孔中。
在本發明的其中一些實施例中，所述閘極介電結構包括沿著所述垂直方向依序地形成的一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成，並且所述方法還包括氧化所述穿隧層的一部分，以將所述穿隧層分離成多個穿隧層區段和/或氧化所述電荷捕獲層的一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述穿隧層區段和所述電荷捕獲層區段對應於所述通道層區段。
在本發明的其中一些實施例中，所述通道孔的垂直於所述垂直方向的橫截面具有多個對稱軸，並且定義一第一距離，所述第一距離是在所述多個 對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離，定義一第二距離，所述第二距離是所述距離中的最大距離；並且所述第一距離小於所述第二距離。
在本發明的其中一些實施例中，所述通道孔的所述橫截面具有橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓之一。
在本發明的其中一些實施例中，所述多個對稱軸的數量大於1。
在本發明的其中一些實施例中，所述第二距離與所述第一距離之比值在1.5至2的範圍內。
在本發明的其中一些實施例中，所述通道層區段包括四個通道層區段，所述四個通道層區段中的各個通道層區段對應於所述多個電晶體串中的不同的電晶體串，並且在所述通道孔的垂直於所述垂直方向的一橫截面中，所述四個通道層區段佈置在垂直對稱軸的端部。
在本發明的其中一些實施例中，提供一種半導體元件，包括：一通道孔，位於所述半導體元件的一基底之上的一堆疊層中，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸，一通道結構，其設置在所述通道孔中，所述通道結構沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的一橫截面，包括用於相應的電晶體串、且物理上分離的多個通道層區段，和設置在所述通道層區段中的相鄰的通道層區段之間的一第一介電材料；以及一閘極結構，該閘極結構位於所述堆疊層中並圍繞所述通道結構。
在本發明的其中一些實施例中，所述通道結構還包括一閘極介電結構，所述閘極介電結構包括：沿著所述通道孔的所述側壁形成並且在所述垂直方向上延伸的一阻擋層，所述阻擋層與所述閘極結構接觸，形成在所述阻擋層的一內表面之上的一電荷捕獲層，以及形成在所述電荷捕獲層的一內表面之上的一穿隧層，所述通道層區段佈置在所述穿隧層的一內表面之上，並且所述第一介電材料與所述穿隧層接觸。
在本發明的其中一些實施例中，所述通道結構還包括一第二介電材料，所述第二介電材料形成在相應通道層區段的一內表面之上，所述第二介電材料不同於所述第一介電材料。
在本發明的其中一些實施例中，所述阻擋層、所述電荷捕獲層和所述穿隧層的垂直於所述垂直方向的橫截面具有一封閉環狀構造。
在本發明的其中一些實施例中，所述穿隧層的垂直於所述垂直方向的橫截面是不連續的，所述穿隧層包括與相應通道層區段相對應的多個穿隧層區段；並且所述多個穿隧層區段透過所述第一介電材料彼此間隔開。
在本發明的其中一些實施例中，所述電荷捕獲層的垂直於所述垂直方向的橫截面是不連續的，所述電荷捕獲層包括與相應穿隧層區段相對應的多個電荷捕獲層區段，並且所述多個電荷捕獲層區段透過所述第一介電材料彼此間隔開。
在本發明的其中一些實施例中，所述通道孔的垂直於所述垂直方向的橫截面具有多個對稱軸，一第一距離，所述第一距離是在所述多個對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離，一第二距離，所述第二距離是所述距離中的最大距離，並且所述第一距離小於所述第二距離。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，他們可以容易地將本發明用作設計或修改其他過程和結構的基礎，以實行與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本發明的精神和範圍，並且本領域技術人員可以在本文中做出各種改變、替換和變更，而不脫離本發明的精神和範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
18(1):通道結構
201A:介電區段
201B:介電區段
201C:介電區段
201D:介電區段
206A:通道層區段
206B:通道層區段
206C:通道層區段
206D:通道層區段
208:穿隧層
210:電荷捕獲層
212:阻擋層
214A:頂部通道接觸
214B:頂部通道接觸
214C:頂部通道接觸
214D:頂部通道接觸
230:閘極介電結構
240:側壁
241:內表面
242:內表面
243:內表面
244:內表面

Claims (18)

  1. 一種用於形成半導體元件的方法，包括：形成一通道孔，該通道孔穿過所述半導體元件的一基底之上的一堆疊層，所述通道孔的一側壁沿著垂直於所述基底的一垂直方向延伸；形成沿著所述垂直方向並且在所述通道孔中延伸的一閘極介電結構、一通道層和一介電結構，所述閘極介電結構沿著所述通道孔的所述側壁形成，所述介電結構形成在所述通道層之上；以及將所述通道層分離成多個通道層區段以形成一通道結構，所述通道結構包括所述閘極介電結構和所述多個通道層區段，用於相應的多個電晶體串；其中，將所述通道層分離成多個通道層區段包括：使用一第一蝕刻製程在所述介電結構內部形成一孔；以及使用一第二蝕刻製程，通過所述孔去除或氧化所述通道層的一第一部分，以將所述通道層的一第二部分分離形成所述多個通道層區段。
  2. 根據請求項1所述的方法，其中：形成所述閘極介電結構包括沿著所述垂直方向依序地形成一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成並且與所述堆疊層接觸；形成所述通道層包括在所述穿隧層的一內表面之上形成所述通道層；形成所述介電結構包括在所述通道層的一內表面之上形成所述介電結構；所述堆疊層包括交替的多個犧牲層和多個絕緣層；並且所述方法還包括用一閘極線層替換所述犧牲層。
  3. 根據請求項2所述的方法，其中，分離所述通道層還包括： 透過蝕刻製程去除所述通道層的所述第一部分，以將所述通道層分離成所述通道層區段，所述孔包括與所述通道層的所去除的所述第一部分相對應的一空隙；以及沉積一介電材料，沉積在所述空隙中的所述介電材料設置在所述通道層區段中的相鄰的通道層區段之間。
  4. 根據請求項3所述的方法，其中，去除所述通道層的所述第一部分還包括透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的一第一部分，以將所述穿隧層分離成多個穿隧層區段，所述介電材料沉積在所述穿隧層區段中的相鄰的穿隧層區段之間。
  5. 根據請求項3所述的方法，其中，去除所述通道層的所述第一部分還包括：透過所述蝕刻製程去除與所述通道層的所述第一部分相鄰的所述穿隧層的所述第一部分，以將所述穿隧層分離成多個穿隧層區段；以及透過所述蝕刻製程去除與所述穿隧層的所述第一部分相鄰的所述電荷捕獲層的一第一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述介電材料沉積在所述穿隧層區段中的相鄰的穿隧層區段與所述電荷捕獲層區段中的相鄰的電荷捕獲層區段之間。
  6. 根據請求項1所述的方法，其中，分離所述通道層還包括：將所述通道層的所述第一部分氧化成一氧化材料，以將所述通道層分離成所述通道層區段，所述氧化材料設置在所述通道層區段中的相鄰的通道層區段之間；以及 將一介電材料沉積到所述孔中。
  7. 根據請求項6所述的方法，其中：所述閘極介電結構包括沿著所述垂直方向依序地形成的一阻擋層、一電荷捕獲層和一穿隧層，所述阻擋層沿著所述通道孔的所述側壁形成；並且所述方法還包括氧化所述穿隧層的一部分，以將所述穿隧層分離成多個穿隧層區段和/或氧化所述電荷捕獲層的一部分，以將所述電荷捕獲層分離成多個電荷捕獲層區段，所述穿隧層區段和所述電荷捕獲層區段對應於所述通道層區段。
  8. 根據請求項1所述的方法，其中，所述通道孔的垂直於所述垂直方向的橫截面具有多個對稱軸；並且定義一第一距離，所述第一距離是在所述多個對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離；定義一第二距離，所述第二距離是所述距離中的最大距離；並且所述第一距離小於所述第二距離。
  9. 根據請求項8所述的方法，其中，所述通道孔的所述橫截面具有橢圓形輪廓、三葉形輪廓、四葉形輪廓和星形輪廓之一。
  10. 根據請求項8所述的方法，其中，所述多個對稱軸的數量大於1。
  11. 根據請求項8所述的方法，其中，所述第二距離與所述第一距 離之比值在1.5至2的範圍內。
  12. 根據請求項1所述的方法，其中：所述通道層區段包括四個通道層區段，所述四個通道層區段中的各個通道層區段對應於所述多個電晶體串中的不同的電晶體串；並且在所述通道孔的垂直於所述垂直方向的一橫截面中，所述四個通道層區段佈置在垂直對稱軸的端部。
  13. 一種半導體元件，包括：一通道結構，穿過所述半導體元件的一基底之上的一堆疊層，所述通道結構沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的一橫截面，包括物理上分離的多個通道層區段，和設置在所述通道層區段中的相鄰的通道層區段之間的一第一介電材料；以及一閘極結構，該閘極結構位於所述堆疊層中並圍繞所述通道結構；其中，所述通道結構還包括一閘極介電結構，所述閘極介電結構包括：在所述垂直方向上延伸的一阻擋層，所述阻擋層與所述閘極結構接觸；形成在所述阻擋層的一內表面之上的一電荷捕獲層；以及形成在所述電荷捕獲層的一內表面之上的一穿隧層，所述通道層區段佈置在所述穿隧層的一內表面之上，並且所述第一介電材料與所述穿隧層接觸。
  14. 根據請求項13所述的半導體元件，其中，所述通道結構還包括一第二介電材料，所述第二介電材料形成在相應通道層區段的一內表面之上，所述第二介電材料不同於所述第一介電材料。
  15. 根據請求項13所述的半導體元件，其中，所述阻擋層、所述電荷捕獲層和所述穿隧層的垂直於所述垂直方向的橫截面具有一封閉環狀構造。
  16. 根據請求項13所述的半導體元件，其中：所述穿隧層的垂直於所述垂直方向的橫截面是不連續的；所述穿隧層包括與相應通道層區段相對應的多個穿隧層區段；並且所述多個穿隧層區段透過所述第一介電材料彼此間隔開。
  17. 根據請求項16所述的半導體元件，其中：所述電荷捕獲層的垂直於所述垂直方向的橫截面是不連續的；所述電荷捕獲層包括與相應穿隧層區段相對應的多個電荷捕獲層區段；並且所述多個電荷捕獲層區段透過所述第一介電材料彼此間隔開。
  18. 根據請求項13所述的半導體元件，其中，所述通道結構的垂直於所述垂直方向的橫截面具有多個對稱軸；一第一距離，所述第一距離是在所述多個對稱軸相交的中心點與所述通道孔的所述橫截面的所述側壁上的相應點之間的距離中的最小距離；一第二距離，所述第二距離是所述距離中的最大距離；並且所述第一距離小於所述第二距離。
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