TWI768969B

TWI768969B - 記憶體元件

Info

Publication number: TWI768969B
Application number: TW110122016A
Authority: TW
Inventors: 楊金成
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-06-17
Filing date: 2021-06-17
Publication date: 2022-06-21
Also published as: TW202301652A

Abstract

一種記憶體元件包括：階梯結構，包括彼此交替堆疊的多個閘極層與多個絕緣層，且所述階梯結構包括彼此交替配置的多個第一區塊與多個第二區塊；多個第一插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第一插塞彼此交錯；多個第二插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第二插塞彼此交錯，在同一第一區塊中的所述多個第一插塞與所述多個第二插塞彼此交錯；以及多個第三插塞，設置於所述多個第二區塊中。

Description

記憶體元件

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式(NOR)記憶體以及反及式(NAND)記憶體。此外，另一種三維記憶體為及式(AND)記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

在本發明的一實施例中，一種記憶體元件包括：階梯結構，包括彼此交替堆疊的多個閘極層與多個絕緣層，且所述階梯結構包括彼此交替配置的多個第一區塊與多個第二區塊；多個第一插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第一插塞彼此交錯；多個第二插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第二插塞彼此交錯，在同一第一區塊中的所述多個第一插塞與所述多個第二插塞彼此交錯；以及多個第三插塞，設置於所述多個第二區塊中。

基於上述，在本發明實施例中，在階梯區的同一區塊中的多個接觸窗與多個陣列柱穿孔(於多個虛設柱中)，或在階梯區的同一區塊中的多個接觸窗與多個虛設柱，可以彼此交替設置以提供整個階梯結構具有均勻的支撐效果。在階梯區的另一區塊的多個虛設柱或多個陣列柱穿孔(於多個虛設柱中)可以單獨設置，並藉由交替設置使得整個階梯結構具有均勻的支撐效果，或藉由增加虛設柱徑向尺寸或改變形狀來提升各階的支撐效果。

10:三維記憶體元件

100:基底

105a、116:絕緣層

105b:犧牲層

110:導體層

110’:導體材料層

114:導線

115:圖案化堆疊結構

115S、120S:階梯結構

115’:堆疊結構

120:閘極堆疊結構

130:通道柱

130D、130H、130T、145C、145T:開口

140a、140b:源極與汲極柱

142:絕緣柱

143G:而留有縫隙

144:溝渠

146:水平開口

150:電荷儲存結構

158:內層介電層

160:導線

170、DL1、DL2、DL3:介電層

B1、B2:區塊

COA:接觸窗

CR:胞元區

DVC、TVC:虛設柱

DGS:虛設閘極堆疊結構

GL:閘極層

SLT:分隔牆

SR:階梯區

T1-T4:塊元

TAV:陣列柱穿孔

A-A’、B-B’、C-C’、D-D’、E-E’、I-I、I-I’、II-II’、III-III’:切線

S0、S1、S2、S3、S4、S5、S6:階梯

P1、P2、P3:插塞

圖1是依照本發明的實施例的一種三維記憶體元件的上視圖。

圖2是圖1的切線A-A’、B-B’、C-C’的剖面示意圖。

圖3A至圖3D各自分別為圖1的切線A-A’、D-D’、E-E’的局部剖面示意圖。

圖4A至圖4F是依照本發明的各種實施例的階梯結構的上視圖。

圖5A至圖5K為依照本發明的實施例的一種記憶體元件的製造流程的上視圖。

圖6A至圖6K為圖5A至圖5K的切線I-I’、II-II’、III-III’的局部剖面示意圖。

請參照圖1，三維記憶體元件10可包括多個塊元T1-T4，且各塊元T1-T4可包括多個區塊B1與多個區塊B2。圖1是以示範性實施例示出4個塊元T1-T4以及包含於各塊元T1-T4中的2個區塊B1與2個區塊B2。然而，三維記憶體元件10的塊元數目及各塊元所包括的區塊數並不以此為限。

請參照圖1與2，分隔牆SLT將相鄰的兩個區塊B1與B2的閘極堆疊結構120分隔開。分隔牆SLT為絕緣材料。絕緣材料可包括有機絕緣材料、無機絕緣材料或其組合。各區塊B1與B2可包括設置在基底100上的導體層110、閘極堆疊結構120、多個通道柱130、多個源極與汲極柱140a、140b和多個電荷儲存結構150。

基底100可包括胞元區CR和階梯區SR，如圖1所示。在一些實施例中，階梯區SR可位於胞元區CR的相對兩側。基底100可包括半導體基底、形成於半導體基底上的主動元件(例如PMOS、NMOS、CMOS、JFET、BJT或二極體等元件)、內層介電層、接觸窗、導線160、層間介電層及介層窗(例如內連線結構)等構件。然而，為了方便說明起見，僅有導線160示出於圖式中。

導體層110設置於基底100和閘極堆疊結構120之間，如圖2所示。導體層110的材料可包括摻雜多晶矽。舉例來說，導體層110的材料可包括P型摻雜的多晶矽。

閘極堆疊結構120設置於導體層110上，如圖2所示。閘極堆疊結構120包括彼此交替堆疊的多個絕緣層105a與多個閘極層GL。閘極層GL設置在相鄰的兩個絕緣層105a之間，以藉由多個絕緣層105a彼此電性絕緣。閘極層GL的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。絕緣層105a的材料可包括氧化矽。閘極堆疊結構120包括階梯結構120S，其位於階梯區SR上。階梯結構120S具有多個階梯，階梯的高度向胞元區CR逐漸遞增。

在一些實施例中，三維記憶體元件10可更包括多個虛設閘極堆疊結構DGS，如圖1所示。虛設閘極堆疊結構DGS可設置於基底100上且分別配置在塊元T1與T3之間以及塊元T2與T4之間，以及塊元T1-T4的周圍。在虛設閘極堆疊結構DGS中，有部分的犧牲層105b被保留下來，而未被取代為閘極層GL。

電荷儲存結構150設置於閘極層GL中的每一者與對應的通道柱130之間，如圖2所示。在一些實施例中，電荷儲存結構150可為氮化物-氧化物(NO)複合層或氧化物-氮化物-氧化物(ONO)複合層。在一些實施例中，電荷儲存結構150在通道柱130形成之後形成，如此將環繞於閘極層GL的周圍，如圖3A至圖3C所示。在另一些實施例中，電荷儲存結構150在通道柱130形成之前形成，如此將環繞於通道柱130的周圍，如圖3D所示。

在閘極層GL與電荷儲存結構150之間可設置緩衝層和阻障層。緩衝層的材料例如為介電常數大於7的高介電常數的材料，例如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障層的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

通道柱130可設置於基底100上且位於胞元區CR中的閘極堆疊結構120的開口130H中，如圖2所示。通道柱130可配置在閘極堆疊結構120的胞元區CR中。在各閘極堆疊結構120的胞元區CR中可配置多個通道柱130。在一些實施例中，通道柱130可貫穿閘極堆疊結構120和導體層110並延伸至基底100中。通道柱130的上視圖例如為環形，且在其延伸方向上(例如垂直基底100的方向上)可為連續的，如圖2以及圖3A至圖3D所示。也就是說，通道柱130在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱130於上視角度來看可具有圓形的輪廓(如圖3A至圖3D所示)，但本發明不限於此。在其他實施例中，通道柱130以上視角度來看也可具有其他形狀(例如多邊形)的輪廓。通道柱130可以具有單一的徑向尺寸或梯度的徑向尺寸。在一些實施例中，位於基底100中通道柱130的徑向尺寸可小於位於閘極堆疊結構120中的通道柱130的徑向尺寸。在一些實施例中，位於導體層110中的通道柱130的徑向尺寸可自導體層110的鄰近基底100的部分朝向基底100逐漸減小。通道柱130的材料可為半導體材料，例如非摻雜多晶矽。

源極與汲極柱(又稱為導體柱)140a、140b可設置於基底100上並且位於胞元區CR中的閘極堆疊結構120的開口130H中。通道柱130中的每一者中配置有與通道柱130連接的一對源極與汲極柱140a、140b。藉由不同的操作方法，三維記憶體元件10能夠進行1位元操作或2位元操作。舉例來說，在對源極與汲極柱140a、140b施加電壓時，由於源極與汲極柱140a、140b與通道柱130連接，因此電子可沿著通道柱130傳送並儲存在整個電荷儲存結構150中，如此可對三維記憶體元件10進行1位元的操作。此外，對於利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的操作來說，可使電子或是電洞被捕捉在源極柱140a和汲極柱140b之間的電荷儲存結構150中。對於源極側注入(source side injection)、通道熱電子(channel-hot-electron)注入或帶對帶穿隧熱載子(band-to-band tunneling hot carrier)注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極與汲極柱140a、140b中的一者的電荷儲存結構150中，如此可對三維記憶體元件10進行單位晶胞(SLC，1位元)或多位晶胞(MLC，大於等於2位元)的操作。源極與汲極柱140a、140b可通過其他導體層連接至源極線/位元線。源極與汲極柱140a、140b的材料可包括摻雜多晶矽。在一些實施例中，源極與汲極柱140a、140b可延伸至導體層110中，如此可在導體層110中與延伸至導體層110中的通道柱130構成底部寄生電晶體PT，使得兩個源極與汲極柱140a、140b於底端處不易產生漏電流的狀況。

請參照圖2與圖3A，在一實施例中，在開口130H中還包括介電層DL1，其設置在通道柱130與閘極堆疊結構120之間。介電層DL1在其延伸方向上(例如垂直基底100的方向上)可為連續的。也就是說，介電層DL1在其延伸方向上為整體的，並未分成多個不相連的部分。介電層DL1可貫穿導體層110並位於基底100中。介電層DL1的材料可包括氧化矽。介電層DL1可作為ONO複合層中鄰近通道的氧化物層或者是能隙工程穿隧氧化層(bandgap engineered tunneling oxide layer)。也就是說，介電層DL1可為由單層氧化物層所構成之穿隧介電層或是由ONO複合層所構成之穿隧介電層(例如BE-SONOS的穿隧複合層部分)。電荷儲存結構150中的電荷儲存層(即ONO複合層中的氮化物層)和阻擋層(即ONO複合層中鄰近閘極層GL的氧化物層)可位於通道柱130和閘極層GL之間以及閘極層GL和絕緣層105a之間。

請參照圖3B，在另一實施例中，介電層DL1設置在通道柱130與電荷儲存結構150之間。然而，介電層DL1並非設置在開口130H之中，而是設置在開口130H之外，且在其延伸方向上(例如垂直基底100的方向上)為不連續且分成多個不相連的部分。

請參照圖3C與3D，在又一實施例中，在通道柱130與電荷儲存結構150之間並未設置介電層DL1。電荷儲存結構150與閘極層GL以及絕緣層105a接觸。

三維記憶體元件10還包括設置於階梯區SR的階梯結構120S以及階梯結構120S上方的絕緣層116之中的多個插塞。這一些插塞可延伸貫穿階梯結構120S，甚至導體層110。這一些插塞在取代製程的過程中提供了支撐的作用，其後再詳述之。這一些插塞可以是導體材料、絕緣材料或其組合。舉例來說，這一些插塞包括多個虛設柱DVC(或稱為插塞P3)、多個接觸窗COA(或稱為插塞P2)、虛設柱TVC以及位於虛設柱TVC中的多個陣列柱穿孔(Through array via)TAV(虛設柱TVC與陣列柱穿孔TAV的組合稱為插塞P1)，如圖1與圖2所示。

虛設柱DVC及TVC可延伸貫穿階梯結構120S和導體層110，並延伸至基底100中，如圖2所示。虛設柱DVC及TVC分別形成在階梯結構120S的開口130D及130T之中。開口130T與開口130D的形狀、徑向尺寸或其二者可以相同、相似或相異。位於階梯區SR的開口130D及130T的上視形狀可與位於胞元區CR的開口130H的上視形狀相同或相似，如圖3A至圖3D所示。開口130D及130T的徑向尺寸大於或等於開口130H的徑向尺寸。位於開口130D及130T之中的虛設柱DVC及TVC的結構與位於開口130H之中的結構相似，但虛設柱DVC及TVC中未配置有源極與汲極柱140a、140b。在一些實施例中，虛設柱DVC可包括介電層DL1、通道柱130以及介電層DL2與DL3，虛設柱TVC可包括介電層DL1、通道柱130以及介電層DL2，如圖3A所示。在另一些實施例中，虛設柱DVC可包括通道柱130以及介電層DL2與DL3，虛設柱TVC可包括通道柱130以及介電層DL2，但二者均不包括介電層DL1，如圖3B與3C所示。在有些實施例中，虛設柱DVC可包括通道柱130、介電層DL2與DL3以及電荷儲存結構150，虛設柱TVC可包括通道柱130、介電層DL2以及電荷儲存結構150，如圖3D所示。介電層DL2與DL3的材料可包括氧化矽。通道柱130的材料可包括未摻雜的多晶矽。在其他實施例中，依據定義陣列柱穿孔TAV的圖案化製程，虛設柱TVC也可以包括部分的介電層DL3，其位於介電層DL2與陣列柱穿孔TAV之間。

接觸窗COA可以分別著陸到閘極層GL(如圖1、2、圖3A至圖3D所示)以及導體層110(如圖1所示)，以使得閘極層GL可藉由接觸窗COA與字元線電性連接。導體層110也可以藉由接觸窗COA與上方的導線114連接，進而連接陣列柱穿孔TAV。接觸窗COA形成在階梯結構120S的開口145C之中。開口145C從階梯結構120S上方的絕緣層116延伸至各階的閘極層GL 或導體層110。用來形成接觸窗COA的開口145C的徑向尺寸小於用於形成虛設柱DVC的開口130D的徑向尺寸，如圖3A至圖3D所示。在一些實施例中，接觸窗COA的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。絕緣層116的材料可包括氧化矽。

陣列柱穿孔TAV延伸貫穿階梯結構120S與導體層110，並延伸至基底100中，且與基底100中的導線160電性連接。陣列柱穿孔TAV形成在階梯結構120S中的虛設結構TVC之中。

在一些實施例中，虛設柱TVC與陣列柱穿孔TAV的組合稱為插塞。用於形成虛設柱TVC的開口130T的上視形狀可與用於形成虛設柱DVC的開口130D的上視形狀相似，如圖3A至圖3D、圖4A至圖4C以及圖4E所示。用於形成虛設柱TVC的開口130T的上視形狀可與用於形成虛設柱DVC的開口130D的上視形狀相異，如圖4D與圖4F所示。開口130T的徑向尺寸可以等於開口130D的徑向尺寸，如圖4A至圖4C所示。開口130T的徑向尺寸可以大於開口130D的徑向尺寸，如圖4D至圖4F所示。

在一些實施例中，虛設柱TVC可包括介電層DL1、通道柱130以及在通道柱130和導電柱CP之間的介電層DL2，如圖3A所示。在另一些實施例中，虛設柱TVC可包括通道柱130以及介電層DL2，但不包括介電層DL1，如圖3B與3C所示。在另一些實施例中，虛設柱TVC可包括通道柱130、介電層DL2以及電荷儲存結構150，如圖3D所示。陣列柱穿孔TAV的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSi_x)或矽化鈷(CoSi_x)。

閘極堆疊結構120的閘極層GL是經由取代製程而形成。虛設柱DVC及TVC在取代製程前可以支撐堆疊結構，若其佈置不當將使得堆疊結構彎曲甚至塌陷。本發明的實施例提出可以有效避免堆疊結構彎曲甚至塌陷的各種虛設柱DVC及TVC的佈置，並對接觸窗COA以及陣列柱穿孔TAV的佈置根據虛設柱DVC及TVC的佈置作相對應的調整，如圖4A至圖4F所示。為清楚起見，圖4A至圖4F繪示出在圖1之記憶體元件的區域400中的局部階梯結構120S的階梯S1~S6或S0~S6及其中的部分構件，而省略其他的構件。

請參照圖4A與圖4B，在一些實施例中多個陣列柱穿孔TAV(在虛設柱TVC中)與多個接觸窗COA設置在多個區塊B2中；多個虛設柱DVC單獨設置於多個區塊B1中。在同一區塊B2中的多個陣列柱穿孔TAV(在虛設柱TVC中)彼此交錯，例如是呈Z字型排列。在同一區塊B2中的多個接觸窗COA彼此交錯，例如是呈Z字型排列。此外，在同一區塊B2中的多個陣列柱穿孔TAV(在虛設柱TVC中)與多個接觸窗COA彼此交錯，例如是呈鎖鍊排列。在同一區塊B1中的多個虛設柱DVC彼此交錯，例如是呈Z字型排列。在階梯結構120S的同一階中的多個陣列柱穿孔TAV(在虛設柱TVC中)與多個虛設柱DVC排列成一行。在階梯結構120S的同一階中的多個接觸窗COA排列成另一行。

在一些實施例中，每一多個陣列柱穿孔TAV(在虛設柱TVC中)與每一多個虛設柱DVC分別延伸貫穿單一階的階梯結構120S，如圖4A所示。在另一些實施例中，每一多個陣列柱穿孔TAV (在虛設柱TVC中)與每一多個虛設柱DVC分別延伸貫穿相鄰兩階的階梯結構120S(例如階梯S1與S2)，如圖4B所示。

請參照圖4C至圖4F，在另一些實施例中，多個虛設柱DVC與多個接觸窗COA設置在多個區塊B1中；多個陣列柱穿孔TAV(在虛設柱TVC中)單獨設置於多個區塊B2中。在同一區塊B1中的多個虛設柱DVC彼此交錯，例如是呈Z字型排列。在同一區塊B1中的多個接觸窗COA彼此交錯，例如是呈Z字型排列。在同一區塊B1中的多個虛設柱DVC與多個接觸窗COA彼此交錯，例如是呈鎖鍊排列。

在一些實施例中，在同一區塊B2中的多個陣列柱穿孔TAV(在虛設柱TVC中)彼此交錯，例如是呈Z字型排列，如圖4C與圖4E所示。在另一些實施例中，在同一區塊B2中的多個陣列柱穿孔TAV(在虛設柱TVC中)彼此排列成一列，且在多個區塊B2中的多個陣列柱穿孔TAV(在虛設柱TVC中)排列成一陣列，如圖4D與圖4F所示。在同一階的多個虛設柱DVC與多個陣列柱穿孔TAV(在虛設柱TVC中)可以排列成一行(column)，在同一階中的多個接觸窗COA可以排列成另一行，如圖4C至圖4F所示。

在一些實施例中，多個虛設柱TVC的輪廓的上視形狀與多個虛設柱DVC的輪廓的上視形狀可以相同或相似，例如均呈圓形，如圖4A至圖4C以及圖4E所示。在另一些實施例中，多個虛設柱TVC的輪廓的上視形狀與多個虛設柱DVC的輪廓的上視形狀可以不同，例如多個虛設柱TVC的輪廓的上視形狀呈橢圓形，而多個虛設柱DVC的輪廓的上視形狀呈圓形，如圖4D以及圖4F所示。

在一些實施例中，多個虛設柱TVC徑向尺寸等於多個虛設柱DVC的徑向尺寸，如圖4A至圖4C所示。在另一些實施例中，多個虛設柱TVC徑向尺寸大於多個虛設柱DVC的徑向尺寸，如圖4D至圖4F所示。

在以上的實施例中，多個接觸窗COA可以與多個陣列柱穿孔TAV(在虛設柱TVC中)設置在同一區塊中，或與多個虛設柱DVC設置在同一區塊中，且藉由彼此交替設置可以提供整個階梯結構具有均勻的支撐效果。多個虛設柱DVC或多個陣列柱穿孔TAV(在虛設柱TVC中)可以單獨設置在同一區塊中，其可以藉由交替設置使得整個階梯結構具有均勻的支撐效果，或藉由增加徑向尺寸或改變形狀來提升各階的支撐效果。

圖5A至圖5K為依據本發明一實施例的三維記憶體的製造流程上視圖。圖6A至圖6K為圖5A至5K的切線I-I’、II-II’以及III-III’的剖面示意圖。

首先，請參照圖5A與6A，提供基底100。基底100可包括半導體基底、形成於半導體基底上的主動元件、內層介電層158、接觸窗、導線160、層間介電層170及介層窗(例如內連線結構)等構件。然而，為了方便說明起見，僅有內層介電層158、導線160與層間介電層170示出於圖式中。

接著，在基底100上形成導體材料層110’。導體材料層 110’可包括摻雜多晶矽。其後，於導體材料層110’上形成堆疊結構115’。在一些實施例中，堆疊結構115’可包括交替堆疊於導體材料層110’上的多個絕緣材料層105a和多個犧牲材料層105b。在一些實施例中，絕緣材料層105a可為氧化矽層，而犧牲材料層105b可為氮化矽層。

請參照圖5B與6B，將堆疊結構115’圖案化以在階梯區SR形成階梯結構115S。

請參照圖5C與6C，於堆疊結構115’上形成絕緣層116。絕緣層116的形成方法如下。先以高密度電漿化學氣相沉積法形成氧化矽層。接著，以電漿增強型化學氣相沉積法形成另一層氧化矽層。之後，再以化學機械研磨法進行平坦化，以使得胞元區CR與階梯區SR的絕緣層116的頂面共平面。

接著，請參照圖5D和圖6D，進行微影與蝕刻製程，於堆疊結構115’中形成開口130H、130T、130D。然後，於開口130H、130T、130D的側壁和底部上依序形成介電層DL1和通道材料層(未示出)。再來，可藉由回蝕的方式移除位於開口130H、130T、130D的底部的通道材料層，以形成通道柱130。在一些實施例中，開口130T與130D的徑向尺寸可大於開口130H的徑向尺寸。

在一些實施例中，在形成開口130H、130T、130D而移除絕緣材料層105a和/或犧牲材料層105b的製程中，導體材料層110’可作為蝕刻停止層，如此可良好的控制開口130H、130T和130D的深度。舉例來說，開口130H、130T和130D可先藉由一蝕刻製程來移除位在導體材料層110’上的絕緣材料層105a和犧牲材料層105b以形成暴露出導體材料層110’的開口。接著，可藉由另一蝕刻製程來移除所述開口所暴露出的導體材料層110’以形成暴露出層間介電層170的開口130H、130T和130D。

而後，請參照圖5E和圖6E，於通道柱130的側壁上和通道柱130所暴露出的介電層DL1上形成介電層DL2，其中介電層DL2未將開口130H、130T以及130D填滿，而保留開口130H、130T以及130D的中央部分。之後，於開口130H、130T以及130D的中央部分中填入絕緣材料。開口130H的徑向尺寸小，因此其中央部分被絕緣材料填滿。開口130T以及130D的徑向尺寸大，因此其中央部分未被絕緣材料填滿，而有空隙(space)。其後，進行回蝕刻製程，開口130T以及130D之中的絕緣材料因蝕刻劑流入空隙而被蝕刻移除，而留在開口130H之中的絕緣材料則形成絕緣柱142。絕緣柱142材料與介電層DL2的材料不同，其材料例如是氮化矽。接著，在開口130T以及130D的空隙形成介電層DL3。介電層DL3的材料例如是氧化矽。在一些實施例中，介電層DL3可以採用溝填能力較差的化學氣相沉積法，以使開口130T未被介電層DL3填滿，而留有縫隙143G。至此，分別在開口130T以及130D之中分別形成了虛設柱TVC以及虛設柱DVC(又稱為插塞P3)。

請參照圖5F和圖6F，於胞元區CR的絕緣柱142的相對兩側的介電層DL2中形成源極與汲極柱開口，並於源極與汲極柱開口中填入如摻雜多晶矽的材料，以形成源極與汲極柱140a、140b。每個通道柱130中可配置有兩個源極與汲極柱140a、140b。

而後，請參照圖5G和6G，對堆疊結構115’和導體材料層110’進行圖案化製程，以形成貫穿堆疊結構115’和導體材料層 110’的多個溝渠144。溝渠144可將堆疊結構115’和導體材料層110’劃分為多個圖案化堆疊結構115和多個導體層110，以界定出多個塊元(如圖1所示的塊元T1-T4)和各塊元中的多個區塊(如圖1所示的區塊B1與B2)並使得導體層110中的至少一者與其他導體層110隔離。在一些實施例中，在上述圖案化製程期間，也會些微的移除掉介電層170的一部分，使得溝渠144延伸至介電層170中。在一些實施例中，上述的圖案化製程包括以下步驟。首先，以導體材料層110’為蝕刻停止層對堆疊結構115’進行第一圖案化製程，以於導體材料層110’上形成多個圖案化堆疊結構115。接著，對導體材料層110’進行第二圖案化製程，以形成多個導體層110。上述第一圖案化製程和第二圖案化製程所採用的蝕刻罩幕可相同或可不同，本發明不以此為限。

然後，請參照圖5H和圖6H，移除圖案化堆疊結構115中的犧牲層105b，以於相鄰的兩個絕緣層105a之間形成水平開口146。在一些實施例中，溝渠144可與水平開口146連通。在一些實施例中，可採用熱磷酸的方式來移除犧牲層105b。在一些實施例中，在移除圖案化堆疊結構115中的犧牲層105b的製程期間，胞元區CR中的通道柱130、介電層DL1與DL2、源極與汲極柱140a、140b、絕緣柱142以及階梯區SR中的通道柱130和介電層DL1、DL2與DL3可作為支撐柱，以維持結構的穩定性。以熱磷酸來移除犧牲層105b的區域有限，亦即鄰近溝渠144的犧牲層105b會被移除，而遠離溝渠144的犧牲層105b會被保留下來，而成為虛設閘極堆疊結構DGS的一部分，如圖1所示。

之後，請參照圖5I和圖6I，於水平開口146中依序形成電荷儲存結構150和閘極層GL，以形成閘極堆疊結構120。閘極堆疊結構120包括位於階梯區SR的階梯結構120S。電荷儲存結構150可設置於閘極層GL與對應的通道柱130之間。在一些實施例中，電荷儲存結構150可為氧化物-氮化物-氧化物(ONO)複合層。在介電層DL1可作為ONO複合層中鄰近通道的氧化物層的情況下，可於水平開口146中依序形成氮化物層和鄰近閘極層GL的氧化物層，以於通道柱130和閘極層GL之間形成電荷儲存結構150。在此實施例中，ONO複合層中的氮化物層和鄰近閘極層GL的氧化物層可位於閘極層GL和絕緣層105a之間。在一些實施例中，電荷儲存結構150和閘極層GL可藉由以下步驟形成。首先，於水平開口146和溝渠144的表面上共形地形成電荷儲存材料層(未示出)。電荷儲存材料層未填滿水平開口146，而保留水平開口146的中央部分。接著，於所述電荷儲存材料層上形成閘極材料層(未示出)。閘極材料層填入水平開口146的中央部分並形成於溝渠144的表面上。然後，藉由如非等向性回蝕刻(etch back)製程來移除位於溝渠144表面上的電荷儲存材料層和閘極材料層，以於水平開口146中形成電荷儲存結構150和閘極層GL。

再來，請參照圖5J和圖6J，於溝渠144中填入絕緣材料以形成分隔牆SLT。分隔牆SLT可填滿溝渠144。也就是說，分隔牆SLT可位於相鄰的兩個閘極堆疊結構120之間和/或閘極堆疊結構120和虛設閘極堆疊結構DGS之間。

然後，進行圖案化製程，用以定義陣列柱穿孔TAV及接觸窗COA的尺寸與位置。虛設結構TVC中部分的介電層，經蝕刻製程移除而形成延伸至導線160且用來形成陣列柱穿孔TAV的多個開口145T。蝕刻製程還移除介電層116，以形成延伸至閘極層GL且用來形成接觸窗COA的多個開口145C。由於介電層DL3未將開口130T填滿而留有縫隙143G，相較於無隙縫的密實介電質，蝕刻製程可以較快的蝕刻速率移除開口130T中的介電層材料。開口130T的尺寸與形狀可依據製程的需要來設計，只要開口130T的側壁仍被介電層DL2或/及DL3覆蓋，而未裸露出通道柱130即可。在一些實施例中，局部地移除開口130T中的介電層DL3，而留下全部的介電層DL2及局部的介電層DL3。在另一些實施例中，開口130T中的介電層DL3被完全移除且開口130T中的介電層DL2被局部移除，而留下部分的介電層DL2。

接著，請參照圖5K與6K，在開口145T與145C中分別形成陣列柱穿孔TAV與接觸窗COA。陣列柱穿孔TAV貫穿閘極堆疊結構120以及導體層110且延伸至基底100中。陣列柱穿孔TAV與基底100中的導線160連接。如此，可形成包含陣列柱穿孔TAV與虛設結構TVC(其包括介電層DL1、DL2和通道柱130)的插塞P1。接觸窗COA(又稱為插塞P2)著陸於各階梯的閘極層GL或導體層110且與其電性連接。

綜上所述，在本發明實施例中，在階梯區的同一區塊中的多個接觸窗COA與多個陣列柱穿孔TAV(在虛設結構TVC中)，或在階梯區的同一區塊中的多個接觸窗COA與多個虛設柱DVC，可以彼此交替設置以提供整個階梯結構具有均勻的支撐效果。在階梯區的另一區塊的多個虛設柱DVC或多個陣列柱穿孔TAV(在虛設結構TVC中)可以單獨設置，並藉由交替設置使得整個階梯結構具有均勻的支撐效果，或藉由增加徑向尺寸或改變形狀來提升各階的支撐效果。

120S:階梯結構

130D、130T、145C:開口

B1、B2:區塊

COA:接觸窗

DVC、TVC:虛設柱

SLT:分隔牆

TAV:陣列柱穿孔

S1、S2、S3、S4、S5、S6:階梯

Claims

一種記憶體元件，包括：階梯結構，包括彼此交替堆疊的多個閘極層與多個絕緣層，且所述階梯結構包括彼此交替配置的多個第一區塊與多個第二區塊；多個第一插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第一插塞彼此交錯；多個第二插塞，設置在所述多個第一區塊中，其中在同一第一區塊中的多個第二插塞彼此交錯，在同一第一區塊中的所述多個第一插塞與所述多個第二插塞彼此交錯；以及多個第三插塞，設置於所述多個第二區塊中。
如請求項1所述的記憶體元件，其中所述多個第二插塞的徑向尺寸小於所述多個第一插塞的徑向尺寸，且小於所述多個第三插塞的徑向尺寸。
如請求項1所述的記憶體元件，其中：每一所述多個第一插塞包括：第一虛設柱，在所述階梯結構中延伸；以及陣列柱穿孔，在所述第一虛設柱中延伸且與所述階梯結構下方的導體層電性連接；所述多個第二插塞分別著陸於所述階梯結構的各階的所述多個閘極層上；以及所述多個第三插塞為多個第二虛設柱在所述階梯結構中延伸，且在同一第二區塊中的所述多個第三插塞彼此交錯。
如請求項3所述的記憶體元件，其中在所述階梯結構的同一階中的所述多個第一插塞與所述多個第三插塞排列成一行；在所述階梯結構的所述同一階中的所述多個第二插塞排列成另一行。
如請求項3所述的記憶體元件，其中每一所述多個第一插塞與每一所述多個第三插塞分別延伸貫穿所述階梯結構的單一階。
如請求項3所述的記憶體元件，其中每一所述多個第一插塞與每一所述多個第三插塞分別延伸貫穿所述階梯結構的相鄰兩階。
如請求項1所述的記憶體元件，其中所述多個第一插塞為多個第一虛設柱，在所述階梯結構中延伸且與所述階梯結構下方的導體層電性絕緣；所述多個第二插塞著陸於所述階梯結構的所述多個閘極層上；以及每一所述多個第三插塞包括：第二虛設柱，在所述階梯結構中延伸；以及陣列柱穿孔，在所述第二虛設柱中延伸且與所述階梯結構下方的所述導體層連接。
如請求項7所述的記憶體元件，其中在所述階梯結構的同一階的所述多個第三插塞與所述多個第一插塞排列成一行，在所述階梯結構的所述同一階中的所述多個第二插塞排列成另一行。
如請求項8所述的記憶體元件，其中在同一所述第二區塊中的所述多個第三插塞彼此交錯。
如請求項8所述的記憶體元件，其中所述多個第三插塞排列成一陣列，所述多個第三插塞的上視形狀與所述多個第一插塞的上視形狀不同，且所述多個第三插塞的徑向尺寸大於所述多個第一插塞的徑向尺寸，或其組合。