TWI759015B - 三維記憶體元件及其製造方法 - Google Patents

Abstract

本揭露提供一種三維記憶體元件及其製造方法。三維記憶體元件包括多個塊元，且各塊元包括多個區塊，而各區塊包括閘極堆疊結構、導體層、多個第一環狀通道柱、多個源極/汲極柱以及多個電荷儲存結構。閘極堆疊結構設置於基底上且包括彼此電性絕緣的多個閘極層。導體層設置於基底和閘極堆疊結構之間。第一環狀通道柱設置於基底上且位在閘極堆疊結構中。源極/汲極柱設置於基底上且每個第一環狀通道柱中配置有兩個源極/汲極柱。每個電荷儲存結構設置於對應的閘極層與對應的第一環狀通道柱之間。多個塊元中的一者的導體層與多個塊元中的另一者的導體層隔離開來。

Description

三維記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維記憶體元件及其製造方法。

非揮發性記憶體由於具有使存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式（NOR）記憶體以及反及式（NAND）記憶體。此外，另一種三維記憶體為及式（AND）記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。

本發明提供一種三維記憶體元件，將記憶體塊元中的一者的導體層設計為與記憶體塊元中的另一者的導體層隔離開來，如此能夠良好地控制施加在導體層的偏壓。

本發明一實施例提供一種三維記憶體元件，其包括多個塊元（tile），且各塊元包括多個區塊（block）。各區塊包括閘極堆疊結構、導體層、多個第一環狀通道柱、多個源極/汲極柱以及多個電荷儲存結構。閘極堆疊結構設置於基底上且包括彼此電性絕緣的多個閘極層。導體層設置於基底和閘極堆疊結構之間。第一環狀通道柱設置於基底上且位在閘極堆疊結構中。源極/汲極柱設置於基底上且每個第一環狀通道柱中配置有兩個源極/汲極柱。電荷儲存結構設置於對應的閘極層與對應的第一環狀通道柱之間。多個塊元中的一者的導體層與多個所述塊元中的另一者的所述導體層隔離開來。

在本發明的一實施例中，相鄰的兩個塊元中的導體層彼此間隔開來。

在本發明的一實施例中，在塊元內的多個區塊的導體層彼此間隔開來。

在本發明的一實施例中，在塊元內的多個區塊的導體層彼此電性連接。

在本發明的一實施例中，在每個塊元中的多個區塊的導體層整體地連接在一起。

在本發明的一實施例中，三維記憶體元件更包括多個虛設閘極堆疊結構。虛設閘極堆疊結構設置於基底上且分別配置在各塊元的多個區塊的排列方向上的相對兩側。

在本發明的一實施例中，三維記憶體元件更包括多個虛設通道柱。虛設通道柱分別位於對應的虛設閘極堆疊結構中並延伸至基底中，各虛設通道柱包括第二環狀通道柱以及位於第二環狀通道柱中的導電柱，多個導體層中的至少一者通過對應的導電柱連接至位在基底中的驅動器。

在本發明的一實施例中，第一環狀通道柱和源極/汲極柱延伸至導體層中，以在導體層構成底部寄生電晶體。

在本發明的一實施例中，底部寄生電晶體保持在關閉狀態。

在本發明的一實施例中，三維記憶體元件更包括設置於兩個所述源極/汲極柱之間的絕緣柱。

本發明一實施例的三維記憶體元件的製造方法包括以下步驟。於基底上形成導體材料層。於導體材料層上形成堆疊結構，其中堆疊結構包括交替堆疊於基底上的多個絕緣材料層和多個犧牲材料層。於所述堆疊結構中形成多個第一環狀通道柱。於堆疊結構中形成多個源極/汲極柱，且每個第一環狀通道柱中配置有兩個源極/汲極柱。對堆疊結構和導體材料層進行圖案化製程，以形成貫穿堆疊結構和導體材料層的多個第一溝渠。第一溝渠界定出多個圖案化堆疊結構和多個導體層。每個圖案化堆疊結構包括交替堆疊於基底上的多個絕緣層和多個犧牲層，且導體層位在基底和圖案化堆疊結構之間。移除犧牲層以於相鄰的兩個絕緣層之間形成水平開口。於水平開口中依序形成電荷儲存結構和閘極層，其中電荷儲存結構設置於閘極層與對應的第一環狀通道柱之間。

在本發明的一實施例中，多個第一溝渠界定出多個塊元以及包含於每個塊元中的多個區塊，其中每個區塊包括圖案化堆疊結構和導體層，且在塊元內的多個區塊的導體層彼此間隔開來。

在本發明的一實施例中，在塊元內的多個區塊的導體層彼此電性連接。

在本發明的一實施例中，多個第一溝渠界定出多個塊元，每個塊元包括多個圖案化堆疊結構和導體層，其中相鄰的兩個圖案化堆疊結構之間形成有第二溝渠，以在導體層上界定出多個區塊。

在本發明的一實施例中，三維記憶體元件的製造方法更包括形成位於圖案化堆疊結構和導體層中的虛設通道柱，其中虛設通道柱包括第二環狀通道柱以及位於第二環狀通道柱中的導電柱。

在本發明的一實施例中，導體層中的至少一者經由導電柱連接至位在所述基底中的驅動器。

在本發明的一實施例中，閘極層或源極/汲極柱中經由虛設通道柱與位在基底中的主動元件連接。

在本發明的一實施例中，第一環狀通道柱和源極/汲極柱分別延伸至對應的導體層中以於對應的導體層中形成底部寄生電晶體。

在本發明的一實施例中，底部寄生電晶體保持在關閉狀態。

在本發明的一實施例中，兩個源極/汲極柱之間形成有絕緣柱。

基於上述，在本發明的三維記憶體元件中，多個塊元中的至少一個塊元的導體層與其他塊元中的導體層隔離開來，故在對導體層施加偏壓時，可不考慮其他塊元中的導體層和對應的閘極層之間所產生的電容，如此能夠良好地控制施加在導體層的偏壓。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依據本發明一實施例的三維記憶體元件的俯視示意圖。為了方便說明起見，圖1僅繪示出基底100、導體層110、導體層114、閘極堆疊結構中的閘極層GL、介電層DL1、DL2、通道柱130、源極/汲極柱140a、140b、絕緣柱142、虛設閘極堆疊結構DGS、圖案化堆疊結構中的犧牲層SCL的上視示意圖，以清楚了解各構件的對應關係。圖2為圖1的區域C於X方向上的側視圖。為了方便說明起見，圖2中以虛線框示的部分是以俯視的方式來表示底部寄生電晶體PT，以清楚了解構成底部寄生電晶體PT之各構件的對應關係。圖3A為圖1的區域C於一視角的立體示意圖。圖3B為圖1沿切線A-A’的剖面示意圖。圖4為依據本發明一實施例的三維記憶體元件的其中一塊元的電路示意圖。

請參照圖1至圖4，三維記憶體元件10可包括多個塊元T1-T4，且各塊元T1-T4可包括多個區塊B1-B4，而各區塊B1-B4可包括設置在基底100上的導體層110、閘極堆疊結構120、多個環狀通道柱130、多個源極/汲極柱140a、140b和多個電荷儲存結構150。圖1是以示範性實施例示出4個塊元T1-T4以及包含於各塊元T1-T4中的4個區塊B1-B4，然而三維記憶體元件10的塊元數目及各塊元所包括的區塊數並不以此為限。

導體層110可設置於基底100和閘極堆疊結構120之間。基底100可包括形成於半導體基底上的介電層，也就是說，基底100可包括內層介電層及/或接觸窗、層間介電層及/或介層窗（例如內連線結構）、主動元件（例如PMOS、NMOS、CMOS、JFET、BJT或二極體等元件）或驅動器（例如驅動器）等構件。然而，為了方便說明起見，該些構件並未示出於圖式中。導體層110的材料可包括摻雜多晶矽。舉例來說，導體層110的材料可包括P型摻雜的多晶矽。

閘極堆疊結構120可設置於基底100上且包括彼此電性絕緣的多個閘極層GL。閘極堆疊結構120可包括多個絕緣層IL1，而閘極層GL可設置在相鄰的兩個絕緣層IL1之間。閘極堆疊結構120可包括階梯區SR和胞元區CR。在一些實施例中，階梯區SR可配置在胞元區CR的相對兩側。在一些實施例中，閘極層GL可分別藉由階梯接觸件（未示出）來與字元線WL（如圖4所示）連接。閘極層GL的材料可包括鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。絕緣層IL1的材料可包括氧化矽。

多個塊元T1-T4中的至少一個塊元的導體層110可與其他塊元T1-T4中的導體層110隔離開來（例如其中一個導體層110在結構上和電性上與其他導體層110隔離開來而呈現封閉的區塊），故在對導體層110施加偏壓時，可不考慮其他塊元中的導體層110和閘極層GL之間所產生的電容，如此能夠良好地控制施加於導體層110的偏壓。

在一些實施例中，相鄰的兩個塊元T1-T4中的導體層110可彼此間隔開來。在一些實施例中，塊元T1-T4內的多個區塊B1-B4中的至少一個區塊的導體層110可與其他區塊B1-B4中的導體層110隔離開來。在一些實施例中，塊元T1-T4內的多個區塊B1-B4的導體層110可彼此間隔開來。在另一些實施例中，塊元T1-T4內的多個區塊B1-B4的導體層110可彼此連接或整合在一起而形成一塊狀導體層，而各塊元T1-T4中的所述塊狀導體層可彼此間隔開來。

在一些實施例中，多個塊元T1-T4中的至少一個塊元的導體層110可與其他塊元T1-T4中的導體層110電性隔離。在一些實施例中，塊元T1-T4內的相鄰的兩個區塊B1-B4中的導體層110可彼此電性隔離，但本發明不以此為限。在另一些實施例中，塊元T1-T4內的相鄰的兩個區塊B1-B4中的導體層110可彼此電性連接在一起，以節省配置為對導體層110施加電壓之驅動器所佔的空間。

環狀通道柱130可設置於基底100上且位在閘極堆疊結構120中。通道柱130可配置在閘極堆疊結構120的胞元區CR中。通道柱130在各閘極堆疊結構120的胞元區CR中可配置為多個。在一些實施例中，通道柱130可貫穿閘極堆疊結構120和導體層110並延伸至基底100中。由於多個塊元T1-T4中的至少一個塊元的導體層110與其他塊元T1-T4中的導體層110隔離開來，故在對導體層110施加偏壓時，可不考慮其他塊元中的導體層110和通道柱130之間所產生的電容，如此能夠良好地控制施加於導體層110的偏壓。

在一些實施例中，通道柱130在其延伸方向上（例如垂直基底100的方向上）可為連續的。也就是說，通道柱130在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱130於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱130以上視角度來看也可具有其他形狀（例如多邊形）的輪廓。在一些實施例中，通道柱130於基底100的徑向尺寸可小於通道柱130於閘極堆疊結構120中的徑向尺寸。在一些實施例中，通道柱130於導體層110的徑向尺寸可自導體層110的鄰近基底100的部分朝向基底100逐漸減小。通道柱130的材料可為半導體材料，例如非摻雜多晶矽。

在一些實施例中，在通道柱130與閘極堆疊結構120之間可設置有介電層DL1。在一些實施例中，介電層DL1可延伸至導體層110中。在一些實施例中，介電層DL1可貫穿導體層110並位於基底100中。在一些實施例中，在通道柱130與閘極層GL之間的介電層DL1可作為穿隧介電層。介電層DL1的材料可包括氧化矽。

源極/汲極柱140a、140b可設置於基底100上並貫穿閘極堆疊結構120，其中環狀通道柱130中的每一者中配置有兩個源極/汲極柱140a、140b。如此一來，可藉由不同的操作方法，使得三維記憶體元件10能夠進行1位元操作或2位元操作。舉例來說，在對源極/汲極柱140a、140b施加電壓時，由於源極/汲極柱140a、140b與通道柱130連接，因此電子可沿著通道柱130傳送並儲存在整個電荷儲存結構150中，如此可對三維記憶體元件10進行1位元的操作。此外，對於利用福勒-諾德漢穿隧（Fowler-Nordheim tunneling）、源極側注入（source side injection）、通道熱電子（channel-hot-electron）注入或帶對帶穿隧熱載子（band-to-band tunneling hot carrier）注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極/汲極柱140a、140b中的一者的電荷儲存結構150中，如此可對三維記憶體元件10進行單位晶胞（SLC，1位元）或多位晶胞（MLC，大於等於2位元）的操作。源極/汲極柱140a、140b可通過其他導體層連接至源極線SL/位元線BL（如圖4所示）。源極/汲極柱140a、140b的材料可包括摻雜多晶矽。

在一些實施例中，源極/汲極柱140a、140b可延伸至導體層110中，如此可在導體層110中與延伸至導體層110中的通道柱130構成底部寄生電晶體PT，使得兩個源極/汲極柱140a、140b於底端處不易產生漏電流的狀況。舉例來說，導體層110可作為底部寄生電晶體PT的閘極（如圖4所示出的閘極線GP）；延伸至導體層110中的介電層DL1可作為底部寄生電晶體PT的閘介電層；延伸至導體層110中的通道柱130可作為底部寄生電晶體PT的通道層；而延伸至導體層110中的源極/汲極柱140a、140b可分別作為底部寄生電晶體PT的源極和汲極。也就是說，底部寄生電晶體PT可為具有環繞式閘極結構（gate-all-around，GAA）的電晶體。底部寄生電晶體PT可保持在關閉狀態。舉例來說，底部寄生電晶體PT可為未施加電壓而呈現關閉狀態的電晶體或是施加電壓而呈現關閉狀態的電晶體。

在一些實施例中，配置於通道柱130中的兩個源極/汲極柱140a、140b可設置為彼此交錯，例如源極/汲極柱140a和源極/汲極柱140b的中心點的連線方向可與閘極層GL的延伸方向（例如X方向）呈小於90度的夾角（例如45度），如此可提供上覆於源極/汲極柱140a、140b的導線（例如連接至源極線SL或位元線BL的線路）良好的製程裕度。此外，交錯配置的源極/汲極柱140a、140b有助於降低閘極誘發汲極漏電流（gate induce drain leakage；GIDL）。

在一些實施例中，源極/汲極柱140a、140b於閘極堆疊結構120中的延伸方向可與通道柱130的延伸方向相同，而源極/汲極柱140a、140b於導體層110中鄰近基底100的延伸方向可與通道柱130的延伸方向不同。

在一些實施例中，配置於通道柱130中的兩個源極/汲極柱140a、140b之間可設置有將兩個源極/汲極柱140a、140b分隔開的絕緣柱142，如此可提供良好的製程裕度，以避免於兩個源極/汲極柱140a、140b之間產生擊穿（punch through）現象。在一些實施例中，絕緣柱142可貫穿閘極堆疊結構120並延伸至導體層110中。絕緣柱142的材料可包括氮化矽。

電荷儲存結構150可設置於閘極層GL中的每一者與對應的通道柱130之間。在一些實施例中，電荷儲存結構150可為氧化物-氮化物-氧化物（ONO）複合層。介電層DL1可作為ONO複合層中鄰近通道的氧化物層或者是能隙工程穿隧氧化層（bandgap engineered tunneling oxide layer），也就是說，介電層DL1可為由單層氧化物層所構成之穿隧介電層或是由ONO複合層所構成之穿隧介電層（例如BE-SONOS的穿隧複合層部分）。電荷儲存結構150中的電荷儲存層（即ONO複合層中的氮化物層）和阻擋層（即ONO複合層中鄰近閘極層GL的氧化物層）可位於通道柱130和閘極層GL之間以及閘極層GL和絕緣層IL1之間。

在一些實施例中，在閘極層GL與電荷儲存結構150之間可設置緩衝層和阻障層。緩衝層的材料例如為介電常數大於7的高介電常數的材料，例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障層的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

在一些實施例中，三維記憶體元件10可更包括多個虛設通道柱DVC。虛設通道柱DVC可指其中未配置有源極/汲極柱140a、140b的通道柱。在一些實施例中，虛設通道柱DVC可設置於閘極堆疊結構120的階梯區SR中，且虛設通道柱DVC可貫穿閘極堆疊結構120並延伸至基底100中，以將閘極堆疊結構120中各閘極層GL的訊號連接至位在基底100中的主動元件。在一些實施例中，虛設通道柱DVC可包括介電層DL1、環狀通道柱132、導電柱CP以及在環狀通道柱132和導電柱CP之間的介電層DL2。在一些實施例中，虛設通道柱DVC的徑向尺寸大於環形通道柱130的徑向尺寸。通道柱132的材料可包括未摻雜的多晶矽。導電柱CP的材料可包括鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。介電層DL2的材料可包括氧化矽。

在一些實施例中，三維記憶體元件10可更包括多個虛設閘極堆疊結構DGS。虛設閘極堆疊結構DGS可設置於基底100上且分別配置在各塊元T1-T4的相對兩側（例如在多個區塊B1-B4的排列方向上的相對兩側）。在一些實施例中，虛設通道柱DVC可貫穿對應的虛設閘極堆疊結構DGS中，而各區塊B1-B4的導體層110可經由對應的虛設通道柱DVC連接至驅動器160。在一些實施例中，各區塊B1-B4的導體層110可經由後段製程（BEOL）的線路配置連接至相同的驅動器160。舉例來說，各區塊B1-B4的導體層110可分別經由導電插塞112連接至相同的導體層114並藉由虛設通道柱DVC連接至相同的驅動器160，但本發明不以此為限。在其他實施例中，各區塊B1-B4的導體層110也可分別連接至不同的驅動器160。在一些實施例中，虛設閘極堆疊結構DGS可與閘極堆疊結構120於同一製程中同時形成。

在一些實施例中，絕緣層IL3可設置在相鄰的兩個閘極堆疊結構120之間和/或閘極堆疊結構120和虛設閘極堆疊結構DGS之間。絕緣層IL3的材料可包括有機絕緣材料、無機絕緣材料或其組合。

基於上述，三維記憶體元件10可設計成多個塊元T1-T4中的至少一個塊元的導體層110與其他塊元T1-T4中的導體層110隔離開來，故在對導體層110施加偏壓時，可不考慮其他塊元T1-T4中的導體層110和閘極層GL之間所產生的電容和/或導體層110與通道柱130之間的電容，如此能夠良好地控制導體層110的偏壓。

以下，將藉由圖5A至圖5H來舉例說明三維記憶體元件的製造方法，但本發明的三維記憶體元件的製造方法並不以此為限。另外，相同或相似的構件以相同或相似的元件標號表示，於此不再重複贅述。

圖5A至圖5H為依據本發明一實施例的三維記憶體的製造流程示意圖，其中圖5A至圖5H為圖1中沿切線A-A’的製造流程。

首先，請參照圖5A，於基底100上形成導體材料層105。導體材料層105的材料可包括摻雜多晶矽。在一些實施例中，驅動器160可設置於基底100中。

接著，於導體材料層105上形成階梯狀堆疊結構115。在一些實施例中，堆疊結構115可包括交替堆疊於導體材料層105上的多個絕緣材料層115a和多個犧牲材料層115b。在一些實施例中，絕緣材料層115a可為氧化矽層，而犧牲材料層115b可為氮化矽層。

而後，於所述階梯狀堆疊結構115覆蓋絕緣材料層116。所述絕緣材料層116的最頂表面與階梯狀堆疊結構115的最頂表面為共平面。絕緣材料層116的材料可包括有機材料、無機材料或其組合。

接著，請參照圖5A和圖5B，於堆疊結構115中形成通道柱開孔130H和虛設通道柱開孔DVCH。然後，於通道柱開孔130H和虛設通道柱開孔DVCH的側壁和底部上依序形成介電層DL1和通道材料層（未示出）。再來，可藉由回蝕的方式移除位於通道柱開孔130H和虛設通道柱開孔DVCH底部的通道材料層，以形成通道柱130和通道柱132。在一些實施例中，虛設通道柱開孔DVCH的徑向尺寸可大於通道柱開孔130H的徑向尺寸。

在一些實施例中，在移除絕緣材料層115a和/或犧牲材料層115b的製程中，導體材料層105可作為蝕刻停止層，如此可良好的控制通道柱開口130H和虛設通道柱開孔DVCH的深度。舉例來說，通道柱開孔130H和虛設通道柱開孔DVCH可先藉由一蝕刻製程來移除位在導體材料層105上的絕緣材料層115a和犧牲材料層115b以形成暴露出導體材料層105的開孔。接著，可藉由另一蝕刻製程來移除所述開孔所暴露出的導體材料層105以形成暴露出基底100的通道柱開口130H和虛設通道柱開孔DVCH。

而後，請參照圖5B和圖5C，於通道柱130、132的側壁上和通道柱130、132所暴露出的介電層DL1上形成介電層DL2，其中介電層DL2未將通道柱開孔130H和虛設通道柱開孔DVCH填滿，而保留通道柱開孔130H和虛設通道柱開孔DVCH的中央部分。之後，於通道柱開孔130H和虛設通道柱開孔DVCH的中央部分中填入絕緣材料，以形成絕緣柱142。

然後，請參照圖5C和圖5D，於通道柱130中的絕緣柱142的相對兩側的介電層DL2中形成源極/汲極柱開孔140aH、140bH，並於源極/汲極柱開孔140aH、140bH中填入如摻雜多晶矽的材料，以形成源極/汲極柱140a、140b。每個通道柱130中可配置有兩個源極/汲極柱140a、140b。

而後，請參照圖5D和5E，對堆疊結構115和導體材料層105進行圖案化製程，以形成貫穿堆疊結構115和導體材料層105的多個溝渠T。溝渠T可將堆疊結構115和導體材料層105劃分為多個圖案化堆疊結構117和多個導體層110，以界定出多個塊元（如圖1所示的塊元T1-T4）和各塊元中的多個區塊（如圖1所示的區塊B1-B4）並使得導體層110中的至少一者與其他導體層110隔離。各圖案化堆疊結構117可包括交替堆疊於基底100上的多個絕緣層IL1和多個犧牲層SCL。導體層110可位在基底100和多個圖案化堆疊結構117之間。在一些實施例中，在上述圖案化製程期間，也會些微的移除掉基底100的一部分，使得溝渠T延伸至基底100中。在一些實施例中，在上述圖案化製程期間，也會一併移除部分絕緣材料層116以形成絕緣層IL2。

在一些實施例中，上述的圖案化製程包括以下步驟。首先，以導體材料層105為蝕刻停止層對堆疊結構115進行第一圖案化製程，以於導體材料層105上形成多個圖案化堆疊結構117。接著，對導體材料層105進行第二圖案化製程，以形成多個導體層110。上述第一圖案化製程和第二圖案化製程所採用的蝕刻罩幕可相同或可不同，本發明不以此為限。

在一些實施例中，多個溝渠T可整合在一起而形成連續的溝渠T，但本發明不以此為限。在另一些實施例中，多個溝渠T可彼此間隔開來。在一些實施例中，如圖1所示，溝渠T可位於相鄰的兩個塊元T1-T4和相鄰的兩個區塊B1-B4之間。在另一些實施例中，用來界定多個塊元T1-T4的溝渠T可貫穿堆疊結構115和導體材料層105；而用來在各塊元T1-T4中界定多個區塊B1-B4的溝渠（未示出）可貫穿堆疊結構115並設置在導體層110上。如此一來，塊元T1-T4內的多個區塊B1-B4的導體層110可彼此連接或整合在一起而形成一塊狀導體層110，而各塊元T1-T4中的塊狀導體層110可彼此間隔開來。

然後，請參照圖5E和圖5F，移除圖案化堆疊結構117中的犧牲層SCL，以於相鄰的兩個絕緣層IL1之間成水平開口SCLH。在一些實施例中，溝渠T可與水平開口SCLH連通。在一些實施例中，可採用熱磷酸的方式來移除犧牲層SCL。在一些實施例中，在移除圖案化堆疊結構117中的犧牲層SCL的製程期間，胞元區CR中的通道柱130和通道柱132中的介電層DL2、源極/汲極柱140a、140b、絕緣柱142以及階梯區SR中的通道柱132和通道柱132中的介電層DL2和絕緣柱142可作為支撐柱，以維持結構的穩定性。應注意的是，以熱磷酸來移除犧牲層SCL的區域有限，亦即鄰近溝渠T的犧牲層SCL會被移除，而遠離溝渠T的犧牲層SCL會被保留下來。舉例來說，如圖1所示，犧牲層SCL未被移除的圖案化堆疊結構117設置在塊元T1一側的虛設閘極堆疊結構DGS與塊元T3另一側的虛設閘極堆疊結構DGS之間。換句話說，虛設閘極堆疊結構DGS可設置在犧牲層SCL未被移除的圖案化堆疊結構117的一側。

之後，請參照圖5F和圖5G，於水平開口SCLH中依序形成電荷儲存結構150和閘極層GL。電荷儲存結構150可設置於閘極層GL與對應的通道柱130之間。在一些實施例中，電荷儲存結構150可為氧化物-氮化物-氧化物（ONO）複合層。在介電層DL1可作為ONO複合層中鄰近通道的氧化物層的情況下，可於水平開口SCLH中依序形成氮化物層和鄰近閘極層GL的氧化物層，以於通道柱130和閘極層GL之間形成電荷儲存結構150。在此實施例中，ONO複合層中的氮化物層和鄰近閘極層GL的氧化物層可位於閘極層GL和絕緣層IL1之間。在一些實施例中，電荷儲存結構150和閘極層GL可藉由以下步驟形成。首先，於水平開口SCLH和溝渠T的表面上共形地形成電荷儲存材料層（未示出），其中電荷儲存材料層未填滿水平開口SCLH而保留水平開口SCLH的中央部分。接著，於所述電荷儲存材料層上形成閘極材料層（未示出），其中所述閘極材料層填入水平開口SCLH的中央部分並形成於溝槽T的表面上。然後，藉由如非等向性回蝕刻（etch back）製程來移除位於溝槽T表面上的電荷儲存材料層和閘極材料層，以於水平開口SCLH中形成電荷儲存結構150和閘極層GL。

再來，請參照圖5G和圖5H，於溝渠T中填入絕緣材料以形成絕緣層IL3。絕緣層IL3可填滿溝渠T。也就是說，絕緣層IL3可位於相鄰的兩個閘極堆疊結構120之間和/或閘極堆疊結構120和虛設閘極堆疊結構DGS之間。

然後，請參照圖5H，可將通道柱132中的絕緣柱142移除，並形成貫穿虛設閘極堆疊結構DGS以及導體層110且伸至基底100中的導電柱CP，如此可形成包含導電柱CP、介電層DL1、DL2和通道柱132的虛設通道柱DVC。導電柱CP可與基底100中的內連線結構（未示出）連接，以與位在基底100中的驅動器160連接。也就是說，在驅動器160設置於基底100中的情況下，虛設通道柱DVC可使導體層110的閘極線GP的訊號連接至基底100中的驅動器160。

以下，將藉由圖6A至圖6H來舉例說明三維記憶體元件的製造方法，但本發明的三維記憶體元件的製造方法並不以此為限。另外，相同或相似的構件以相同或相似的元件標號表示，於此不再重複贅述。

圖6A至圖6H為依據本發明一實施例的三維記憶體的製造流程示意圖，其中圖6A至圖6H為圖1中沿切線B-B’的製造流程。

首先，請參照圖6A，於基底100上形成導體材料層105。在一些實施例中，主動元件170可設置於基底100中。然後，於導體材料層105上形成階梯狀堆疊結構115。在一些實施例中，堆疊結構115可包括交替堆疊於導體材料層105上的多個絕緣材料層115a和多個犧牲材料層115b。

接著，請參照圖6A和圖6B，於堆疊結構115中形成通道柱開孔130H和虛設通道柱開孔DVCH。然後，於通道柱開孔130H和虛設通道柱開孔DVCH的側壁和底部上依序形成介電層DL1和通道材料層（未示出）。再來，可藉由回蝕的方式移除位於通道柱開孔130H和虛設通道柱開孔DVCH底部的通道材料層，以形成通道柱130和通道柱132。

而後，請參照圖6B和圖6C，於通道柱130、132的側壁上和通道柱130、132所暴露出的介電層DL1上形成介電層DL2，其中介電層DL2未將通道柱開孔130H和虛設通道柱開孔DVCH填滿，而保留通道柱開孔130H和虛設通道柱開孔DVCH的中央部分。之後，於通道柱開孔130H和虛設通道柱開孔DVCH的中央部分中填入絕緣材料，以形成絕緣柱142。

然後，請參照圖6C和圖6D，於通道柱130中的絕緣柱142的相對兩側的介電層DL2中形成源極/汲極柱開孔140aH、140bH，並於源極/汲極柱開孔140aH、140bH中填入如摻雜多晶矽的材料，以形成源極/汲極柱140a、140b。每個通道柱130中可配置有兩個源極/汲極柱140a、140b。

而後，請參照圖6D和6E，對堆疊結構115和導體材料層105進行圖案化製程，以形成貫穿堆疊結構115和導體材料層105的多個溝渠T。溝渠T可將堆疊結構115和導體材料層105劃分為多個圖案化堆疊結構117和多個導體層110，以界定出多個塊元（如圖1所示的塊元T1-T4）和各塊元中的多個區塊（如圖1所示的區塊B1-B4）並使得導體層110中的至少一者與其他導體層110隔離。各圖案化堆疊結構117可包括交替堆疊於基底100上的多個絕緣層IL1和多個犧牲層SCL。導體層110可位在基底100和多個圖案化堆疊結構117之間。

然後，請參照圖6E和圖6F，移除圖案化堆疊結構117中的犧牲層SCL，以於相鄰的兩個絕緣層IL1之間成水平開口SCLH。在一些實施例中，溝渠T可與水平開口SCLH連通。在一些實施例中，可採用熱磷酸的方式來移除犧牲層SCL。應注意的是，以熱磷酸來移除犧牲層SCL的區域有限，亦即鄰近溝渠T的犧牲層SCL會被移除，而遠離溝渠T的犧牲層SCL會被保留下來。舉例來說，如圖1所示，犧牲層SCL未被移除的圖案化堆疊結構117設置在塊元T1一側的虛設閘極堆疊結構DGS與塊元T3另一側的虛設閘極堆疊結構DGS之間。換句話說，虛設閘極堆疊結構DGS可設置在犧牲層SCL未被移除的圖案化堆疊結構117的一側。

之後，請參照圖6F和圖6G，於水平開口SCLH中依序形成電荷儲存結構150和閘極層GL。電荷儲存結構150可設置於閘極層GL與對應的環狀通道柱130之間。在一些實施例中，電荷儲存結構150和閘極層GL可藉由以下步驟形成。首先，於水平開口SCLH和溝渠T的表面上共形地形成電荷儲存材料層（未示出），其中電荷儲存材料層未填滿水平開口SCLH而保留水平開口SCLH的中央部分。接著，於所述電荷儲存材料層上形成閘極材料層（未示出），其中所述閘極材料層填入水平開口SCLH的中央部分並形成於溝槽T的表面上。然後，藉由如回蝕刻（etch back）的方式移除位於溝槽T表面上的電荷儲存材料層和閘極材料層，以於水平開口SCLH形成電荷儲存結構150和閘極層GL。在一些實施例中，電荷儲存結構150可為氧化物-氮化物-氧化物（ONO）複合層。在介電層DL1可作為ONO複合層中鄰近通道的氧化物層的情況下，可於水平開口SCLH中依序形成氮化物層和鄰近閘極層GL的氧化物層，以於通道柱130和閘極層GL之間形成電荷儲存結構150。

再來，請參照圖6G和圖6H，於溝渠T中填入絕緣材料以形成絕緣層IL3。絕緣層IL3可填滿溝渠T。也就是說，絕緣層IL3可位於相鄰的兩個閘極堆疊結構120之間和/或閘極堆疊結構120和虛設閘極堆疊結構DGS之間。

然後，請參照圖6H，可將通道柱132中的絕緣柱142移除，並形成貫穿虛設閘極堆疊結構DGS以及導體層110且延伸至基底100中的導電柱CP，如此可形成包含導電柱CP、介電層DL1、DL2和通道柱132的虛設通道柱DVC。導電柱CP可與基底100中的內連線結構（未示出）連接，以與位在基底100中的主動元件170連接。也就是說，在主動元件170設置於基底100中的情況下，虛設通道柱DVC可將字元線WL和/或位元線BL的訊號連接至基底100中的主動元件170。

基於上述，在驅動器160和/或主動元件170設置於基底100中的情況下，虛設通道柱DVC可用來將導體層110的閘極線GP的訊號和/或字元線WL及位元線BL的訊號連接至基底100中的驅動器160和/或主動元件170。在一些實施例中，虛設通道柱DVC可設置在閘極堆疊結構120的階梯區SR中並分別與閘極層GL電性連接。如此一來，虛設通道柱DVC可將字元線WL的訊號可連接至基底100中的主動元件170。在另一些實施例中，虛設通道柱DVC也可設置在虛設閘極堆疊結構DGS的胞元區CR中並分別與源極/汲極柱140a、140b電性連接，如此可將位元線BL或源極線SL的訊號連接至基底100中的主動元件170。在其他實施例中，虛設通道柱DVC也可設置在虛設閘極堆疊結構DGS的階梯區SR中並與導體層110電性連接，如此可將導體層110的閘極線GP的訊號連接至基底100中的驅動器160。

綜上所述，在本發明的三維記憶體元件中，多個塊元中的至少一個塊元的導體層與其他塊元中的導體層隔離開來，使得在對導體層施加偏壓時，可不考慮其他塊元中的導體層和閘極層之間所產生的電容，如此可易於控制導體層的偏壓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:三維記憶體元件

100:基底

105:導體材料層

110、114:導體層

112:導電插塞

115:堆疊結構

115a、116:絕緣材料層

115b:犧牲材料層

117:圖案化堆疊結構

120:閘極堆疊結構

130、132:通道柱

130H:通道柱開孔

140a、140b:源極/汲極柱

140aH、140bH:源極/汲極柱開孔

142:絕緣柱

150:電荷儲存結構

160:驅動器

170:主動元件

C:區域

B1、B2、B3、B4:區塊

BL:位元線

CR:胞元區

CP:導電柱

DL1、DL2:介電層

DGS:虛設閘極堆疊結構

DVC:虛設通道柱

DVCH:虛設通道柱開孔

GL:閘極層

IL1、IL2、IL3:絕緣層

PT:電晶體

SCL:犧牲層

SCLH:水平開口

SL:源極線

SR:階梯區

T1、T2、T3、T4:塊元

T:溝渠

WL:字元線

圖1為依據本發明一實施例的三維記憶體元件的俯視示意圖。 圖2為圖1的區域C於X方向的側視圖。 圖3A為圖1的區域C從一視角觀察的立體示意圖。 圖3B為圖1沿切線A-A’的剖面示意圖。 圖4為依據本發明一實施例的三維記憶體元件的其中一塊元的電路示意圖。 圖5A至圖5H為依據本發明一實施例的三維記憶體的製造流程示意圖，其中圖5A至圖5H為圖1中沿切線A-A’的製造流程。 圖6A至圖6H為依據本發明一實施例的三維記憶體的製造流程示意圖，其中圖6A至圖6H為圖1中沿切線B-B’的製造流程。

10:三維記憶體元件

100:基底

110、114:導體層

130、132:通道柱

140a、140b:源極/汲極柱

142:絕緣柱

B1、B2、B3、B4:區塊

CR:胞元區

CP:導電柱

C:區域

DGS:虛設閘極堆疊結構

DL1、DL2:介電層

DVC:虛設通道柱

GL:閘極層

SCL:犧牲層

SR:階梯區

T1、T2、T3、T4:塊元

Claims (10)

1. 一種三維記憶體元件，包括多個塊元(tile)，每個所述塊元包括多個區塊(block)，每個所述區塊包括：閘極堆疊結構，設置於基底上且包括彼此電性絕緣的多個閘極層；導體層，設置於所述基底和所述閘極堆疊結構之間；多個第一環狀通道柱，設置於所述基底上且位在所述閘極堆疊結構中；多個源極/汲極柱，設置於所述基底上且每個所述第一環狀通道柱中配置有兩個所述源極/汲極柱，其中多個所述源極/汲極柱延伸至所述導體層中；以及多個電荷儲存結構，每個所述電荷儲存結構設置於對應的所述閘極層與對應的所述第一環狀通道柱之間，其中多個所述塊元中的一者的所述導體層與多個所述塊元中的另一者的所述導體層隔離開來。
2. 如請求項1所述的三維記憶體元件，其中相鄰的兩個所述塊元中的所述導體層彼此間隔開來。
3. 如請求項2所述的三維記憶體元件，其中在所述塊元內的多個所述區塊的所述導體層彼此間隔開來。
4. 如請求項1所述的三維記憶體元件，更包括：多個虛設閘極堆疊結構，設置於所述基底上且分別配置在每個所述塊元的多個所述區塊的排列方向上的相對兩側。
5. 如請求項4所述的三維記憶體元件，更包括： 多個虛設通道柱，分別位於對應的所述虛設閘極堆疊結構中並延伸至所述基底中，每個所述虛設通道柱包括第二環狀通道柱以及位於所述第二環狀通道柱中的導電柱，多個所述導體層中的至少一者通過對應的所述導電柱連接至位在所述基底中的驅動器。
6. 如請求項1所述的三維記憶體元件，其中多個所述第一環狀通道柱延伸至所述導體層中以和多個所述源極/汲極柱在所述導體層中構成多個底部寄生電晶體。
7. 一種三維記憶體元件的製造方法，包括：於基底上形成導體材料層；於所述導體材料層上形成堆疊結構，所述堆疊結構包括交替堆疊於所述基底上的多個絕緣材料層和多個犧牲材料層；於所述堆疊結構中形成多個第一環狀通道柱；於所述堆疊結構中形成多個源極/汲極柱，且每個所述第一環狀通道柱中配置有兩個所述源極/汲極柱；對所述堆疊結構進行圖案化製程，以形成貫穿所述堆疊結構和所述導體材料層的多個第一溝渠，多個所述第一溝渠界定出多個圖案化堆疊結構和多個導體層，每個所述圖案化堆疊結構包括交替堆疊於所述基底上的多個絕緣層和多個犧牲層，多個所述導體層位在所述基底和多個所述圖案化堆疊結構之間；移除多個所述犧牲層以於相鄰的兩個所述絕緣層之間形成水平開口；以及 於所述水平開口中依序形成電荷儲存結構和閘極層，所述電荷儲存結構形成於所述閘極層與對應的所述第一環狀通道柱之間。
8. 如請求項7所述的三維記憶體元件的製造方法，其中多個所述第一溝渠界定出多個塊元以及包含於每個所述塊元中的多個區塊，每個所述區塊包括所述圖案化堆疊結構和所述導體層，且在所述塊元內的多個所述區塊的所述導體層彼此間隔開來。
9. 如請求項7所述的三維記憶體元件的製造方法，其中多個所述第一溝渠界定出多個塊元，每個所述塊元包括多個所述圖案化堆疊結構和所述導體層，其中相鄰的兩個所述圖案化堆疊結構之間形成有第二溝渠，以在所述導體層上界定出多個區塊。
10. 如請求項7所述的三維記憶體元件的製造方法，更包括：形成位於所述圖案化堆疊結構和所述導體層中的虛設通道柱，其中所述虛設通道柱包括第二環狀通道柱以及位於所述第二環狀通道柱中的導電柱。

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