CN112534576B - 用于三维存储设备中的中心阶梯结构的底部选择栅极触点 - Google Patents

用于三维存储设备中的中心阶梯结构的底部选择栅极触点 Download PDF

Info

Publication number
CN112534576B
CN112534576B CN202080003598.3A CN202080003598A CN112534576B CN 112534576 B CN112534576 B CN 112534576B CN 202080003598 A CN202080003598 A CN 202080003598A CN 112534576 B CN112534576 B CN 112534576B
Authority
CN
China
Prior art keywords
dielectric
select gate
memory
layer
bottom select
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080003598.3A
Other languages
English (en)
Other versions
CN112534576A (zh
Inventor
J·郭
汤强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN112534576A publication Critical patent/CN112534576A/zh
Application granted granted Critical
Publication of CN112534576B publication Critical patent/CN112534576B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了一种三维(3D)存储设备及形成其的制造方法。3D存储设备可以包括交替的导体/电介质层叠层，设置在衬底上；第一阶梯结构和第二阶梯结构，形成在交替的导体/电介质层叠层中；阶梯电桥，在第一方向上延伸并且电连接第一阶梯结构和第二阶梯结构；及第一底部选择栅极段，由阶梯电桥覆盖或部分覆盖。第一底部选择栅极段可以包括在不同于第一方向的第二方向上延伸的延伸部分。

Description

用于三维存储设备中的中心阶梯结构的底部选择栅极触点
技术领域
本公开内容总体上涉及半导体技术领域，具体而言，涉及一种三维(3D)存储器的形成方法。
背景技术
随着存储设备缩小到较小的管芯尺寸以降低制造成本且增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
在3D NAND存储器中，存储单元可垂直堆叠以增加每单位面积的存储容量，其中可以从共享字线寻址存储单元。为了访问垂直堆叠的存储单元的字线，可在存储器阵列的一个或两个边缘处形成阶梯结构。然而，为了进一步增加3D NAND存储器的存储容量，已大大增加存储单元的数量和存储器阵列的大小。结果，存储器阵列中间的存储单元与字线末端处的电连接之间的距离增加，从而导致较大的寄生电阻和较慢的读/写速度。因此，需要改进3D NAND存储器中的阶梯结构以在不牺牲性能的情况下实现较高存储密度。
发明内容
本公开内容中描述了三维(3D)存储设备及其形成方法的实施例。
本公开内容的一个方面提供了一种三维(3D)存储设备，包括：设置在衬底上的交替的导体/电介质层叠层；形成在交替的导体/电介质层叠层中的第一阶梯结构和第二阶梯结构；在第一方向上延伸并且电连接第一阶梯结构和第二阶梯结构的阶梯电桥；以及由阶梯电桥覆盖或部分覆盖的第一底部选择栅极段，其中，第一底部选择栅极段包括在不同于第一方向的第二方向上延伸的延伸部分。
在一些实施例中，交替的导体/电介质层叠层包括在垂直方向上交替排列的多个导电层和电介质层；阶梯电桥被配置为分别将第一阶梯结构中的导电层与第二阶梯结构中的导电层电连接。
在一些实施例中，阶梯电桥包括多个导电层和电介质层对。
在一些实施例中，3D存储设备还包括接触第一底部选择栅极段的延伸部分的至少一个第一底部选择栅极触点。
在一些实施例中，3D存储设备还包括底部选择栅极切割结构，其将所述交替的导体/电介质层叠层的底部导电层分离成至少第一底部选择栅极段和第二底部选择栅极段；其中，底部选择栅极切割结构包括一个或多个非线性区段。
在一些实施例中，底部选择栅极切割结构将第二底部选择栅极段分离成第二底部选择栅极段的两个子部分；以及第二底部选择栅极段的两个子部分通过至少两个第二底部选择栅极触点和位于交替的导体/电介质层叠层上方的图案化导电层中的导电线彼此电连接。
在一些实施例中，底部选择栅极切割结构的非线性区段包括沿着第一方向延伸的第一直线部分和沿着第二方向延伸的第二直线部分。
在一些实施例中，阶梯电桥包括在第一方向上比底部长的顶部。
在一些实施例中，3D存储设备还包括垂直穿透交替的导体/电介质层叠层的多个存储器串，多个存储器串各自包括：中心的芯部填充膜；围绕芯部填充膜的沟道层；以及围绕沟道层的存储膜。
在一些实施例中，多个存储器串分布在第一阶梯结构和第二阶梯结构的相对侧上。
在一些实施例中，第一阶梯结构和第二阶梯结构位于3D存储设备的存储器阵列的中心。
本公开内容的另一方面提供了一种用于形成三维(3D)存储设备的方法，包括：在衬底上的至少一个底部电介质层对中形成至少一个底部选择栅极切割结构，其中，至少一个底部选择栅极切割结构包括一个或多个非线性区段；在至少一个底部电介质层对上形成交替的电介质叠层，其中，交替的电介质叠层包括在垂直方向上交替排列的多个电介质层和牺牲层；以及在交替的电介质叠层中形成第一电介质阶梯结构、第二电介质阶梯结构和电介质电桥，其中，第一电介质阶梯结构和第二电介质阶梯结构通过在第一方向上延伸的电介质电桥连接。
在一些实施例中，方法还包括：用多个导电层替换交替的电介质叠层和至少一个底部电介质层对中的牺牲层以形成交替的导体/电介质层叠层。
在一些实施例中，方法还包括：在交替的导体/电介质层叠层的导电层上形成多个触点结构；其中，交替的导体/电介质层叠层的底部导电层由至少一个底部选择栅极切割结构划分为第一底部选择栅极段和第二底部选择栅极段。
在一些实施例中，形成多个触点结构包括形成与第一底部选择栅极段的沿着不同于第一方向的第二方向延伸的延伸部分接触的至少一个第一底部选择栅极触点。
在一些实施例中，形成多个触点结构包括形成与第二底部选择栅极段的至少两个子部分接触的至少两个第二底部选择栅极触点。
在一些实施例中，方法还包括形成图案化导电层，图案化导电层包括通过至少两个第二底部选择栅极触点电连接第二底部选择栅极段的至少两个子部分的至少一条连接线。
在一些实施例中，方法还包括：形成垂直穿透交替的电介质叠层的多个存储器串，其中，多个存储器串各自包括：中心的芯部填充膜；围绕芯部填充膜的沟道层；以及围绕沟道层的存储膜。
在一些实施例中，形成多个存储器串包括在第一电介质阶梯结构和第二电介质阶梯结构的相对侧上形成多个存储器串。
在一些实施例中，形成第一阶梯结构和第二阶梯结构包括在交替的电介质叠层的中心位置形成第一阶梯结构和第二阶梯结构。
本领域技术人员根据本公开内容的说明书、权利要求书和附图可以理解本公开内容的其他方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性透视图。
图2示出了根据本公开内容的一些实施例的3D存储器管芯的区域的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储器阵列结构的一部分的示意性俯视图。
图4示出了根据本公开内容的一些实施例的示例性3D存储器结构的一部分的示意性俯视图。
图5示出了根据本公开内容的一些实施例的示例性3D存储器结构的一部分的俯视图。
图6示出了根据本公开内容的一些实施例的图5中的示例性3D存储器结构的一部分的透视图。
图7示出了根据本公开内容的一些实施例的示例性3D存储器结构的一部分的俯视图。
图8示出了根据本公开内容的一些实施例的示例性3D存储器结构的一部分的俯视图。
图9示出了根据本公开内容的一些实施例的用于形成3D存储器结构的示例性方法的流程图。
图10A和10B示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图10C示出了根据本公开内容的一些实施例的图10A和10B中的3D存储器结构的俯视图。
图11A和11B示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图12A示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图12B示出了根据本公开内容的一些实施例的图12A中的3D存储器结构的俯视图。
图13A示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图13B示出了根据本公开内容的一些实施例的图13A中的3D存储器结构的俯视图。
图14A和14B示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图14C示出了根据本公开内容的一些实施例的图14A和14B中的3D存储器结构的俯视图。
图15A示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图15B示出了根据本公开内容的一些实施例的图15A中的3D存储器结构的俯视图。
图16示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图17A示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
图17B示出了根据本公开内容的一些实施例的图17A中的3D存储器结构的俯视图。
图18示出了根据本公开内容的一些实施例的在特定过程步骤的3D存储器结构的截面图。
根据以下结合附图阐述的具体实施方式，本发明的特征和优点将详细描述中变得更加明显，在附图中，相同的附图标记始终标识对应的元件。在附图中，相似的附图标记通常表示相同的、功能上类似的和/或结构上类似的元件。元件首次出现的附图由相应附图标记中最左边的数字表示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或过程步骤中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”面和“底”面。除非另有说明，否则衬底的正面通常是形成半导体器件的位置，因此半导体器件形成在衬底的顶侧。底面与正面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何组的水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和触点层(其中形成有触点、互连线和/或垂直互连通路(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“级”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一级”，字线和下面的绝缘层可以一起被称为“一级”，具有基本相同高度的字线可以是被称为“一级字线”或类似的等。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
在本公开内容中，术语“水平的/水平地/横向的/横向地”表示标称上平行于衬底的侧表面，术语“垂直的”或“垂直地”表示标称上垂直于衬底的侧表面。
如本文所使用的，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，诸如NAND串)的三维(3D)半导体器件，使得存储器串相对于衬底在垂直方向上延伸。
图1示出了根据某个现有3D NAND存储器的示例性三维(3D)存储器阵列结构100的一部分的透视图。存储器阵列结构100包括衬底130、衬底130上方的绝缘膜131、绝缘膜131上方的一级底部选择栅极(BSG)132，以及堆叠在BSG 132的顶部上以形成交替的导电层与电介质层的膜叠层135的多级控制栅极133(也称为“字线”(WL))。为清晰起见，在图1中未示出邻近于控制栅极级的电介质层。
每一级的控制栅极由穿过膜叠层135的狭缝结构116-1和116-2隔开。存储器阵列结构100还包括在控制栅极133的叠层上方的一级顶部选择栅极(TSG)134。TSG 134、控制栅极133和BSG 132的叠层也称为“栅电极”。存储器阵列结构100在相邻BSG 132之间的部分衬底130中还包括存储器串112和掺杂的源极线区域144。每个存储器串112包括穿过绝缘膜131及交替的导电层和电介质层的膜叠层135延伸的沟道孔136。存储器串112还包括在沟道孔136的侧壁上的存储膜137，在存储膜137上方的沟道层138以及被沟道层138围绕的芯部填充膜139。存储单元140可以形成在控制栅极133和存储器串112的交叉处。在控制栅极133下方的沟道层138的一部分也称为存储单元140的沟道。存储器阵列结构100还包括在TSG114上方与存储器串112连接的多条位线(BL)141。存储器阵列结构100还包括穿过多个触点结构114与栅电极连接的多条金属互连线143。膜叠层135的边缘构造成阶梯形，以允许电连接到每一级栅电极。
为了在3D存储器中追求更高的存储容量，存储单元的数量和存储块的尺寸已经大大增加。结果，从每个存储块中间的存储单元到字线端部处的触点结构的距离也增加，导致更大的寄生电阻和更慢的读/写速度。为了解决这个问题，可以在每个存储块的中间区域中形成阶梯结构(SS)，其中，可以针对每组阶梯结构形成一组触点结构和金属互连线。然而，为了形成位于存储块的中间区域中的字线与位于外围区域中的字线驱动器电路之间的电连接，金属互连线的布局是复杂的，并且可能引起布线拥塞并增加制造成本。
在图1中，出于说明目的，示出了三级控制栅极133-1、133-2和133-3以及一级TSG134和一级BSG 132。在该示例中，每个存储器串112可以包括三个存储单元140-1、140-2和140-3，这三个存储单元分别对应于控制栅极133-1、133-2和133-3。控制栅极的数量和存储单元的数量可以超过三个，以增加存储容量。存储器阵列结构300还可以包括其他结构，例如，TSG切口结构、公共源极触点和虚设存储器串等。为了简单起见，图1中未示出这些结构。
不同于图1，在本公开内容所提供的3D NAND存储器中，阶梯结构还可配置在膜叠层135的非边缘位置中，例如位于膜叠层135的中心区域中或位于存储器阵列的中心区域中。所公开的中心阶梯结构方案可以提供减少的布线拥塞和更好的面积效率。因此，可以减少金属互连层的数量和制造成本。字线(WL)电阻器-电容器(RC)时间也可以减少以实现更快的性能。此外，使用阶梯电桥方案来实现具有优异面积效率的中心阶梯结构。另外，底部选择栅极(BSG)切割方案允许用于选定存储块中的未选定BSG的沟道提升，这可以减少读取干扰和所消耗的功率。
由于阶梯电桥需要覆盖所有字线级，因此它不能非常窄。阶梯电桥的增加的宽度还可以减少额外的电阻，这有益于阵列定时。然而，BSG层位于WL级的底部，并且取决于BSG切割结构的数量而可以被阶梯电桥部分地或完全地覆盖。在一些现有的制造方法中，BSG触点使用背面金属(例如，通过采用一个或多个金属层)形成，并且需要穿硅触点(TSC)处理。这涉及更高成本的更复杂的处理。因此，本公开内容引入BSG层的新颖图案化以产生用于正面BSG触点的足够空间。这种新颖的方法需要更少的处理步骤和更少的金属层。
图2以平面图示出了根据本公开内容的一些实施例的示例性三维(3D)存储设备200的示意图。3D存储设备200可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面201，每个存储平面可以包括多个存储块203。可以在每个存储平面201上进行相同且并发的操作。大小可以是兆字节(MB)的存储块203是执行擦除操作的最小大小。
如图2所示，示例性3D存储设备200包括四个存储平面201，并且每个存储平面201包括六个存储块203。在本公开内容中，存储块203还被称为“存储器阵列”或“阵列”。存储器阵列是存储设备中的核心区域，其执行存储功能。每个存储块203可以包括多个存储单元(例如，图1中的存储单元140-1、140-2和140-3)，其中，每个存储单元可以通过诸如位线和字线的互连来寻址。位线(BL)和字线(WL)可以垂直布置(例如，分别按行和列布置，如图1所示)，形成金属线的阵列。在图2中，位线和字线的方向被标记为“BL”和“WL”。
如上所述，为了在3D存储器中追求更高的存储容量，存储单元的数量和存储块203的尺寸已经大大增加。结果，从存储块203中间的存储单元到字线端部处的触点结构的距离也增加，导致更大的寄生电阻和更慢的读/写速度。为了解决这个问题，可以在存储块203的中间区域中形成阶梯结构(SS)210。如图2所示，两个阶梯结构(SS)210可以位于存储块203的中间区域中且沿着BL方向延伸。
在一些实施例中，触点结构可以包括在BL方向上夹在两个相邻存储块203之间并且沿着3D存储设备的WL方向延伸的一个或多个BL触点区260、在WL方向上夹在两个相邻存储块203之间并且沿着BL方向延伸的一个或多个WL触点区270、以及在BL方向上夹在两个相邻中心阶梯结构(SS)210之间的一个或多个底部选择栅极(BSG)触点区280。
3D存储设备200还包括外围区域205，即围绕存储平面201的区域。外围区域205包含许多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如，页缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。例如，在一些实施例中，3D存储设备200可以包括在外围区域205中成行排列的多个触点焊盘220。互连触点可以用于将3D存储设备200电互连到提供驱动电力、接收控制信号、传送响应信号等的任何合适设备和/或接口。
注意，图2中所示的3D存储设备200中的存储平面201的布置和每个存储平面201中的存储块203的布置仅用作示例，其不限制本公开内容的范围。
图3示出了包括3D存储设备的示例性BL触点区域260的图2中所示的区域230的放大平面图。图4示出了包括3D存储设备的示例性WL触点区域270的图2中所示的区域240的放大平面图。图5、7和8示出了根据本公开内容的各种实施例的3D存储设备的包括示例性BSG触点区域280的图2中所示的区域250的示例性配置的放大平面图。图6示出如图5中所示的示例性三维(3D)存储器阵列结构500的一部分的透视图。
参考图3，示出了根据本公开内容的一些实施例的包括3D存储设备的示例性BL触点区域的图2中所示的区域230的放大平面图。3D存储设备的区域300(即，如图2中所示的区域230)可以包括两个沟道结构区域310(例如，在BL方向上的相邻存储块203)和BL触点区域233(例如，如图2中所示的BL触点区域260)。
沟道结构区域310可以包括沟道结构312的阵列，每个沟道结构是包括多个堆叠的存储单元的NAND串的一部分。沟道结构312延伸穿过多个导电层和电介质层对，所述导电层和电介质层对沿着垂直于平面图的方向排列，该方向也被称为垂直于3D存储设备的衬底表面的方向和/或“垂直方向”。
多个导体/电介质层对在本文中也称为“交替的导体/电介质叠层”。交替的导体/电介质叠层中的导体/电介质层对的数量(例如，32、64、96或128)可以设置3D存储设备300中的存储单元的数量。交替的导体/电介质叠层中的导电层和电介质层在垂直方向上交替。即，除了在交替的导体/电介质叠层的顶部或底部处的那些之外，每个导电层可以由两侧上的两个电介质层邻接，并且每个电介质层可以由两侧上的两个导电层邻接。导电层可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。电介质层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导电层包括金属层，例如W，而电介质层包括氧化硅。
在一些实施例中，BL触点区域333可以在BL方向上夹在两个相邻沟道结构区域310之间，并且可以在WL方向上延伸。BL触点区域333可以由阻挡结构324结合3D存储设备的BL触点区域333的边缘来限定。多个触点结构326可以形成在BL触点区域333中，BL触点区域被阻挡结构324和BL触点区域333的边缘横向包围。在一些实施例中，BL触点区域333中的多个触点结构326可以穿透交替的电介质叠层，用于开关布线并用于减小位线电容。
交替的电介质叠层可以包括沿着垂直于3D存储设备的衬底表面的垂直方向排列的多个电介质层对。每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，第一电介质层和第二电介质层各自包括氮化硅和氧化硅。交替的电介质叠层中的第一电介质层可与上文所述的交替的导体/电介质叠层中的电介质层相同。在一些实施例中，交替的电介质叠层中的电介质层对的数量与交替的导体/电介质叠层中的导体/电介质层对在垂直方向上的数量相同。
如图3中所示，每个沟道结构区域310可以包括各自在WL方向上延伸的一个或多个狭缝结构314。至少一些狭缝结构314可以用作沟道结构区域310中的沟道结构312的阵列的公共源极触点。缝隙结构314还可以将3D存储设备分为多个存储器指状物342和/或虚设存储器指状物346。在一些实施例中，每个存储器指状物342可以共享下文将详细描述的底部选择栅极(BSG)。顶部选择栅极(TSG)切割结构355可以设置在每个存储器指状物342的中间以将每个存储器指状物342的顶部选择栅极(TSG)分为两个部分。顶部选择栅极切割结构355可以在上部交替的电介质叠层中延伸，并可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，在沟道结构区域310的一部分中，例如在BL方向上与BL触点区域333相邻的虚设存储器指状物346中，形成虚设沟道结构322。虚设沟道结构322可以为存储器阵列结构提供机械支撑。虚设存储器指状物346不具有存储功能，因此在虚设存储器指状物346中不形成位线和相关互连线。
参考图4，示出了根据本公开内容的一些实施例的包括3D存储设备的示例性WL触点区域的图2中所示的区域240的放大平面图。3D存储设备的区域400(即，如图2中所示的区域240)可以包括沟道结构区域420、WL触点区域472(例如，如图2中所示的WL触点区域270)和顶部选择栅极(TSG)阶梯区域430。
如图4所示，沟道结构区域420可以包括沟道结构412的阵列，每个沟道结构包括多个堆叠的存储单元。TSG阶梯区域430可以设置在沟道结构区域420的侧面上并且在平面图中与WL触点区域472相邻。即，WL触点区域472在WL方向上夹在两个TSG阶梯区域430之间。WL触点区域472可以由阻挡结构424限定。用于开关布线并用于减小字线电容的多个触点结构426可以形成在WL触点区域472中，WL触点区域被阻挡结构424横向包围。
在一些实施例中，虚设沟道结构422形成在WL触点区域472外部，以提供对存储器阵列结构的机械支撑。应当理解，虚设沟道结构422可以形成在WL触点区域472外部的任何区域中，例如，在TSG阶梯区域430中，并且沿着与TSG阶梯区域430相邻的沟道结构区域420的边缘。应注意，沟道结构412和虚设沟道结构422穿透交替的导体/电介质叠层，而触点结构426穿透交替的电介质叠层。
在一些实施例中，各自在WL方向上延伸的多个狭缝结构414可以将3D存储设备分成多个存储器指状物442。至少一些狭缝结构414可以用作沟道结构区域420中的沟道结构412的阵列的公共源极触点。狭缝结构414的侧壁可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。狭缝结构414的填充材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。
顶部选择栅极切割结构455可以设置在每个存储器指状物442的中间以将存储器指状物的顶部选择栅极(TSG)分成两个部分。顶部选择栅极切口455可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，WL触点区域472可以在WL方向上夹在两个相邻的TSG阶梯区域430之间，并且可以在BL方向上延伸。WL触点区域472可以由阻挡结构474结合3D存储设备的WL触点区域472的边缘来限定。多个触点结构476可以形成在WL触点区域472中，WL触点区域被阻挡结构474和WL触点区域472的边缘横向包围。在一些实施例中，WL触点区域472中的多个触点结构476可以穿透交替的电介质叠层，用于开关布线并用于减小字线电容。
应注意，BL方向上的阻挡结构474可以穿过狭缝结构414。这样，存储器指状物442中的沟道结构区域420中的导电层可以被阻挡结构474电阻挡。因此，WL触点区域472两侧上的存储器指状物442中的两个沟道结构区域420之间的沟道结构412的顶部选择栅极(TSG)不通过交替的导体/电介质叠层中的顶部导电层互连。为了在WL触点区域472的两侧上的每个存储器指状物442中的两个沟道结构区域420之间互连沟道结构412的顶部选择栅极，TSG阶梯区域430可以包括形成在阶梯结构上(例如，在顶部二到四层内)的一条或多条导电线(图4中未示出)，用于与每个存储器指状物442中的由WL触点区域472隔开的两个沟道结构区域420之间的沟道结构412的顶部选择栅极(TSG)进行电互连。
例如，被WL触点区域472切断的狭缝结构414可以延伸到TSG阶梯区域430中。交替的导体/电介质叠层中的顶部两个导电层可以具有单侧阶梯结构。具有触点的一个或多个互连层可以形成在单侧阶梯结构上，以提供由WL触点区域472隔开的沟道结构区域420中和存储器指状物442中的沟道结构412的顶部选择栅极之间的电互连。
参考图5，示出了根据本公开内容的一些实施例的包括3D存储设备的示例性BSG触点区域的图2中所示的区域250的放大平面图。图6示出了根据本公开内容的一些实施例的如图5所示的3D存储设备的区域的透视图。
如图5所示，3D存储设备的区域500(即，如图2所示的区域250)可以包括沟道结构区域520、阶梯电桥区域510、中心阶梯区域530和至少一个底部选择栅极(BSG)触点区域580。
在一些实施例中，3D存储器结构500的至少两个中心阶梯区域530可以被布置在存储块203的中间，如图2、5和6所示。多个阶梯533可以沿WL方向排列，每个阶梯533沿BL方向延伸。沟道结构区域520可以沿BL方向布置在中心阶梯区域530的两侧。阶梯电桥区域510可以沿WL方向布置在中心阶梯区域530的一侧。至少一个BSG触点区域580可以在WL方向上夹在至少两个中心阶梯区域530之间。
参考图6，3D存储器结构600包括衬底610和交替的导体/电介质叠层620，该叠层包括设置在衬底610上的多个交替的导电层和电介质层。在一些实施例中，衬底610可提供用于形成后续结构的平台。在一些实施例中，在垂直方向(例如，与衬底610的正面612正交的z方向)上形成后续结构。在图6中，x和y方向沿着平行于衬底600的正面612的平面，并且平行于相应的WL和BL方向。
在一些实施例中，衬底610可以是具有任何合适的半导体材料的任何合适的半导体衬底，所述半导体材料例如单晶、多晶或单晶半导体。例如，衬底610可以包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、III-V族化合物或其任何组合。在一些实施例中，衬底610可以包括形成在处理晶圆上的半导体材料层，例如玻璃、塑料或另一半导体衬底。
在本文中，衬底1010的正面612也称为衬底610的“主表面”或“顶面”。材料层可以设置在衬底610的正面612上。“最顶”或“上”层是最远离或更远离衬底610的正面612的层。“最底”或“下”层是最靠近或更靠近衬底600的正面612的层。
在一些实施例中，交替的导体/电介质叠层620包括彼此垂直交替堆叠的多个导电层623和电介质层625。交替的导体/电介质叠层620可以在平行于衬底610的正面612的横向方向上延伸，而导电层623和电介质层625可以在垂直方向上交替。即，除了在交替的导体/电介质叠层620的底部处的一个之外，每个导电层623可以夹在两个电介质层625之间，而每个电介质层625可以夹在两个导电层623之间。导电层623可以各自具有相同厚度或具有不同厚度。类似地，电介质层625可以各自具有相同厚度或具有不同厚度。在一些实施例中，导电层623可以包括导体材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层625可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，电介质层625还可以包括高k介电材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。
在一些实施例中，电介质层625可以具有相同的厚度或具有不同的厚度。电介质层625的示例厚度可以在10nm至500nm的范围内，优选地为约25nm。类似地，导电层623可以具有相同的厚度或具有不同的厚度。导电层623的示例厚度可以在从10nm到500nm的范围内，优选地为约35nm。在一些实施例中，底部导电层680可以具有较大厚度，并可以用作一个或多个底部选择栅极(BSG)。在一些实施例中，顶部几个导电层可用作顶部选择栅极(TSG)。应了解，图6中的导电层623和电介质层625的数量仅用于说明性目的，交替的导体/电介质叠层620中可以包括任何合适数量的层。在一些实施例中，交替的导体/电介质叠层620可以包括除导电层623和电介质层625之外的层，并且可以由不同材料制成和/或具有不同厚度。
在一些实施例中，3D存储器结构500(图5中)或600(图6中)还可以包括垂直堆叠为存储器串632(也称为沟道结构，例如图3和4中的沟道结构312、412)的多个存储单元640，类似于图1中的存储单元140和存储器串112。如图6所示，存储器串632延伸穿过交替的导体/电介质叠层620，其中，每个存储器串632可以包括芯部填充膜639、沟道层638和存储膜637。沟道结构632的中心可以是芯部填充膜639。沟道层638围绕芯部填充膜639，并且存储膜637围绕沟道层638。在一些实施例中，沟道层638包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜637是包括隧穿层、存储层(也称为“电荷陷阱/存储层”)和隧穿阻挡层的复合层。每个存储器串632可以具有圆柱形状(例如，柱形)。在一些实施例中，沟道层638、隧穿层、存储层和隧穿阻挡层可以沿着从柱的中心朝向外表面的方向依次排列。隧穿层可以包括氧化硅、氮化硅或其任何组合。隧穿阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜637包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的隧穿阻挡层)。
在一些实施例中，导电层623可以充当存储单元340的控制栅极或字线。如上文所描述，底部导电层680可以包括一个或多个底部选择栅极(BSG)，而顶部一个或多个导电层685可以包括一个或多个顶部选择栅极(TSG)。如此，每个存储器串632可以包括在存储器串632的下端(即，源极端子)处的底部选择栅极(例如，源极选择栅极)和在存储器串632的上端(即，漏极端子)处的顶部选择栅极(例如，漏极选择栅极)。如本文所使用，部件(例如，存储器串632)的“上端”是在垂直方向上更远离衬底610的端部，而部件(例如，存储器串632)的“下端”是在垂直方向上更靠近衬底610的端部。
在一些实施例中，3D存储器结构500(图5中)或600(图6中)可以包括如图5中所示的中心阶梯区域530中的多个阶梯533，其中，每个导电层623在水平x方向上以不同长度终止，如图6中所示。在一些实施例中，中心阶梯区域530可以设置在存储器阵列内的任何位置。在一些实施例中，两个或更多个中心阶梯区域530可以设置在存储块203的内部部分中。在一个示例中，两个或更多个中心阶梯结构210(图2中)可以放置在存储块203的中心。在一些实施例中，沟道结构区域520中的存储器串(例如，沟道结构)512(图5中)、632(图6中)可以沿着BL方向分布在两个或更多个中心阶梯区域530的相对侧上。
在一些实施例中，两个或更多个阶梯区域530可以包括在WL方向上彼此面对的两组或更多组阶梯533。在一些实施例中，多个阶梯触点538可分别形成在每个阶梯533中的导电层623上。应注意，可以以任意适当的方式设计多个阶梯触点538的布置，以实现多条字线的电连接。在如图6中所示的一个示例中，阶梯触点538可以与左侧中心阶梯区域530中的奇数字线电接触，并可以与右侧中心阶梯区域530中的偶数字线电接触。结果，不同字线上的阶梯触点538之间的最小间隔可以增加(例如，加倍)。因此，可以增加阶梯触点538的工艺窗口，并且可以提高制造产量。注意，每个中心阶梯区域530可以包括任何合适数量的阶梯533和阶梯触点538。如图5和图6所示的阶梯533和阶梯触点538的布置和数量仅用于说明性目的，而不限制本公开内容的范围。
在一些实施例中，3D存储器结构500(图5中)或600(图6中)还包括阶梯电桥510，其沿着平行于字线的WL方向延伸(例如，导电层623)。在WL方向上，阶梯电桥510在顶部较长而在底部较短，其中，顶部和底部相对于距衬底610的距离是垂直的(在z方向上)。阶梯电桥510在BL方向上具有小于存储器指状物546的宽度的宽度w。阶梯电桥510可以连接两个或更多个中心阶梯区域530之间的对应字线(例如，导电层623)。例如，由同一导电层632形成的不同中心阶梯区域530中的字线可以通过阶梯电桥510中的对应导电层电连接。因此，对于每个中心阶梯区域530，仅需要具有一组互连金属线的一组字线驱动器来寻址每条字线，其中，每条字线可以电连接到在任何一个中心阶梯区域530中的至少一个阶梯触点(或“WL触点结构”)538。
在一些实施例中，阶梯电桥510可以形成在交替的导体/电介质叠层620中，并且可以包括多个导电层623和电介质层625。在该示例中，阶梯电桥510可以垂直地设置在阶梯533上，其中，阶梯电桥510的底部可以与底部选择栅极586接触。在一些实施例中，阶梯电桥510仅连接中心阶梯区域530之间的字线623。在一些实施例中，阶梯电桥510还可以连接中心阶梯区域530之间的顶部选择栅极685。
在不同于图6所示的示例的一些其他实施例中，阶梯电桥510可以包括不同于导电层623的导电材料。在不同于图6所示的示例的一些其他实施例中，阶梯电桥510可以包括不同于导电层623的厚度。在一些实施例中，阶梯电桥510可以具有比存储器指546的宽度小的宽度w。
阶梯电桥510可以设置在相邻的中心阶梯区域530之间的任何合适的位置。图5和6示出了阶梯电桥510设置在存储器指状物546上或存储块203的边缘附近的配置。在图中未示出的一些其他实施例中，阶梯电桥510可以设置在另一个存储器指状物中，例如，在存储器指状物544或542中。
在一些实施例中，3D存储器结构500(图5中)或600(图6中)进一步包括多个底部选择栅极(BSG)切割结构595(图5中)，其可以将底部导电层680分离成彼此电隔离的多个底部选择栅极段(例如，图5、6中的582、584、586，也称为后选择栅极)。BSG切割结构595可以包括用于电绝缘目的任何适当的介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
通过引入BSG切割结构595，3D存储设备的存储块(例如，图2中的存储块203和图5中的存储器结构500)可以由于BSG段与相邻电介质层之间的减小的寄生电容和耦合效应而具有改进的底部选择晶体管(BST)。此外，划分的BSG段允许擦除特定子块而不是整个存储块103。因此，可以显著地减少擦除时间和数据传输时间，并且还可以提高数据存储效率。
为了减小电阻，在一些实施例中，不能将阶梯电桥510的宽度w设计得太小。然而，接近存储块(例如，存储块546)的宽度的阶梯电桥510的较宽宽度w可能导致一个或多个BSG段(例如，存储器指状物546中的BSG段566)的大部分区域被阶梯电桥510覆盖，从而导致用于在一个或多个BSG段上形成BSG触点的小工艺窗口。为了解决这个问题，本公开内容提供了新的设计方案来修改BSG段的形状，以允许用于形成BSG触点的足够的工艺窗口，如下面详细描述的。
参考图5和6，BSG切割结构595可以将底部导电层680(图6中)分为多个底部选择栅极(例如，BSG段582、584、586)。在如图5所示的一些实施例中，BSG切割结构595可以与狭缝结构514的位置一致地定位。在图中未示出的一些其他实施例中，BSG切割结构595可以位于与狭缝结构514不同的位置。在一些实施例中，BSG切割结构595可以沿着WL方向在沟道结构区域520和中心阶梯区域530中延伸，并且可以在至少一个底部选择栅极(BSG)触点区域580中包括一个或多个非线性区段。注意，BSG切割结构595的一个或多个非线性区段可以包括如图5所示的沿着不同方向(例如，WL方向和BL方向)延伸的一个或多个直线部分，或者一个或多个弯曲部分(未示出)，或者任何其它适当的非线性部分。
通过引入BSG切割结构595的一个或多个非线性区段，BSG段582、584、586中的每一个可以在BSG触点区域280中具有足够的触点区域，以用于构造一个或多个BSG触点。例如，被阶梯电桥510部分覆盖的BSG段586可以包括BL方向上没有被阶梯电桥510覆盖的延伸区域，从而提供用于构造一个或多个BSG触点566的足够的触点区域。因此，阶梯电桥510的宽度w可以增加到接近存储器指状物546的宽度以确保两个中心阶梯区域530上的字线之间的减小的电阻和更好的电连接。
类似于图3和图4，在一些实施例中，3D存储器结构500还可以包括一个或多个顶部选择栅极(TSG)切割结构555，如图5中所示。TSG切割结构555可以设置在每个存储器指状物的中间以将存储器指状物的顶部选择栅极(TSG)分为两个部分。顶部选择栅极切割结构555可以包括用于电绝缘目的任何合适的介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，3D存储器结构500(图5中)或600(图6中)还包括多个触点结构，包括在中心阶梯区域530中的阶梯触点538(例如，字线触点、TSG触点)和在一个或多个BSG触点区域580中的BSG触点566、564、562。顶部选择栅极、字线和底部选择栅极可以与多个触点结构538、562、564、566电连接。通过触点结构538、562、564、566，在后段制程形成的金属互连线可以电连接到每个导电层623、680、685。因此，通过使用中心阶梯结构，3D NAND存储器中的每个存储单元可以由对应的字线控制以执行读取、写入或擦除操作。在一些实施例中，触点结构可以包括任何合适的导电材料，例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或其任何组合。
注意，图6中的3D存储器结构600可以包括覆盖一个或多个中心阶梯区域530和一个或多个BSG触点区域580的绝缘结构(为了简单起见在图6中省略)。绝缘结构可以包括任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、SiOCN或其任何组合。中心阶梯区域530中的阶梯触点538(例如，字线触点、TSG触点)，以及BSG触点566、564、562可以穿透绝缘结构以分别接触对应的导电层。
仅为了说明的目的，图5示出了两个BSG切割结构595和三个BSG段582、584、586。应注意，BSG切割结构和BSG段可以具有任何合适的数量和任何合适的形状，这在本公开内容中不受限制。此外，仅为了说明目的和简单，图5示出了连接到BSG段586的四个BSG触点566、连接到BSG段584的四个BSG触点564、以及连接到BSG段582的六个BSG触点562，而图6示出了连接到BSG段586的一个BSG触点566、连接到BSG段584的一个BSG触点564、以及连接到BSG段582的一个BSG触点562。应注意，BSG触点可以具有任何合适的数量并且可以被布置在任何合适的位置处，这在本公开内容中不受限制。
图7和8示出了根据本公开内容的一些其他实施例的包括3D存储设备的示例性BSG触点区域280的图2中所示的示例性区域250的放大平面图。
与图5所示的3D存储器结构500相比，图7所示的3D存储器结构700可以具有不同设计的BSG切割结构795。具体而言，BSG切割结构795可以将BSG段沿着WL方向分为分离的子部分。例如，存储器指状物544中的BSG段784L和784R被BSG切割结构795分离为两个子部分，而BSG段786的延伸部分夹在BSG段784的两个子部分784L和784R之间。在这种设计中，在3D存储器结构500上方形成的图案化导电层(图7中未示出)中的导线可以用于电连接到BSG段784的两个子部分784L和784R。
参考图8，3D存储器结构800可以包括六个存储器子指状物841-846。相邻狭缝结构814或816之间的每个存储器指状物可以包括由TSG切割结构(图8中未示出)界定的两个子指状物。阶梯电桥810的宽度可以大于存储器子指状物841的宽度。在这样的示例中，BSG切割结构895可以沿着WL方向将多个BSG段分为分离的子部分。例如，存储器指状物842中的BSG段882被BSG切割结构895分离为子部分882L和882R，并且存储器指状物843中的BSG段883也被BSG切割结构895分离为子部分883L和883R。BSG段881的延伸部分夹在BSG段882的两个子部分882L和882R之间，BSG段882的两个子部分882L和882R夹在BSG段883的两个子部分883L和883R之间。应注意，狭缝结构814包括开口，该开口允许BSG段881和882的延伸部分延伸到存储器子指状物843中。在这样的设计中，在3D存储器结构500上方形成的图案化导电层(图8中未示出)中的导线可以用于分别在BSG段882的两个子部分882L和882R之间以及在BSG段883的两个子部分883L和883R之间电连接。
图9示出了根据本公开内容的一些实施例的用于形成所公开的3D存储器结构的示例性制造过程900。应当理解，制造过程900中所示的过程步骤不是详尽无遗的，并且在任何所示过程步骤之前、之后或之间也可以执行其它过程步骤。在一些实施例中，可以省略示例性制造过程900的一些过程步骤或可以包括为简单起见此处未描述的其他过程步骤。在一些实施例中，可以以不同顺序和/或变化来执行制造过程900的过程步骤。
图10A-10C、11A-11B、12A-12B、13A-13B、14A-14C、15A-15B、16、17A-17B和18是根据本公开内容的一些实施例的3D存储设备在各个过程步骤的截面图或俯视图。
如图9所示，制造过程900开始于过程步骤S910，其中，可以在衬底1010上的底部电介质层对1029中形成一个或多个底部选择栅极(BSG)切割结构1033。图10A和10B分别示出了根据本公开内容的一些实施例的示例性结构1000沿x方向和y方向的截面图。图10C示出了结构1000的俯视图。
图10A和10B中的横截面沿着BB'和AA'线。x方向和y方向沿着WL方向和BL方向，如图1-8所示。结构1000包括设置在衬底1010上的底部电介质层对1029。底部电介质层对1029包括电介质层1021(也称为第一电介质层)和不同于电介质层1021的牺牲层1023(也称为第二电介质层)。
电介质层1021可以类似于上文参考图6所论述的电介质层。在一些实施例中，电介质层1021包括任何合适的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或具有F-、C-、N-和/或H-结合的氧化硅。电介质层1021也可以包括高k介电材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，电介质层1021可以是上述材料的任何组合。
在衬底1010上形成电介质层1021可以包括任何合适的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其它合适的沉积方法和/或其组合。
在一些实施例中，牺牲层1023包括不同于电介质层1021的任何合适的材料，并且可以相对于电介质层1021选择性地去除。例如，牺牲层1023可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅及其任何组合。在一些实施例中，牺牲层1023还包括非晶半导体材料，例如非晶硅或非晶锗。牺牲层1023可以使用与电介质层1021类似的技术来设置，例如CVD、PVD、ALD、热氧化或氮化，或其任何组合。
在一些实施例中，电介质层1021可以是氧化硅，牺牲层1023可以是氮化硅。电介质层1021和牺牲层1023的厚度范围可以在10nm至500nm的范围内。
在一些实施例中，一个或多个BSG切割结构1033可以形成在电介质层对1029中，垂直地延伸到衬底1010中。BSG切割结构1033可以具有范围从50nm到500nm的宽度t1。形成BSG切割结构1033包括但不限于在电介质层对1029中形成延伸到衬底1010中的一个或多个沟槽，以及用绝缘材料填充一个或多个沟槽，所述绝缘材料例如为氧化硅、氮化硅、氮氧化硅、SiOCN或其任何组合。在一些实施例中，形成BSG切割结构1033还包括使用化学机械抛光(CMP)形成共面表面。
在一些实施例中，外围器件(未示出)可以形成在衬底1010的正面上的外围区域205(图2中)中。在一些实施例中，有源器件区域(未示出)也可以形成在衬底1010的正面上的存储块203(图2中)中。在一些实施例中，衬底1010还可以包括在正面上的绝缘膜(图10A和10B中未示出)。绝缘膜可以由与电介质层对1029相同或不同的材料制成。
外围器件可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。外围器件可以用于支持存储器核心的存储功能的数字、模拟和/或混合信号电路的设计中，例如行列解码器、驱动器、页缓冲器、读出放大器、定时和控制。
存储块中的有源器件区域被隔离结构(例如浅沟槽隔离)所包围。根据存储块中阵列器件的功能，可在有源器件区域中形成掺杂区域，例如p型掺杂阱和/或n型掺杂阱。
如图10C所示，在一些实施例中，3D存储设备的结构1000可以包括一个或多个沟道结构区域1042、一个或多个中心阶梯区域1046、至少一个阶梯电桥区域1044和至少一个BSG触点区域1048。在一些实施例中，沟道结构区域1042可沿x方向布置在中心阶梯区域1046的相对侧上。阶梯电桥区域1044可以在y方向上布置在中心阶梯区域1046的一侧上。BSG触点区域1048可以沿着x方向夹在中心阶梯区域1046之间。沟道结构区域1042可以用于在随后的过程中形成存储器串。中心阶梯区域1046可以用于在随后的过程中形成阶梯结构。阶梯电桥区域1044可以用于在随后的过程中形成阶梯电桥结构。BSG触点区域1048可以用于在随后的过程中形成BSG触点。
BSG切割结构1033可以将底部电介质层对1029中的牺牲层1023分离成多个牺牲层段，这些牺牲层段对应于将在随后的过程中形成的多个BSG段(例如，如图5所示的BSG段582、584、586)。在如图10所示的一些实施例中，BSG切割结构1033可以在沟道结构区域1042和中心阶梯区域1046中沿着x方向延伸，并且可以在至少一个底部选择栅极(BSG)触点区域1048中包括一个或多个非线性区段。应注意，BSG切割结构1033的一个或多个非线性区段可以包括如图10C所示的沿着不同方向(例如，x方向和y方向)延伸的一个或多个直线部分，或者一个或多个弯曲部分(未示出)，或者任何其他合适的非线性部分。
应注意，每个存储块(例如，图2中的存储块203)可以包括任何合适数量的BSG切割结构1033。BSG切割结构1033的设计可以包括任何合适的图案和/或形状，以将底部电介质层对1029中的牺牲层1023分成多个牺牲层段。在一个示例中，图10C示出了两个BSG切割结构1033，且两个BSG切割结构1033的图案与如图5和6中所示的两个BSG切割结构595的图案相同。在一些其它示例中，BSG切割结构1033的数量和图案也可分别参考如图7和8中所示的BSG切割结构795和895。图中所示的BSG切割结构的数量和图案仅用于说明性目的，而不限制本公开内容的范围。
返回参考图9，方法可以进行到步骤S920，其中，可以在衬底1010上设置多个电介质层对1129，以形成交替的电介质叠层1164。图11A和11B分别示出了根据本公开内容的一些实施例的示例性结构1100沿x和y方向的截面图。交替的电介质叠层1164在平行于衬底1010的正面的横向方向上延伸。电介质层1021和牺牲层1023可以在交替的电介质叠层1164中彼此垂直交替堆叠。即，每个牺牲层1023可以夹在两个电介质层1021之间，且每个电介质层1021可以夹在两个牺牲层1023之间(除了最底层和最顶层之外)。
交替的电介质叠层1164的形成可以包括将电介质层1021设置为各自具有相同的厚度或具有不同的厚度。电介质层1021的示例厚度可以在10nm至500nm的范围内，优选地为约25nm。类似地，牺牲层1023可以各自具有相同的厚度或具有不同的厚度。牺牲层1023的示例厚度可以在10nm至500nm的范围内，优选地为约35nm。应当理解，图11中的电介质层对1129的数量仅用于说明性目的，交替的电介质叠层1164中可以包括任何合适数量的层。
在一些实施例中，交替的电介质叠层1164可以包括除了电介质层1021和牺牲层1023之外的层，并且可由不同材料制成和/或具有不同厚度。
返回参考图9，方法900可以进行到步骤S930，其中，可以在交替的电介质叠层1164的上部部分中形成一个或多个顶部选择栅极(TSG)切割结构1222。图12A示出了根据本公开内容的一些实施例的示例性结构1200沿y方向的截面图。图12B示出了结构1200的俯视图，其中，图12A中的横截面沿着图12B中的线AA'。在一些实施例中，一个或多个TSG切割结构1222可以垂直延伸穿过一个或多个电介质层对1129。TSG切割结构1222可以在x方向上横向延伸，其宽度t2在50nm至500nm的范围内。形成TSG切割结构1222包括但不限于在交替的电介质叠层1164的上部部分中的一个或多个电介质层对1129中形成一个或多个沟槽，以及用绝缘材料填充一个或多个沟槽，所述绝缘材料诸如氧化硅、氮化硅、氮氧化硅、SiOCN或其任何组合。在一些实施例中，形成TSG切割结构1222还包括使用化学机械抛光(CMP)形成共面表面。
返回参考图9，方法900可以进行到步骤S940，其中，可以在阶梯电桥区域1044中的交替的电介质叠层1164上设置硬掩模1378。图13A示出了在过程步骤S940处的示例性结构1300的截面图，其中，图13B示出了结构1300的俯视图。图13A中的横截面图在沿着线CC'的y方向上。
在一些实施例中，硬掩模1378可以包括介电材料，例如氧化硅、氮氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅、多晶硅、高k介电材料或其任何组合。硬掩模1378可以用于在随后的步骤中形成阶梯电桥。硬掩模1378可以限定阶梯电桥的宽度和长度。硬掩模1378可以包括足够大的厚度，以在后续蚀刻工艺期间保护下面的交替的电介质叠层1164。可以通过使用CVD、ALD、PVD、热氧化或氮化、蒸发、溅射、旋涂或任何合适的薄膜沉积工艺来将硬掩模1378设置在交替的电介质叠层1164上。然后可以使用光刻工艺和诸如反应离子蚀刻(RIE)的蚀刻工艺来图案化硬掩模。
返回参考图9，方法900可以进行到步骤S950，其中，可以分别在两个中心阶梯区域1046中形成第一电介质阶梯结构1470和第二电介质阶梯结构1472，其中，第一和第二电介质阶梯结构可以通过电介质电桥1478连接。图14A和14B分别示出了根据本公开内容的一些实施例的示例性结构1400沿x和y方向的截面图。图14C示出了结构1400的俯视图，其中，图14A和14B中的截面沿着线BB'和线CC'。在一些实施例中，阶梯区域210可以设置在交替的电介质叠层1164的中间。
在第一电介质阶梯结构1470和第二电介质阶梯结构1472中，阶梯1476(也称为“阶梯梯级”或“阶梯层”)指的是在平行于衬底1010的正面的表面中具有相同横向尺寸的层堆叠。每个阶梯1476终止于比下面的阶梯更短的长度。在一些实施例中，每个阶梯1476包括一个电介质层对1129。在一些实施例中，每个阶梯1476可以包括两个或更多个电介质层对1129。
第一电介质阶梯1470和第二电介质阶梯1472可以通过使用图案化掩模(未示出)在交替的电介质叠层1164上应用重复的蚀刻修整工艺来形成。在一些实施例中，图案化掩模可以包括光致抗蚀剂或碳基聚合物材料。在一些实施例中，图案化掩模还可以包括硬掩模，例如氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅、多晶硅或其任何组合。
蚀刻修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除具有暴露表面的每个阶梯1476的一部分。或者被上层阶梯梯级覆盖或者被图案化掩模覆盖的每个阶梯1476的剩余部分不被蚀刻。蚀刻深度是阶梯1476的厚度。在一些实施例中，阶梯1476的厚度是一个电介质层对1129的厚度。用于电介质层1021的蚀刻工艺可以具有高于牺牲层1023的选择性，和/或反之亦然。因此，下面的电介质层对1129可以用作蚀刻停止层。通过切换每层的蚀刻工艺，可以在一个蚀刻循环期间蚀刻阶梯1476。结果，在每个蚀刻修整循环期间形成一个阶梯1476。
在一些实施例中，可以使用各向异性蚀刻(例如反应离子蚀刻(RIE))或其它干法蚀刻工艺来蚀刻阶梯1476。在一些实施例中，电介质层1021是氧化硅。在该示例中，氧化硅的蚀刻可以包括使用氟基气体的RIE，例如，碳-氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其它合适的气体。在一些实施例中，氧化硅层可以通过湿化学物质去除，例如氢氟酸或氢氟酸和乙二醇的混合物。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，牺牲层1023是氮化硅。在该示例中，氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用于去除单层堆叠的方法和蚀刻剂不应受本公开内容的实施例限制。
修整工艺包括在图案化掩模上应用合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得可以将图案化掩模横向拉回。横向拉回尺寸确定第一电介质阶梯结构1470和第二电介质阶梯结构1472的每个阶梯的横向尺寸。在图案化掩模修整之后，暴露了最顶部阶梯1476的一部分，而最顶部阶梯1476的另一部分保持被图案化掩模覆盖。蚀刻修整工艺的下一循环从蚀刻工艺重新开始。
在一些实施例中，图案化掩模修整工艺可以包括干法蚀刻，例如使用O2、Ar、N2等的RIE。
在一些实施例中，最顶部阶梯1476可以由电介质层1021覆盖。在一些实施例中，最顶部阶梯1476还可以由其它介电材料覆盖。可以将去除电介质层1021和/或其它介电材料的过程步骤添加到每个蚀刻修整循环的蚀刻工艺，以形成第一电介质阶梯结构1470和第二电介质阶梯结构1472。
在一些实施例中，电介质电桥1478可以与第一电介质阶梯结构1470和第二电介质阶梯结构1472同时形成，其中，电介质电桥1478可以由硬掩模1378限定。在蚀刻修整工艺期间，交替的电介质叠层1164在硬掩模1378下方的部分可以受保护且不被蚀刻。结果，第一电介质阶梯结构1470和第二电介质阶梯结构1472中的电介质层1021和牺牲层1023可以通过用于每个阶梯1476的电介质电桥1478连接。
在一些实施例中，在蚀刻修整工艺之后，底部电介质层对1029中的牺牲层1023可以在BSG触点区域1048中暴露。在一些实施例中，在过程步骤S950之后，可以去除用于蚀刻修整工艺的硬掩模1378和图案化掩模。
返回参考图9，方法900可以进行到步骤S960，其中，根据本公开内容的一些实施例，可以在沟道结构区域1042中的交替的电介质叠层1164中形成多个存储器串1512(也称为“沟道结构”)。图15A示出了在过程步骤S960处的示例性结构1500的截面图。图15B示出了结构1500的俯视图。图15A中的截面图在沿着图15B中所示的线BB'的x方向上。存储器串1512类似于上面参考图1和6讨论的存储器串136、632。
在一些实施例中，在形成多个存储器串1512之前，可以将绝缘层1582设置在第一电介质阶梯1470和第二电介质阶梯1472上方。绝缘层1582可以包括任何合适的绝缘体，例如旋涂玻璃、氧化硅、诸如掺碳氧化物(CDO或SiOC或SiOC:H)或掺氟氧化物(SiOF)之类的低k介电材料等。可以通过CVD、PVD、溅射、旋涂等设置绝缘层1582。在一些实施例中，可以执行平坦化工艺，例如RIE回蚀或化学机械抛光(CMP)，以形成与衬底1010的表面330f平行的共面表面。
为了形成多个存储器串1512，可以首先在交替的电介质叠层1164中形成多个沟道孔，穿透整个交替的电介质叠层1164并延伸到衬底1010中。
在形成沟道孔之后，可以将存储膜1537设置在每个沟道孔336的侧壁上。在一些实施例中，存储膜1537可以是包括隧穿层、存储层(也称为“电荷陷阱/存储层”)和隧穿阻挡层的复合层。接着，可以在沟道孔内部设置沟道层1535和芯部填充膜1533。沟道层1535覆盖沟道孔336内部的存储膜1537的侧壁。沟道层1535可以是任何合适的半导体材料，例如硅。芯部填充膜1533可以是任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(CDO或SiOC或SiOC:H)、掺氟氧化物(SiOF)或其任何组合。
在一些实施例中，也可以在交替的电介质叠层1164中形成虚设存储器串(例如，图3和图4中的虚设存储器串312、422)，与沟道结构区域1042中和/或中心阶梯区域1046中的存储器串1512相邻。虽然存储器串1512可以用于存储器存储，但是虚设存储器串可以用于提供结构支持并且改善制造期间的工艺均匀性。在一些实施例中，虚设存储器串也可以包括芯部填充膜1533并可以使用与存储器串1512类似的技术来形成。
返回参考图9，方法900可以进行到步骤S970，其中，可以通过用导电层1625替换图15A中的交替的电介质叠层1164中的牺牲层1023来形成交替的导电层和电介质层的交替的导体/电介质叠层1664。图16示出了根据本公开内容的一些实施例的示例性结构1600的截面图。交替的导体/电介质叠层1664与先前参考图6讨论的交替的导体/电介质叠层620相似。在用导电层1625替换牺牲层1023之后，可以在中心阶梯区域1046中形成阶梯结构1670和1672。
交替的导电层和电介质层的交替的导体/电介质叠层1664包括夹在电介质层1021之间的导电层1625。在结构1600中，每个阶梯1676包括导电和电介质层对1629。在一些其它实施例中，每个阶梯1686可以包括两个或更多导电和电介质层对1629，每个导电和电介质层对具有一个导电层1625和一个电介质层1021。
为了形成阶梯结构1670和1672，可以在电介质层1021上方选择性地去除图15A中的交替的电介质叠层1164中的牺牲层1023以形成多个水平隧道。牺牲层1023的选择性蚀刻可以包括湿法或干法化学蚀刻。然后，可以在水平隧道中设置导电层1625。
导电层1625可以包括适合于栅电极的任何合适的导电材料，例如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)和/或其任何组合。可以通过CVD、PVD、ALD、溅射、蒸发等来设置导电材料。在一些实施例中，导电层1625也可以是多晶半导体，诸如多晶硅、多晶锗、多晶锗硅和/或其组合。在一些实施例中，多晶材料可以与任何合适类型的掺杂剂结合，例如硼、磷或砷。在一些实施例中，导电层1625也可以是非晶半导体。
在一些实施例中，栅极电介质层(未示出)可以在导电层1625之前设置在水平隧道中，以减小相邻字线(栅电极)之间的泄漏电流和/或减小栅极和沟道之间的泄漏电流。栅极电介质层可以包括氧化硅、氮化硅、氮氧化硅和/或其任何合适的组合。栅极电介质层也可以包括高k介电材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。可以通过一种或多种合适的沉积工艺(例如CVD、PVD和/或ALD)来设置栅极电介质层。
导电层1625在与存储器串1512的交叉处用作栅电极。应注意，在BSG触点区域1048中暴露的底部导电和电介质层对中的导电层1625可以包括由BSG切割结构1033分离的多个段，如图15B所示。将在BSG触点区域1048中暴露的底部导电和电介质层对中的导电层1625的多个段用作如上结合图5和6所描述的BSG段582、584、586。
在一些实施例中，可以在中心阶梯区域1046和BSG触点区域1048中形成绝缘结构1682以覆盖阶梯结构1670、1672和多个BSG段(例如，底部导电和电介质层对中的导电层1625)。绝缘结构可以包括任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、SiOCN或其任何组合。
应注意，图16中的存储器串和栅电极的数量是出于说明性目的而示出的，并且可以是任何合适数量以增加存储容量。
返回参考图9，方法900可以进行到步骤S980，其中，形成多个触点结构以分别接触对应的导电层。在一些实施例中，多个触点结构可以包括在中心阶梯区域1046中的多个阶梯触点(例如，字线触点、TSG触点)和在BSG触点区域1048中的多个BSG触点。多个触点结构可以穿透绝缘结构以分别接触对应的导电层。
图17A示出了在过程步骤S980处的示例性结构1700的截面图。图17B示出了结构1700的俯视图。图17A中的截面图在沿着线BB'的x方向上。阶梯触点1738可以类似于先前参考图5-6讨论的阶梯触点538。BSG触点1762、1764、1766可以类似于先前参考图5-6讨论的BSG触点562、564、566。
形成触点结构可以包括形成穿过绝缘层1682的多个接触孔，并在多个接触孔中设置导电材料。在一些实施例中，光致抗蚀剂或聚合物材料可以用作掩模层以蚀刻接触孔。可以使用一个或多个掩模和图案化工艺来形成接触孔。在一些实施例中，绝缘层1682可以包括蚀刻停止层(未示出)，其保护下面的结构，直到在每个阶梯1676和/或每个BSG段1782、1784、1786上形成所有的接触孔。接触孔穿透绝缘层1882，从而暴露导电层1625。
可以通过在接触孔中设置导电材料来形成包括阶梯触点1738和BSG触点1762、1764、1766的触点结构。在一些实施例中，触点结构可以包括金属或金属化合物，例如钨、钴、镍、铜、铝、钛、钽、氮化钽(TaN)和/或其任何组合。可以通过任何合适的沉积方法来形成金属或金属化合物，例如溅射、热蒸发、电子束蒸发、ALD、PVD和/或其任何组合。在一些实施例中，触点结构也可以包括金属硅化物，包括WSix、CoSix、NiSix或AlSix等。在一些实施例中，可以使用平坦化工艺(例如CMP工艺)来使触点结构与绝缘层1682共面。
通过触点结构，可以将多个导电层1625的导电路径接线到表面，从而在后段制程工艺中实现3D存储设备的各种互连。
在一些实施例中，阶梯触点1738可以包括分别形成在字线的栅电极上的TSG和WL触点的栅电极上的TSG触点。在一些实施例中，可以分别在BSG段1782、1784、1786上形成一个或多个BSG触点1762、1764、1766。
应注意，在用导电层1625替换牺牲层1023之后，可以将图14B和15B中的电介质电桥1478转换成图17B中的阶梯电桥1778。结果，阶梯结构1670和1672的导电层1625可以通过阶梯电桥1778连接。因此，可以从阶梯结构1670或阶梯结构1672电连接每条字线。
如上所述(参考图5-8)，通过在BSG触点区域1048中引入包括非线性区段的BSG切割结构1033，每个BSG段1782、1784、1786可以在BSG触点区域280中具有足够的触点区域，以用于分别构造一个或多个BSG触点1762、1764、1766。具体地如图17B所示，部分地被阶梯电桥1778阻挡的BSG段1786可以包括在y方向上没有被阶梯电桥1778覆盖的延伸区域，从而提供足够的触点区域，以用于构造一个或多个BSG触点1766。因此，可以增加阶梯电桥1778在y方向上的宽度以减小电阻，从而在两个中心阶梯区域1046上的字线之间提供更好的电连接。
返回参考图9，方法900可以进行到步骤S990，其中，可以在交替的导体/电介质层叠层1664和绝缘结构1682上方形成图案化的导电层1891以形成多条连接线1899。图18示出了根据本公开内容的一些实施例的示例性结构1800的截面图。
在一些实施例中，在形成多个触点结构之后，导电层1891可以形成在交替的导体/电介质层叠层1664和绝缘结构1682上方，并且与多个阶梯触点1738和BSG触点1762、1764、1766电连接。然后，可以图案化并蚀刻导电层1891以形成多条连接线1899，每条连接线分别与一个或多个对应的触点结构连接。连接线1899可以用于将多条字线、TSG和/或BSG电连接到外围电路。在一些实施例中，一个或多条连接线1899还可以用于电连接BSG段的子部分，例如BSG段的子部分。例如，图案化导电层1891中的导电线1899可以用于电连接到BSG段784的两个子部分784L和784R，如图7所示。作为另一示例，图案化导电层1891中的导线1899可以用于分别电连接在BSG段882的两个子部分882L和882R之间以及BSG段883的两个子部分883L和883R之间，如图8所示，在一些实施例中，任何合适的介电材料1893可以用于填充图案化导电层1891中的导线1899之间的间隙。
总之，本公开内容描述了3D存储设备及其制造方法的各种实施例。
本公开内容的一个方面提供了一种三维(3D)存储设备，包括：交替的导体/电介质层叠层，设置在衬底上；第一阶梯结构和第二阶梯结构，形成在交替的导体/电介质层叠层中；阶梯电桥，在第一方向上延伸并且电连接第一阶梯结构和第二阶梯结构；及第一底部选择栅极段，由阶梯电桥覆盖或部分覆盖，其中，第一底部选择栅极段包括在不同于第一方向的第二方向上延伸的延伸部分。
在一些实施例中，交替的导体/电介质层叠层包括在垂直方向上交替排列的多个导电层和电介质层；阶梯电桥被配置为分别将第一阶梯结构中的导电层与第二阶梯结构中的导电层电连接。
在一些实施例中，阶梯电桥包括多个导电层和电介质层对。
在一些实施例中，3D存储设备还包括接触第一底部选择栅极段的延伸部分的至少一个第一底部选择栅极触点。
在一些实施例中，3D存储设备还包括底部选择栅极切割结构，其将所述交替的导体/电介质层叠层的底部导电层分离成至少第一底部选择栅极段和第二底部选择栅极段；其中，底部选择栅极切割结构包括一个或多个非线性区段。
在一些实施例中，底部选择栅极切割结构将第二底部选择栅极段分离成第二底部选择栅极段的两个子部分；及第二底部选择栅极段的两个子部分通过至少两个第二底部选择栅极触点和位于交替的导体/电介质层叠层上方的图案化导电层中的导电线彼此电连接。
在一些实施例中，底部选择栅极切割结构的非线性区段包括沿着第一方向延伸的第一直线部分和沿着第二方向延伸的第二直线部分。
在一些实施例中，阶梯电桥包括在第一方向上比底部长的顶部。
在一些实施例中，3D存储设备还包括垂直穿透交替的导体/电介质层叠层的多个存储器串，多个存储器串各自包括：中心的芯部填充膜；沟道层，围绕芯部填充膜；及存储膜，围绕沟道层。
在一些实施例中，多个存储器串分布在第一阶梯结构和第二阶梯结构的相对侧上。
在一些实施例中，第一阶梯结构和第二阶梯结构位于3D存储设备的存储器阵列的中心。
本公开内容的另一方面提供了一种用于形成三维(3D)存储设备的方法，包括：在衬底上的至少一个底部电介质层对中形成至少一个底部选择栅极切割结构，其中，至少一个底部选择栅极切割结构包括一个或多个非线性区段；在至少一个底部电介质层对上形成交替的电介质叠层，其中，交替的电介质叠层包括在垂直方向上交替排列的多个电介质层和牺牲层；及在交替的电介质叠层中形成第一电介质阶梯结构、第二电介质阶梯结构和电介质电桥，其中，第一电介质阶梯结构和第二电介质阶梯结构通过在第一方向上延伸的电介质电桥连接。
在一些实施例中，方法还包括：用多个导电层替换交替的电介质叠层和至少一个底部电介质层对中的牺牲层以形成交替的导体/电介质层叠层。
在一些实施例中，方法还包括：在交替的导体/电介质层叠层的导电层上形成多个触点结构；其中，交替的导体/电介质层叠层的底部导电层由至少一个底部选择栅极切割结构划分为第一底部选择栅极段和第二底部选择栅极段。
在一些实施例中，形成多个触点结构包括形成与第一底部选择栅极段的沿着不同于第一方向的第二方向延伸的延伸部分接触的至少一个第一底部选择栅极触点。
在一些实施例中，形成多个触点结构包括形成与第二底部选择栅极段的至少两个子部分接触的至少两个第二底部选择栅极触点。
在一些实施例中，方法还包括形成图案化导电层，图案化导电层包括通过至少两个第二底部选择栅极触点电连接第二底部选择栅极段的至少两个子部分的至少一条连接线。
在一些实施例中，方法还包括：形成垂直穿透交替的电介质叠层的多个存储器串，其中，多个存储器串各自包括：中心的芯部填充膜；沟道层，围绕芯部填充膜；及存储膜，围绕沟道层。
在一些实施例中，形成多个存储器串包括在第一电介质阶梯结构和第二电介质阶梯结构的相对侧上形成多个存储器串。
在一些实施例中，形成第一阶梯结构和第二阶梯结构包括在交替的电介质叠层的中心位置形成第一阶梯结构和第二阶梯结构。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (18)

1.一种三维(3D)存储设备，包括：
设置在衬底上的交替的导体/电介质层叠层；
形成在所述交替的导体/电介质层叠层中的第一阶梯结构和第二阶梯结构；
在第一方向上延伸并且电连接所述第一阶梯结构和所述第二阶梯结构的阶梯电桥；以及
由所述阶梯电桥覆盖或部分覆盖的第一底部选择栅极段，其中，所述第一底部选择栅极段包括在不同于所述第一方向的第二方向上延伸的延伸部分，其中：
所述交替的导体/电介质层叠层包括在垂直方向上交替排列的多个导电层和电介质层；
所述阶梯电桥被配置为分别将所述第一阶梯结构中的所述导电层与所述第二阶梯结构中的所述导电层电连接；并且
所述阶梯电桥包括一个或多个导电层和电介质层对。
2.根据权利要求1所述的三维存储设备，还包括：
接触所述第一底部选择栅极段的所述延伸部分的至少一个第一底部选择栅极触点。
3.根据权利要求1所述的三维存储设备，还包括：
底部选择栅极切割结构，所述底部选择栅极切割结构将所述交替的导体/电介质层叠层的底部导电层分离成至少所述第一底部选择栅极段和第二底部选择栅极段；
其中，所述底部选择栅极切割结构包括一个或多个非线性区段。
4.根据权利要求3所述的三维存储设备，其中：
所述底部选择栅极切割结构将所述第二底部选择栅极段分离成所述第二底部选择栅极段的两个子部分；以及
所述第二底部选择栅极段的所述两个子部分通过至少两个第二底部选择栅极触点和位于所述交替的导体/电介质层叠层上方的图案化导电层中的导电线彼此电连接。
5.根据权利要求3所述的三维存储设备，其中：
所述底部选择栅极切割结构的所述非线性区段包括沿着所述第一方向延伸的第一直线部分和沿着所述第二方向延伸的第二直线部分。
6.根据权利要求1所述的三维存储设备，其中，所述阶梯电桥包括在所述第一方向上比底部长的顶部。
7.根据权利要求1所述的三维存储设备，还包括：
垂直穿透所述交替的导体/电介质层叠层的多个存储器串，所述多个存储器串各自包括：
位于中心的芯部填充膜；
围绕所述芯部填充膜的沟道层；以及
围绕所述沟道层的存储膜。
8.根据权利要求7所述的三维存储设备，其中，所述多个存储器串分布在所述第一阶梯结构和所述第二阶梯结构的相对侧上。
9.根据权利要求1所述的三维存储设备，其中，所述第一阶梯结构和所述第二阶梯结构位于所述三维存储设备的存储器阵列的中心。
10.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上的至少一个底部电介质层对中形成至少一个底部选择栅极切割结构，其中，所述至少一个底部选择栅极切割结构包括一个或多个非线性区段；
在所述至少一个底部电介质层对上形成交替的电介质叠层，其中，所述交替的电介质叠层包括在垂直方向上交替排列的多个电介质层和牺牲层；以及
在所述交替的电介质叠层中形成第一电介质阶梯结构、第二电介质阶梯结构和电介质电桥，其中，所述第一电介质阶梯结构和所述第二电介质阶梯结构通过在第一方向上延伸的所述电介质电桥连接，所述电介质电桥被配置为分别连接所述第一电介质阶梯结构中的所述牺牲层与所述第二电介质阶梯结构中的所述牺牲层，所述电介质电桥包括一个或多个所述牺牲层和所述电介质层的对。
11.根据权利要求10所述的方法，还包括：
用多个导电层替换所述交替的电介质叠层中的所述牺牲层和所述至少一个底部电介质层对以形成交替的导体/电介质层叠层。
12.根据权利要求11所述的方法，还包括：
在所述交替的导体/电介质层叠层的所述导电层上形成多个触点结构；
其中，所述交替的导体/电介质层叠层的底部导电层由所述至少一个底部选择栅极切割结构划分为第一底部选择栅极段和第二底部选择栅极段。
13.根据权利要求12所述的方法，其中，形成所述多个触点结构包括：
形成与所述第一底部选择栅极段的沿着不同于所述第一方向的第二方向延伸的延伸部分接触的至少一个第一底部选择栅极触点。
14.根据权利要求13所述的方法，其中，形成所述多个触点结构包括：
形成与所述第二底部选择栅极段的至少两个子部分接触的至少两个第二底部选择栅极触点。
15.根据权利要求14所述的方法，还包括：
形成图案化导电层，所述图案化导电层包括通过所述至少两个第二底部选择栅极触点电连接所述第二底部选择栅极段的所述至少两个子部分的至少一条连接线。
16.根据权利要求10所述的方法，还包括：
形成垂直穿透所述交替的电介质叠层的多个存储器串，其中，所述多个存储器串各自包括：
位于中心的芯部填充膜；
围绕所述芯部填充膜的沟道层；以及
围绕所述沟道层的存储膜。
17.根据权利要求16所述的方法，其中，形成所述多个存储器串包括在所述第一电介质阶梯结构和所述第二电介质阶梯结构的相对侧上形成所述多个存储器串。
18.根据权利要求17所述的方法，其中，形成第一电介质阶梯结构和所述第二电介质阶梯结构包括：
在所述交替的电介质叠层的中心位置形成所述第一电介质阶梯结构和所述第二电介质阶梯结构。
CN202080003598.3A 2020-11-04 2020-11-04 用于三维存储设备中的中心阶梯结构的底部选择栅极触点 Active CN112534576B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/126468 WO2022094796A1 (en) 2020-11-04 2020-11-04 Bottom select gate contacts for center staircase structures in three-dimensional memory devices

Publications (2)

Publication Number Publication Date
CN112534576A CN112534576A (zh) 2021-03-19
CN112534576B true CN112534576B (zh) 2024-05-24

Family

ID=74977383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080003598.3A Active CN112534576B (zh) 2020-11-04 2020-11-04 用于三维存储设备中的中心阶梯结构的底部选择栅极触点

Country Status (4)

Country Link
US (1) US20220139950A1 (zh)
CN (1) CN112534576B (zh)
TW (1) TWI782391B (zh)
WO (1) WO2022094796A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220231050A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11770934B2 (en) * 2021-01-15 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11856786B2 (en) * 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including three-dimensional memory device
US11991881B2 (en) * 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
CN117352489A (zh) * 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其制造方法、存储芯片、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109754836A (zh) * 2017-11-07 2019-05-14 三星电子株式会社 非易失性存储器件
CN111492480A (zh) * 2020-03-23 2020-08-04 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
TWI541943B (zh) * 2012-02-24 2016-07-11 旺宏電子股份有限公司 嵌鑲字元線
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9165933B2 (en) * 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
KR102334914B1 (ko) * 2015-04-01 2021-12-07 삼성전자주식회사 3차원 반도체 소자
CN108122924B (zh) * 2016-10-31 2021-01-26 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
US10014305B2 (en) * 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) * 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
KR102561732B1 (ko) * 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
KR102432379B1 (ko) * 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
TWI647822B (zh) * 2018-01-09 2019-01-11 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
US10818324B2 (en) * 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
CN111540743B (zh) * 2020-04-24 2021-08-13 长江存储科技有限责任公司 三维存储器件及形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109754836A (zh) * 2017-11-07 2019-05-14 三星电子株式会社 非易失性存储器件
CN111492480A (zh) * 2020-03-23 2020-08-04 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法

Also Published As

Publication number Publication date
CN112534576A (zh) 2021-03-19
TWI782391B (zh) 2022-11-01
TW202220179A (zh) 2022-05-16
WO2022094796A1 (en) 2022-05-12
US20220139950A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
US11910599B2 (en) Contact structures for three-dimensional memory device
TWI713203B (zh) 記憶體元件及其製作方法
US11735240B2 (en) Staircase bridge structures for word line contacts in three-dimensional memory
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US10418374B2 (en) Vertical memory devices
CN109037227B (zh) 3d存储器件及其制造方法
US11107834B2 (en) Staircase and contact structures for three-dimensional memory
CN111448648B (zh) 用于三维存储器的接触结构
KR20180045975A (ko) 반도체 장치 및 그 제조 방법
KR20170036878A (ko) 3차원 반도체 메모리 장치
KR102587153B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
CN113437079A (zh) 存储器器件及其制造方法
US20220366985A1 (en) Three-dimensional nand memory and fabrication method thereof
TWI759015B (zh) 三維記憶體元件及其製造方法
CN113421884A (zh) 存储器器件及其制造方法
US20210118900A1 (en) Memory device
KR20210018578A (ko) 반도체 메모리 소자
US11538829B2 (en) Memory device with first switch and word line switches comprising a common control electrode and manufacturing method for the same
EP4274400A1 (en) Semiconductor device
TW202306123A (zh) 三維及式快閃記憶體及其形成方法
CN116634771A (zh) 三维快闪存储器元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant