CN111819690A - 三维存储器件中的阶梯结构及用于形成其的方法 - Google Patents

三维存储器件中的阶梯结构及用于形成其的方法 Download PDF

Info

Publication number
CN111819690A
CN111819690A CN202080001205.5A CN202080001205A CN111819690A CN 111819690 A CN111819690 A CN 111819690A CN 202080001205 A CN202080001205 A CN 202080001205A CN 111819690 A CN111819690 A CN 111819690A
Authority
CN
China
Prior art keywords
conductor
dielectric
memory device
sacrificial
conductor portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080001205.5A
Other languages
English (en)
Other versions
CN111819690B (zh
Inventor
王迪
周文犀
夏志良
张中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110608548.4A priority Critical patent/CN113345905B/zh
Publication of CN111819690A publication Critical patent/CN111819690A/zh
Application granted granted Critical
Publication of CN111819690B publication Critical patent/CN111819690B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本文公开了具有阶梯结构的3D存储器件及用于形成其的方法的实施例。在一个示例中，该3D存储器件包括存储阵列结构和阶梯结构。该阶梯结构位于存储阵列结构的中间，并且沿横向方向将存储阵列结构划分成第一存储阵列结构和第二存储阵列结构。该阶梯结构包括沿横向方向延伸的多个台阶、以及与存储阵列结构接触的桥接结构。这些台阶包括一个或多个电介质对上方的台阶。该台阶包括电连接到桥接结构的导体部分，并且通过桥接结构电连接到存储阵列结构。沿着垂直于横向方向的第二横向方向并且远离桥接结构，导体部分的宽度减小。

Description

三维存储器件中的阶梯结构及用于形成其的方法
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了具有阶梯结构的3D存储器件以及用于形成其的方法的实施例。
在一个示例中，该3D存储器件包括存储阵列结构和阶梯结构。所述阶梯结构位于所述存储阵列结构中间，并且沿横向方向将所述存储阵列结构划分成第一存储阵列结构和第二存储阵列结构。所述阶梯结构包括沿所述横向方向延伸的多个台阶、以及与所述第一存储阵列结构和所述第二存储阵列结构接触的桥接结构。所述多个台阶包括一个或多个电介质对上方的台阶。所述台阶包括：在所述台阶的顶表面上、并与所述桥接结构接触并电连接到所述桥接结构的导体部分，以及与所述导体部分在同一层级处并与所述导体部分接触的电介质部分。所述台阶通过所述桥接结构电连接到所述第一存储阵列结构和所述第二存储阵列结构中的至少一个。沿着垂直于所述横向方向的第二横向方向并且远离所述桥接结构，所述导体部分的宽度减小。
在另一示例中，该3D存储器件包括存储阵列结构、以及与所述存储阵列结构接触的着陆结构。所述着陆结构包括多个着陆区域以及与所述存储阵列结构接触的桥接结构，其中每个着陆区域处于沿横向方向延伸的相应深度。所述多个着陆区域均包括在相应的顶表面上的导体部分和与所述导体部分在同一层级处并且与所述导体部分接触的电介质部分。所述导体部分通过所述桥接结构电连接到所述存储阵列结构。所述导体部分的宽度沿垂直于所述横向方向的第二横向方向并远离所述桥接结构减小。所述多个着陆区域均在一个或多个电介质对上方。
在另一示例中，该3D存储器件包括存储阵列结构和阶梯结构。所述阶梯结构包括沿横向方向延伸的多个台阶。所述多个台阶包括台阶，所述台阶具有在所述台阶的顶表面上的导体部分和与所述导体部分在同一层级处并与所述导体部分接触的电介质部分。所述导体部分电连接到所述存储阵列结构。沿垂直于所述横向方向的第二横向方向，所述导体部分的宽度变化。
在另一示例中，一种用于形成3D存储器件的阶梯结构的方法包括以下的操作。首先，形成多个台阶，所述多个台阶具有在多个台阶中交错的多个第一牺牲层和多个第一电介质层。形成与所述多个台阶接触的桥接结构，所述桥接结构具有交错的多个第二牺牲层和多个第二电介质层。每个第一牺牲层与同一层级的相应的第二牺牲层接触，并且每个第一电介质层与同一层级的相应的第二电介质层接触。在与所述台阶中的至少一个台阶相对应的所述第一牺牲层中形成牺牲部分。所述牺牲部分在所述相应的台阶的顶表面处并且在上部台阶的边缘处被切断。通过同一刻蚀工艺来去除所述第二牺牲层和所述牺牲部分，以分别形成多个横向凹槽和横向凹槽部分。在所述横向凹槽中形成多个导体层，并且导体部分是在所述横向凹槽部分中形成的并与所述导体层中的相应的导体层接触。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起，用于进一步解释本公开内容的原理并且使相关领域技术人员能够实现和使用本公开内容。
图1A根据本公开内容的一些实施例示出了一种具有阶梯结构的3D存储器件的示意图。
图1B根据本公开内容的一些实施例示出了图1A中所示的3D存储器件的示例性阶梯结构的顶部正面透视图。
图1C根据本公开内容的一些实施例示出了图1A中所示的示例性3D存储器件的平面图。
图1D根据本公开内容的一些实施例示出了图1A中所示的示例性3D存储器件的另一种平面图。
图1E根据本公开内容的一些实施例示出了图1A中所示的3D存储器件的示例性阶梯结构的详细顶部正面透视图。
图2A根据本公开内容的一些实施例示出了具有阶梯结构的另一种示例性3D存储器件的示意图。
图2B根据本公开内容的一些实施例示出了图2A中所示的3D存储器件的示例性阶梯结构的顶部正面透视图。
图2C根据本公开内容的一些实施例示出了图2A中所示的示例性3D存储器件的平面图。
图3A根据本公开内容的一些实施例示出了具有阶梯结构的示例性3D存储器件的横截面图。
图3B根据本公开内容的一些实施例示出了图3A中所示的3D存储器件的另一种横截面图。
图3C根据本公开内容的一些实施例示出了图3A中所示的3D存储器件的另一种横截面图。
图3D根据本公开内容的一些实施例示出了图3C中所示的导体部分的详细横截面图。
图4A-4E根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性阶梯结构的制造工艺。
图5A和图5B根据一些实施例示出了在离子注入工艺之前和之后的示例性阶梯。
图6是根据一些实施例用于形成3D存储器件的示例性阶梯结构的方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和布置，但应当理解的是，这仅是出于说明性目的而进行的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员来说显而易见的是，本公开内容还可以用于各种其它应用中。
应当注意到的是，说明书中对“一个实施例”、“某个实施例”、“示例性实施例”、“一些实施例”等等的提及指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定必然地指代同一实施例。另外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实施这样的特征、结构或特性将在相关领域的技术人员的知识范围内。
通常，可以至少部分地根据上下文中的用法来理解术语。例如，至少部分地根据上下文，如本文使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一个(a)”、“某个(an)”或“该”之类的术语可以被理解为传达单数用法或者传达复数用法，其至少部分地取决于上下文。另外，可以将术语“基于”理解为不一定旨在传达一组排他性因素，而是可以再次地至少部分地根据上下文，替代地允许存在不一定明确描述的额外的因素。
应当容易理解的是，本公开内容中的“在……上”、“上方”和“之上”的含义应该以最宽的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括在其之间具有中间特征或层的“在某物上”的含义，但“上方”或“之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述以说明一个元件或特征与另一个元件或特征的关系(如图中所示)，在本文中可以使用诸如“在……之下”、“在……以下”、“下方”、“上方”、“上面”等等之类的空间相对术语。除了附图中所描绘的取向之外，空间相对术语旨在涵盖使用或操作中的设备的不同取向。装置可以以其它方式来取向(旋转90度或者在其它方向上)，并且同样可以相应地解释本文使用的空间相对描述符。
如本文使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底本身可以被图案化。可以对添加在衬底顶部的材料进行图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料来制成。
如本文使用的，术语“层”指代包括具有某种厚度的区域的材料部分。一个层可以在整个下层或上层结构之上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是均匀或不均匀连续结构的区域，该结构厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以横向地、垂直地和/或沿锥形表面进行延伸。衬底可以是一个层，可以在其中包括一层或多层，和/或可以在其上、其上方和/或其以下具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体和触点层(在触点层中，形成互连线和/或垂直互连访问(VIA)触点)和一个或多个电介质层。
如本文使用的，术语“标称/名义上”指代在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。该值的范围可能是由于制造工艺或公差的微小变化造成的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。
如本文使用的，术语“3D存储器件”指代在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文被称为“存储串”，诸如NAND存储串)，使得存储串沿关于衬底的垂直方向延伸的半导体器件。如本文使用的，术语“垂直的/垂直地”意味着名义上垂直于衬底的横向表面。
在一些3D存储器件中，通过堆叠的存储结构(例如，存储堆叠层)垂直地堆叠用于存储数据的存储单元。3D存储器件通常包括在堆叠的存储结构附近形成的用于诸如字线扇出的阶梯结构。随着对更高存储容量的需求不断增加，堆叠的存储结构的垂直层级的数量也增加，并且在不穿通触点并引起短路的情况下，其变得越来越难于在台阶上形成字线VIA触点。例如，通常通过在放置阶梯结构的绝缘结构中形成与台阶接触的开口(例如，台阶的着陆区域)并用导电材料填充开口，来形成字线VIA触点。常规地，被形成为与不同的深度/高度处的台阶接触的这些开口，是在同一刻蚀工艺中形成的。由于开口深度的变化，经常不均匀地或不期望地刻蚀开口。例如，与较低的台阶接触的开口(例如，较深的开口)和与较高的台阶接触的开口(例如，较浅的开口)经历相同的刻蚀时间，从而导致与较高的台阶接触的开口被过度刻蚀。过度刻蚀可能导致较高台阶的顶表面上的导体层(例如，字线)被不期望地损坏甚至被刻蚀掉。字线VIA触点可能非期望地与位于相应导体层下面的其它导体层接触，从而导致造成短路或不期望的泄漏的穿通。为了解决该问题，已经进行了诸如对用于着陆的导体层进行加厚的努力。但是，较厚的着陆区域仍然不能令人满意地减小穿通的可能性，并且制造工艺变得更具挑战性。
根据本公开内容的各种实施例提供了阶梯结构及其制造方法。具有多个台阶的阶梯结构可以包括在至少一个台阶的顶表面的导体部分和在该导体部分之下的电介质结构(其包括一个或多个电介质对)。导体部分至少覆盖相应台阶的着陆区域(例如，台阶的一部分)，使得字线VIA触点可以与相应台阶接触并电连接。电介质结构的厚度可以等于从导体部分的底表面到衬底的顶表面的距离，并且是期望厚的以防止由于穿通而造成不同台阶处的导体部分之间的干扰。沿着垂直于台阶延伸方向的横向方向，每个导体部分的宽度可以从一端开始逐渐减小。
在本公开内容的实施例中，导体部分包括重叠部分和非重叠部分。重叠部分指代导体部分的与紧邻上部台阶和/或紧邻下部台阶(或者紧邻上方/紧邻下部台阶的导体部分)重叠的部分。不重叠部分指代导体部分不与上部台阶或下部台阶重叠的部分。可以在导体部分的非重叠部分上形成字线VIA触点。导体部分的非重叠部分可以具有期望大的着陆区域，以用于在其上形成相应字线VIA触点。在一些实施例中，沿着台阶延伸的方向，导体部分的非重叠部分的尺寸在名义上变得与台阶的尺寸相同。
在一些实施例中，在导体部分之下的电介质结构之上，包括相应的电介质层和一个或多个下面的电介质对，每个电介质对在下部台阶中包括电介质部分和电介质层。在一些实施例中，在相应台阶的导体部分之下的电介质对的数量等于在该台阶之下的台阶/层级的数量。即使在任何导体部分上发生穿通，字线VIA触点在任何下部台阶的导体部分(或字线)上也没有接触，并且可以减少/消除泄漏或短路。然后，可能不太难于形成开口。
在各个实施例中，在位于存储阵列结构的中间或者在存储阵列结构的一侧的阶梯结构中形成台阶。该阶梯结构可以包括桥接结构，该桥接结构交错了多个导体层和电介质层。这些导体层导电地连接到存储阵列结构中的存储单元。每个台阶的导体部分可以沿着与台阶延伸的方向垂直的方向，与在同一层级处的导体层接触，从而可以通过在同一层级处的导体部分和导体层将电压施加到存储单元。
为了形成导体部分，在栅极替换之前执行离子注入工艺。采用离子注入工艺来形成牺牲部分，该牺牲部分是位于台阶的顶表面处的相应牺牲层的经离子注入处理的部分。离子注入工艺可以改变被处理部分的物理特性，从而可以以比未利用离子注入处理的牺牲层的其它部分更高的速率来刻蚀牺牲部分。然后，可以应用一种刻蚀工艺以同时去除牺牲层(例如，用于在桥接结构中形成字线)和牺牲部分，从而可以形成横向凹槽和横向凹槽部分。可以保留牺牲部分下面的电介质结构。在一些实施例中，由于在牺牲部分上的较高刻蚀速率，横向凹槽部分包括在紧邻上部台阶之下的牺牲层的过度刻蚀部分。沉积导体材料以填充每个台阶处的横向凹槽部分和桥接结构中的横向凹槽。可以在桥接结构中形成多个导体层。可以在阶梯中形成多个导体部分，每个导体部分分别位于相应的台阶处并且在相应的电介质结构之上。在一些实施例中，在使用导体部分进行填充之后，过度刻蚀部分在相邻导体部分之间形成重叠部分。
图1A-1C和图2A-2C根据一些实施例示出了分别具有阶梯结构的3D存储器件100和200的示意图。具体而言，图1A-1C示出了阶梯结构位于存储平面的中间的布局，而图2A-2C示出了阶梯位于存储平面的两侧上的布局。可以在3D存储器件100和200中形成本公开内容的阶梯结构。作为解释本公开内容的示例，实施例集中于3D存储器件100中的阶梯结构的结构和制造工艺。在一些实施例中，可以以类似的制造工艺形成3D存储器件200中的阶梯结构。应当注意的是，在图1A和图2A中包括x和y轴，以示出晶圆平面中的两个正交(垂直)方向。x方向是相应的3D存储器件的字线方向，而y方向是相应的3D存储器件的位线方向。应当注意的是，本公开内容中的结构仅仅用于说明目的，并且因此，其并不表示实际产品中的尺寸、比率或形状。
图1A根据本公开内容的一些实施例示出了具有阶梯结构102的示例性3D存储器件100的示意图。在一些实施例中，3D存储器件100包括多个存储平面。存储平面可以包括第一存储阵列结构104-1、第二存储阵列结构104-2以及在第一存储阵列结构104-1和第二存储阵列104-2的之间的阶梯结构102。将第一存储阵列结构104-1和第二存储阵列结构104-2一起视为存储阵列结构，第一存储阵列结构104-1和第二存储阵列结构104-2可以具有或可以不具有相同的面积。在一些实施例中，阶梯结构102在第一存储阵列结构104-1和第二存储阵列结构104-2的中间。例如，第一存储阵列结构104-1和第二存储阵列结构104-2可以沿x方向相对于阶梯结构102对称。应当理解的是，在一些示例中，阶梯结构102可以在第一存储阵列结构104-1和第二存储阵列结构104-2之间，但是不在中间(中心)处，使得第一存储阵列结构104-1和第二存储阵列结构104-2可以具有不同大小和/或不同数量的存储单元。在一些实施例中，3D存储器件100是NAND闪存器件，其中在第一存储阵列结构104-1和第二存储阵列结构104-2中以NAND存储串阵列(图1A中未示出)的形式来提供存储单元。第一存储阵列结构104-1和第二存储阵列结构104-2可以包括任何其它适当的组件，其包括但不限于：栅缝隙(GLS)、贯穿阵列触点(TAC)、阵列共源极(ACS)等等。
存储平面的沿x方向横向延伸的每个字线(图1A中未示出)可以由阶梯结构102分成两个部分：跨越第一存储阵列结构104-1的第一字线部分、跨越第二存储阵列结构104-2的第二字线部分。每条字线的两个部分可以在阶梯结构102中的相应台阶处，通过桥接结构(在图1B和1C中示作阶梯结构102中的桥接结构108)来电连接。可以在相应阶梯结构102的正上方、下方或附近形成行解码器(未示出)。每个行解码器可以从存储平面的中间沿相反的方向来双向驱动字线。
在图1B和图1C中示出了阶梯结构102的详细结构。图1B示出了3D存储器件100中的阶梯结构102的顶部正面视图。图1C示出了阶梯结构102的顶视图，以及其与相邻的第一存储阵列结构104-1和第二存储阵列结构104-2的空间关系。为了便于说明起见，图1C仅描绘了一个阶梯结构102。在各个实施例中，3D存储器件100包括在第一存储阵列结构104-1和第二存储阵列结构104-2之间的多个阶梯结构，例如，沿着y方向与阶梯结构102对齐。例如，另一个阶梯结构可以是与阶梯结构102相同的并且沿y方向镜像阶梯结构102。另外，为了便于说明起见，在阶梯结构102中省略了诸如虚设阶梯之类的其它可能结构。
图1B描绘了具有彼此接触的阶梯106和桥接结构108的阶梯结构102。图1E示出了阶梯结构102的详细3D透视图。阶梯结构102可以在(图1D中所示的)衬底10上，衬底10可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当的材料。
阶梯106可以包括沿着字线方向(例如，x方向)延伸的多个台阶114。每个台阶114可以沿z方向具有不同的深度，并具有例如用于形成与对应字线VIA触点的接触的着陆区域。阶梯106的每个台阶114(如被示作“层级”)可以包括一个或多个材料层对。在一些实施例中，每个台阶114的顶部材料层包括用于沿垂直方向与字线VIA触点互连的导体部分。在一些实施例中，阶梯106的每两个相邻的台阶沿z方向偏移名义上相同的距离，并且沿x方向偏移名义上相同的距离。因此，每个偏移可以形成用于沿z方向与3D存储器件的字线触点互连的“着陆区域”。在一些实施例中，每个台阶114包括在导体部分之下的至少一个电介质层。
桥接结构108可以包括垂直交错的导体层和电介质层(没有示出)，并且导体层(例如，金属层或多晶硅层)可以用作字线的一部分。与沿x方向(例如，沿正x方向、负x方向或两者)从存储阵列结构(例如，104-1和/或104-2)中切断其中的字线的阶梯106不同，可以保留桥接结构108中的字线以桥接落在台阶114和存储阵列结构(例如，104-1和/或104-2)上的字线VIA触点，从而实现双向字线驱动方案。在一些实施例中，阶梯106中的阶梯里的至少一个台阶114通过桥接结构108，电连接到第一存储阵列结构104-1和第二存储阵列结构104-2中的至少一个。至少一条字线可以在存储阵列结构(例如，104-1和/或104-2)和桥接结构108中横向地延伸，使得所述至少一个台阶114可以通过所述至少一条字线，经由桥接结构108电连接到第一存储阵列结构和第二存储阵列结构中的至少一个(例如，104-1和/或104-2)。在一个示例中，阶梯106中的台阶114可以通过沿负x方向延伸通过桥接结构108的相应字线部分，电连接到第一存储阵列结构104-1(沿负x方向)。在一些实施例中，阶梯106中的至少一个台阶114通过桥接结构108(例如，分别通过沿负x方向和正x方向延伸的相应字线部分)，电连接到第一存储阵列结构104-1和第二存储阵列结构104-2中的每一个。
阶梯106中的导体部分和桥接结构108中的导电层均可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶体硅(多晶硅)、掺杂的硅、硅化物或者其任何组合。阶梯106和桥接结构108中的电介质层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或者其任何组合。在一些实施例中，导体部分和导体层包括相同的材料，例如，诸如钨之类的金属，并且电介质层包括相同的材料(诸如氧化硅)。
图1C和1D示出了第一存储阵列结构104-1和第二存储阵列结构104-2之间的阶梯结构102。如图1C和1D中所示，阶梯106可以包括沿着x方向延伸的多个台阶114，并且在至少一个(例如，每个)台阶114上形成字线VIA触点116。第一存储阵列结构104-1和第二存储阵列结构104-2中的每一个可以包括一个或多个存储块，并且每个存储块包括一个或多个存储指120。在一些实施例中，阶梯结构102可以是沿y方向在一对存储指120之间。每个存储指120可以包括沿着z方向延伸的多个存储串112。存储串112可以包括沟道结构，该沟道结构具有阻隔层、存储层、隧穿层、半导体层、以及可选的在沟道孔中的电介质芯，并且从侧壁朝向沟道孔的中心径向地布置。存储串112可以与多个字线(例如，存储指120中的导体层)相交，从而形成多个存储单元。存储单元可以在相应的存储阵列结构中形成存储单元阵列。在一些实施例中，沿着x方向和z方向延伸的GLS 110将第一存储阵列结构104-1和第二存储阵列结构104-2中的存储单元沿y方向划分成多个存储指120。
为了实现双向字线驱动方案，根据一些实施例，桥接结构108连接(物理地和电气地)第一存储阵列结构104-1和/或第二存储阵列结构104-2。也就是说，根据一些实施例，阶梯结构102没有完全切断中间的存储阵列结构，而是让第一存储阵列结构104-1和第二存储阵列结构104-2通过其桥接结构108连接。因此，可以通过桥接结构108，从3D存储器件100的中间的相应字线VIA触点116双向地驱动(沿正和负x方向)每个字线。图1C和1D示出了利用阶梯结构102的双向字线驱动方案的示例性电流路径。由箭头指示的电流路径分别表示通过在不同层级处的分开的字线的电流。
图2A-2C示出了3D存储器件200的示意图，该3D存储器件200具有分别在存储阵列结构204的相应侧上的阶梯结构202-1和202-2。阶梯结构202-1和202-2以及存储阵列结构204可以在衬底101上，其类似于3D存储器件100中的衬底101。3D存储器件200可以包括具有存储阵列结构204中的存储单元阵列的存储平面。与3D存储器件100不同，3D存储器件200包括沿存储阵列结构204的x方向在相对侧处的两个阶梯结构202-1和202-2。存储平面的每个字线沿x方向横向地延伸穿过整个存储平面，到达阶梯结构202-1或202-2中的相应的台阶(层级)。在相应阶梯结构的正上方、下方或附近形成行解码器(未示出)。也就是说，每个行解码器单向地(沿正x方向或负x方向，但不是两个方向都)驱动一半的存储单元通过一半的字线，这些字线中的每个字线都横穿整个存储平面。
阶梯结构202-1和202-2可具有相似/相同的结构。图2B示出了可以表示阶梯结构202-1和202-2中的每一个的阶梯结构的正面顶视图。该阶梯结构可以包括阶梯206，阶梯206具有沿x方向延伸的多个台阶214，类似于阶梯106。该阶梯结构还包括电和物理地连接到阶梯206的桥接结构208。桥接结构208可以包括交错的导体层和电介质层，类似于桥接结构108。在一些实施例中，桥接结构208包括沿x方向延伸的多个台阶，台阶中的每个台阶对应于阶梯206的相应台阶。阶梯206可以类似于阶梯106，例如，至少一个台阶214包括位于顶表面、并且电连接到桥接结构208中的同一层级处的导体层的导体部分。桥接结构208中的导体层可以是电连接到存储阵列结构204中的字线(例如，导体层)的字线部分。
图2C示出了分别位于存储阵列结构204的相应侧上的阶梯结构202-1和202-2。如图2C中所示，阶梯206可以包括沿x方向延伸的多个台阶214，并且在至少一个(例如，每个)台阶214上形成字线VIA触点216。存储阵列结构204可以包括一个或多个存储块，并且每个存储块包括一个或多个存储指220。每个存储指220可以包括多个存储串212，类似于3D存储器件200中的存储串112。存储串212可以与多个字线(例如，存储指220中的导体层)相交，从而形成多个存储单元，这些存储单元形成相应存储阵列结构中的存储单元阵列。在一些实施例中，沿着x方向和z方向延伸的GLS 210将存储阵列结构204中的存储单元沿着y方向划分成多个存储指220。
为了实现单向字线驱动方案，根据一些实施例，桥接结构208均(物理地和电气地)连接存储阵列结构204。因此，可以通过桥接结构208，从3D存储器件200的一侧上的相应字线VIA触点216，单向地(沿正或负x方向)驱动每个字线。如图2C中所示，由箭头指示的电流路径分别代表通过不同层级处的两条分开的字线的电流。
图3A-3D示出了阶梯结构(例如，102)的三个横截面图，每个横截面彼此正交。具体而言，图3A和3B分别描绘了沿着如图1B中所示的A-A’和B-B’方向的阶梯结构102的横截面图。图3A示出了阶梯106的横截面图，其示出了导体部分的非重叠部分。如图1B中所示，A-A’方向表示x-z平面，而B-B’方向表示z-y平面。图3C示出了阶梯结构102的台阶/层级的x-y横截面图。图3D示出了示例性导体部分的详细横截面图。图3A-3D还可以表示阶梯结构202-1/202-2沿着相同方向(如图2B中所示)的横截面图，除了桥接结构可以具有沿z方向的不同数量的导体/电介质层对之外。
如先前描述的，在3D存储器件中，阶梯结构可以包括阶梯以及与阶梯接触的桥接结构。如图3A和图3B中所示，阶梯结构可以包括阶梯306以及与阶梯306接触的桥接结构308(仅图3B中描绘的一部分)。可以在衬底302之上形成该阶梯结构，类似于3D存储器件100中的阶梯结构。绝缘结构350可以在至少阶梯306之上，使得至少阶梯306被放置在绝缘结构350中。字线VIA触点316可以是在绝缘结构350中形成的，并且落在相应台阶的着陆区域上。为了便于说明起见，仅描绘了一个字线VIA触点316。绝缘结构350可以包括任何适当的电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。字线VIA触点316可以包括钨、钴、铜、铝、多晶硅、掺杂的硅、硅化物或者其任意组合。类似于3D存储器件100中的那些，桥接结构308可以包括交错的多个导体层330和电介质层336。
如图3A和3B中所示，阶梯306包括沿x方向(例如，字线方向)延伸的多个台阶314。每个台阶314可以沿z方向具有不同的深度。在一些实施例中，除了顶部台阶之外，阶梯306包括在至少一个台阶314的顶表面处、并且电和物理地连接到桥接结构308中的同一层级处的导体层330的导体部分320。在一些实施例中，阶梯306中的每个台阶314可以包括相应的导体部分320。导体部分320可以与同一层级的电介质部分324(例如，沿x方向延伸)接触。可选地，在相应的台阶314中，导体部分320可以在另一个电介质部分上并与其接触，该另一个电介质部分在下面的电介质层326上并且与下面的电介质层326接触。在一些实施例中，在相应的台阶314中，导体部分320可以在电介质层326上并与其接触，而在它们之间没有任何其它电介质部分。在一些实施例中，阶梯306中的每个电介质层326与桥接结构308中的同一层级处与电介质层336接触。在一些实施例中，导体部分320可以在相应的台阶314中的一个以上电介质层336之上。
如图3A中所示，导体部分320沿着x方向延伸到相应的台阶314的着陆区域中。导体部分320的非重叠部分(在图3D中示出)可以在上部台阶314(例如，紧邻上部台阶314)的边缘处被切断(例如，不延伸到其中)。也就是说，沿着x方向，在相邻导体部分320的非重叠部分之间形成很少的重叠或者没有重叠。在一些实施例中，沿着x方向，在任何导体部分320的非重叠部分之间不形成重叠。在一些实施例中，沿着x方向，导体部分320的非重叠部分的宽度d可以等于或小于台阶314的尺寸。可以在导体部分320的非重叠部分上形成相应的字线VIA触点。
在一些实施例中，在台阶314中，电介质部分324和另一个电介质部分(如果形成的话)可以具有相同的材料，其与电介质层326的材料不同。在一些实施例中，电介质层326包括氧化硅。在一些实施例中，电介质部分324包括氮化硅。在一些实施例中，另一个电介质部分(如果形成的话)沿着x方向具有与导体部分320相同的尺寸。在台阶314中，电介质部分324和另一个电介质部分的底表面可以沿着z方向共面。沿着z方向，导体部分320的厚度可以等于或小于电介质部分324的厚度，并且另一个电介质部分(如果形成的话)的厚度可以小于电介质部分324的厚度。
如图3B中所示，沿着y方向，导体部分320的长度D可以等于或小于相应台阶314的尺寸。在一些实施例中，长度D等于相应台阶314沿着y方向的尺寸。在一些实施例中，长度D小于相应的台阶314的尺寸，并且在台阶314的远离桥接结构308的端部形成第二电介质部分323。第二电介质部分323可以沿着z方向具有与电介质部分324相同的厚度，并且第二电介质部分323可以具有与电介质部分324相同的材料。沿着x方向，第二电介质部分323的宽度可以小于、等于或大于导体部分320的宽度d。长度D和导体部分320的宽度d都可以足够大，以覆盖相应的台阶314的着陆区域，并且允许在期望的位置处形成相应的字线VIA触点316。
如图3A和3B中所示，导体部分320可以在同一台阶314中的至少相应的电介质层326之上。在一些实施例中，在每个台阶314中，导体部分320与相应的电介质层326接触并在其之上。同时，电介质部分324可以在阶梯306中，例如沿着x方向(例如，沿着负x方向)，从具有相应导体部分320的边界延伸到阶梯306与存储阵列结构之间的边界。在一些实施例中，沿着z方向，至少一个导体部分320在交错的多个电介质层326和电介质部分324之上。例如，电介质层326可以包括在同一台阶中的相应电介质层326、以及下部台阶314中的一个或多个电介质层326。电介质部分324可以包括下部台阶314中的一个或多个电介质部分324。在一些实施例中，沿z方向，所述至少一个导体部分320也位于同一台阶314中的另一电介质部分之上。如图3B中所示，位于导体部分320下方的所有电介质部分324和电介质层326都可以被称为电介质结构340，其沿z方向的厚度等于相应导体部分320的底表面与衬底302的顶表面之间的距离。在一些实施例中，沿着y方向的电介质结构340的长度等于导体部分320的长度(例如，长度D)。在一些实施例中，沿着x方向的电介质结构340的宽度等于导体部分320的宽度(例如，宽度d)。在一些实施例中，除了底部台阶314(例如，阶梯306的底部处的台阶314)之外，电介质结构340包括与下部台阶314(例如，沿负z方向在较低的标高/较大深度处的台阶314)相对应的至少一对的电介质部分324和电介质层326。在一些实施例中，除了底部台阶314之外，每个电介质结构340都包括与下部台阶314相对应的至少一对的电介质部分324和电介质层326、以及相应的台阶314中的电介质层326。
图3C示出了阶梯结构的横向截面图，其示出了GLS 310、导体层330、导体部分320和电介质部分324的空间关系。如图3B和3C中所示，在一些实施例中，阶梯306包括与桥接结构308接触的连接结构321。作为阶梯306的一部分并且沿着x方向延伸的连接结构321，可以包括在衬底302之上的交错的至少一个导体带和至少一个电介质带。在一些实施例中，连接结构321沿y方向的长度L等于或大于零。对于相应的台阶314，连接结构321沿着x方向的尺寸可以是相应的电介质层326的长度(例如，电介质部分324和导体部分320的宽度d的总和)。即，沿着x方向，连接结构321的尺寸可以与台阶314和桥接结构308之间的接触区域的长度相同。连接结构321沿着z方向的厚度可以与相应台阶314的高度相同。也就是说，连接结构321的厚度可以等于从台阶314/导体部分320的顶表面到衬底302的顶表面的距离。每个导体带可以与同一层级的导体层330和电介质部分324接触，并且每个电介质带可以与同一层级的电介质层336和电介质层326接触。导体带的材料可以与导体层330的材料相同，并且电介质带的材料可以与电介质层336的材料相同。
对于相应的台阶314，顶部导体带也可以与相应的导体部分320接触，从而电连接同一层级的导体部分320和导体层330。沿着z方向，每个导体带的厚度可以与相应导体层330的厚度相同。在一些实施例中，作为阶梯306的一部分的导体和电介质带，可以被视为导体层330和电介质层340沿着y方向的延伸并进入阶梯306中。在相应的台阶314的一些实施例中，电介质结构340与相应的连接结构321接触。
如图3C中所示，GLS 310可以沿x方向延伸并与桥接结构308(例如，或桥接结构308中的导体层330)接触。在一些实施例中，桥接结构308可以在GLS 310和阶梯306之间。在一些实施例中，沿着负y方向，导体部分320的宽度d可以减小。在各个实施例中，沿着负y方向，宽度d可以保持减小第一距离d1(例如，距桥接结构308或连接结构321(如果有的话)的边界)，并且保持第二距离d2不变。如图3C中所示，如果没有形成连接结构321，则d1和d2之和可以等于D，而如果形成连接结构321，则d1和d2之和可以等于(D-L)。在一些实施例中，d1理想地小，使得与d2相比可以忽略不计。例如，d1可以是d2的大约2％至大约20％(例如，2％、3％、5％、8％、10％、15％、18％、20％)。
图3D示出了导体部分320的详细结构。为了便于说明起见，在图3D中使用不同的图案/阴影来描绘导体部分320的各个部分。在一些实施例中，可以将导体部分320划分成非重叠部分320-1与重叠部分320-2和320-3。重叠部分320-2可以表示导体部分320的沿z方向与紧邻上部台阶(或者紧邻上部台阶的导体部分320)重叠的部分。重叠部分320-3可以表示导体部分320的沿z方向与紧邻下部台阶(或者紧邻下部台阶的导体部分320)重叠的部分。非重叠部分320-1可以表示导体部分320的不与任何上方或下部台阶重叠的部分。非重叠部分320-1和重叠部分320-3可以一起形成导体部分320的暴露在台阶314的顶表面上的部分。重叠部分320-2和非重叠部分320-1之间的边界(虽然不是物理上形成)可以是紧邻上部台阶314的边缘。如图3C和3D中所示，非重叠部分320-1与重叠部分320-2和320-3中的每一个接触。然后，导体部分320的总面积可以是沿着x-y平面的非重叠部分320-1与重叠部分320-2和320-3的总和。
在一些实施例中，重叠部分320-2和320-3可以具有名义上相同的形状和/或名义上相同的尺寸。在一些实施例中，如图3C中所示，重叠部分320-2具有直角三角形的形状，其中通过紧邻上部台阶314的边缘和电介质部分324沿x方向的边界形成直角。重叠部分320-2的横向尺寸可以沿着负y方向逐渐减小。在一些实施例中，电介质部分324的边界可以包括直角三角形的斜边(例如，重叠部分320-2)以及沿y方向的边界(例如，与紧邻上部台阶314的边缘对齐)和沿x方向的边界(例如，具有连接结构321或桥接结构308)。在一些实施例中，非重叠部分320-1可以具有直角梯形形状。非重叠部分320-1的横向尺寸可以沿着负y方向增大。也就是说，导体部分的宽度d可以沿着负y方向减小并且保持不变。
图4A-4D根据本公开内容的各种实施例示出了用于形成3D存储器件的示例性阶梯结构的制造工艺。图5A和图5B根据一些实施例示出了在离子注入工艺之前和之后的阶梯。图6是根据一些实施例用于形成3D存储器件的示例性阶梯结构的方法600的流程图。应当理解的是，方法600中所示出的操作不是穷举的，并且在所示的操作之前、之后或之间也可以执行其它操作。此外，这些操作中的一些操作可以同时地执行，或者以与图6中所示的顺序不同的顺序来执行。
参照图6，方法600开始于操作602处，其中在操作602处，形成具有阶梯和桥接结构的阶梯结构。图4A示出了对应的结构。
如图4A中所示，在衬底402之上形成具有阶梯406和桥接结构408的阶梯结构。阶梯406可以与桥接结构408接触。阶梯406可以包括交错的多个牺牲层429和多个电介质层426，以形成沿x方向延伸的多个台阶414(例如，参考图3A中的台阶314)。每个台阶414可以包括至少一对牺牲层429/电介质层426。桥接结构408可以包括交错的多个牺牲层439和多个电介质层436。在一些实施例中，每一个牺牲层439与同一层级的相应牺牲层429接触，并且每一个电介质层436与同一层级的相应电介质层436接触。在一些实施例中，牺牲层439和429包括相同的材料，诸如氮化硅。在一些实施例中，电介质层436和426包括相同的材料，诸如氧化硅。
为了形成堆叠结构，可以首先形成材料堆叠。该材料堆叠可以包括垂直交错的第一电介质材料层和第二电介质材料层。在一些实施例中，该材料堆叠是电介质堆叠，并且第一材料层和第二材料层包括不同的电介质材料。可以将交错的第一电介质材料层和第二电介质材料层交错地沉积在衬底402上方。在一些实施例中，第一电介质材料层包括氮化硅层，并且第二电介质材料层包括氧化硅层。可以通过包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的一种或多种薄膜沉积工艺来形成材料堆叠。
可以对材料堆叠的一部分进行图案化以形成堆叠结构。在一些实施例中，可以使用单独的掩模(例如，单独的刻蚀工艺)，来形成阶梯406和桥接结构408。在一些实施例中，阶梯406的形成包括在材料堆叠之上，使用刻蚀掩模(例如，图案化的光刻胶或PR层)来重复刻蚀材料堆叠。可以通常从所有方向向内且递增地反复修整刻蚀掩模，以露出材料堆叠的要被刻蚀的部分。修整的PR的量可以与台阶的尺寸直接相关(例如，决定性的)。例如，沿x方向的修整PR的量可以确定台阶414沿x方向的宽度。可以使用适当的刻蚀(例如，诸如湿刻蚀之类的各向同性刻蚀)来获得PR层的修整。可以连续地形成并修整一个或多个PR层，以形成台阶。在一些实施例中，例如，使用诸如干刻蚀和/或湿刻蚀之类的适当刻蚀工艺来刻蚀材料堆叠之后，对PR层进行修整。在一些实施例中，在PR层的每次修整之后，沿着z方向将材料堆叠刻蚀一个台阶深度。该台阶深度可以等于一个台阶中包括的电介质层对的数量(例如，第一电介质层/第二电介质层的数量)。在一些实施例中，电介质材料层对的数量为一。光刻胶掩模的修整工艺，随后是材料堆叠的刻蚀工艺，在本文被称为修整-刻蚀循环。修整-刻蚀循环的数量可以确定沿y轴在材料中形成的台阶的数量。在一些实施例中，在形成台阶之后，第一电介质材料层可以形成牺牲层429，并且第二电介质材料层可以形成电介质层426。可以形成阶梯406。在一些实施例中，每个台阶414包括一对牺牲层429和下面的电介质层426(例如，一个牺牲/电介质对)。
在各个实施例中，可以通过对材料堆叠的另一部分进行图案化来形成桥接结构408。根据桥接结构408的设计，可以使用或不使用刻蚀掩模。在各个实施例中，桥接结构408可以具有如图1B中所示的“壁形”结构或者如图2B中所示的阶梯形状。可以通过相同的刻蚀工艺或通过不同的刻蚀工艺来与阶梯406形成桥接结构408。在一些实施例中，桥接结构408的形成包括光刻工艺，随后是适当的刻蚀工艺(诸如干刻蚀和/或湿刻蚀)。可以形成具有阶梯406和桥接结构408的阶梯结构。
在一些实施例中，在形成阶梯406之后，在相应的台阶414的顶表面处暴露牺牲层429。在每个台阶414中，电介质层426可以在牺牲层429之下。在一些实施例中，如图4A中所示，可以在台阶414的顶表面上形成保护层425，以在随后的对台阶414的离子注入工艺中提供缓冲和保护，使得下面的牺牲层429可以具有优化的物理特性。保护层425可以至少覆盖台阶414的将经受离子注入工艺的部分(即，牺牲层429)。例如，保护层425可以至少覆盖台阶414的着陆区域(或可能的着陆区域)(例如，牺牲层429)。保护层425可以包括沿z方向具有适当厚度的任何适当材料，并且可以利用任何适当方法来形成。在一些实施例中，保护层425包括电介质材料层。在一些实施例中，保护层425包括第二电介质材料层的在台阶414的形成期间没有被完全刻蚀掉的部分(例如，氧化硅)。也就是说，在阶梯406中紧邻第一电介质材料层上方的第二电介质材料层的至少一部分，可以在材料堆叠的刻蚀期间被保留。在一些实施例中，对用于形成台阶414的刻蚀时间进行控制，以确保保护层425具有期望的厚度。在一些实施例中，单独地或除了受控刻蚀之外，也可以通过适当的沉积工艺(例如，CVD、ALD和/或PVD)来形成保护层425，以在台阶414上沉积诸如氧化硅的电介质材料层(即，牺牲层429)。
图5A示出了离子注入工艺之前的台阶414的放大视图500。如图5A中所示，在一些实施例中，可以通过保护层425来覆盖每个台阶414中的牺牲层429，该保护层425包括紧邻牺牲层429上方的第二电介质材料的整个层。在一些实施例中，在离子注入工艺之前，台阶414包括保护层425和下面的牺牲层429。电介质层426可以在相应的牺牲层429之下，并且与紧邻下部台阶414的保护层425接触。
参照图6，方法600转到操作604处，其中在操作604处，执行离子注入工艺以在相应的台阶的顶表面上形成牺牲部分。图4B示出了对应的结构。
如图4B中所示，可以执行离子注入工艺以在至少一个台阶414的顶表面上形成牺牲部分419。在一些实施例中，形成多个牺牲部分419，每个牺牲部分419在相应的台阶414上。牺牲部分419可以至少覆盖相应台阶414的着陆区域。在一些实施例中，牺牲部分419覆盖相应台阶414的整个宽度d(例如，沿x方向，返回参考图3A)。牺牲部分419可以在紧邻上部台阶414的边缘处被切断，使得牺牲部分419不沿着x方向在上部台阶414之下延伸。在各个实施例中，具有长度D的牺牲部分419可以覆盖或可以不覆盖相应台阶414的全部长度(例如，沿y方向，返回参考图3B)。根据离子注入工艺，牺牲部分419可以在桥接结构408和阶梯406之间的边界处被切断，或可以不被切断。沿着z方向，牺牲部分419的厚度可以小于或等于牺牲层429的厚度。在一些实施例中，牺牲部分419的厚度等于牺牲层429的厚度。
离子注入可以改变牺牲层429的被处理部分(即，牺牲部分419)的物理性质。在一些实施例中，离子可以对牺牲部分419进行轰击以具有更高的孔隙率，使得在随后的栅极替换工艺中，用于去除牺牲层429的刻蚀剂可以在牺牲部分419上具有比牺牲层429更高的刻蚀率。也就是说，用于去除牺牲层429的刻蚀剂可以选择性地刻蚀牺牲层429之上的牺牲部分419。在一些实施例中，牺牲部分419具有低于牺牲层429的密度，从而使其更容易被刻蚀。在一些实施例中，对牺牲部分419的刻蚀率与对牺牲层429的刻蚀率之间的比率可以为大约3：1。在各个实施例中，离子注入工艺以任何适当的能量并利用适当的离子，来采用倾斜的离子注入工艺。在一些实施例中，倾斜离子注入工艺也可以将离子注入到桥接结构408中。在一些实施例中，离子包括硼(B)离子。可选地，可以在离子注入之后执行热处理(诸如退火工艺)。
在一些实施例中，牺牲层429的未经历离子注入工艺并且在上部台阶414之下的部分(返回参考图3A)，可以在相应的台阶414中形成电介质部分。该电介质部分可以与牺牲部分419在紧邻上部台阶414的边缘处接触。在一些实施例中，如果牺牲部分419的厚度小于牺牲层429的厚度，则在牺牲部分419之下形成初始的另一电介质部分(未示出)。初始的另一电介质部分可以通过在牺牲部分419之下的牺牲层429的部分来形成，并且其不经历离子注入工艺。在一些实施例中，初始的另一电介质部分沿x方向的宽度与相应的牺牲部分419相同，并且初始的另一电介质部分沿着z方向的厚度小于相应的电介质部分(或牺牲层429)的厚度。在一些实施例中，初始的另一电介质部分沿着y方向的长度可以等于导体部分420的长度(例如，长度D)。在一些实施例中，沿着z方向，每个台阶414包括牺牲部分419和至少下面的电介质层426(以及初始的另一电介质部分(如果形成的话))。此外，除了底部台阶414之外，每个台阶414可以在下部台阶414的一对或多对电介质部分和电介质层426之上。
可选地，牺牲部分419沿y方向可以不完全覆盖台阶414，并且可以通过牺牲层429的经过离子注入工艺的部分之外的部分来形成第二电介质部分423。在一些实施例中，第二电介质部分423沿x方向的宽度可以小于、等于或大于相应台阶414的宽度(例如，宽度d)。在一些实施例中，第二电介质部分423沿z方向的厚度可以等于或小于相应的牺牲层429的厚度。
图5B示出了在离子注入工艺之后的台阶414的放大视图502。如图5B中所示，可以在相应的保护层425下方，在每个台阶414中形成牺牲部分419。相邻台阶414的牺牲部分419可以沿任何方向不重叠。可选地，可以在离子注入工艺之后去除保护层425以暴露下面的牺牲部分419。在一些实施例中，执行适当的刻蚀工艺(例如，干刻蚀和/或湿刻蚀)，以去除保护层425。因此，每个台阶414的电介质层426可以在相应的台阶414的边缘处被切断。在一些实施例中，保留保护层425。
参照图6，方法600转到操作606，其中在操作606中，在桥接结构中形成多个横向凹槽，并且从每个牺牲部分形成横向凹槽部分。图4C示出了对应的结构。
如图4C中所示，可以在桥接结构408中形成多个横向凹槽428，并且可以从相应的牺牲部分419形成横向凹槽部分418。在一些实施例中，可以在形成横向凹槽428和横向凹槽部分418之前，形成与桥接结构408接触的GLS(例如，狭缝结构，返回参考图3C中的GLS310)。GLS可以在阶梯结构中在x-z平面中延伸，从而暴露衬底402和桥接结构408中的牺牲/电介质对(439/436)。采用适当的刻蚀剂(例如，磷酸)的刻蚀工艺可以用于通过GLS去除牺牲层439和牺牲部分419。在一些实施例中，刻蚀工艺包括诸如湿刻蚀之类的各向同性刻蚀工艺。刻蚀剂在同一刻蚀过程中，例如同时地去除暴露在GLS的侧壁上的所有牺牲层439以及牺牲部分419。可以保留电介质层436。可以通过去除牺牲层439来形成横向凹槽428，并且可以通过去除牺牲部分419来形成横向凹槽部分418。
在一些实施例中，如果在刻蚀工艺之前去除保护层425，则在相应的台阶414的顶表面上暴露相应的横向凹槽部分418。在一些实施例中，如果保留保护层425，则在相应的保护层425的下方形成横向凹槽部分418。在一些实施例中，横向凹槽部分418横向地(沿负y方向)与第二电介质部分423接触。在一些实施例中，横向凹槽部分418与下面的电介质层426接触。
在一些实施例中，相对于牺牲层439，刻蚀剂在牺牲部分419上具有更高的刻蚀率。对牺牲部分419的刻蚀率与对牺牲层439的刻蚀率的比率可以在大约5：1至大约2：1的范围内。在一些实施例中，该比率是约3∶1。因为刻蚀剂从GLS到达阶梯406，所以由于对牺牲部分419的更高的刻蚀率，电介质部分的一部分可能被过度刻蚀。电介质部分的过度刻蚀部分可能与紧邻上部台阶414重叠，并对应于随后形成的导体部分的重叠部分(例如，返回参考图3D中的重叠部分320-2)。过度刻蚀的部分可以是横向凹槽部分418的一部分。在一些实施例中，对刻蚀时间进行控制，使得电介质材料中的在每个横向凹槽部分418之下的至少期望部分(例如，沿y方向的期望长度)被保留。在横向凹槽部分418之下的保留的电介质材料可以在着陆区域之下形成相应的电介质结构(例如，返回参考图3A)，其中将在该着陆区域上形成相应字线VIA触点。
在一些实施例中，可以在刻蚀工艺中去除牺牲部分419之下的阶梯406的一部分。如图4C中所示，阶梯406的被去除部分可以包括在牺牲部分419之下的电介质部分的一些部分和电介质层426的一些部分(例如，在下部台阶414中)。在一些实施例中，阶梯406的被去除部分可以在名义上沿着y方向具有长度L，并且沿着x方向具有与牺牲层429相同的长度。在一些实施例中，如果沿着z方向，牺牲部分419的厚度小于牺牲层429的厚度，则刻蚀剂还去除每个初始的另一电介质部分的一部分，从而形成接触横向凹槽部分418并在横向凹槽部分418之下的相应的另一电介质部分。
在一些实施例中，在刻蚀工艺之前，在阶梯结构之上形成绝缘结构450，使得至少阶梯406在绝缘结构450中。绝缘结构450可以包括适当的电介质材料，并且通过诸如CVD、ALD和/或PVD之类的任何适当沉积方法来沉积。在一些实施例中，绝缘结构450包括氧化硅，并且通过CVD来沉积。在一些实施例中，如果在形成绝缘结构450之前去除保护层425，则可以沉积电介质材料以使其与牺牲部分419接触，从而形成绝缘结构450。在一些实施例中，如果保留保护层425，则沉积的电介质材料可以积聚在保护层425上。然后，绝缘结构450可以包括保护层425以及其上的任何沉积的电介质材料。应当注意到的是，可以在形成阶梯406之后并且在形成字线VIA触点之前的任何适当的时间，形成绝缘结构450。形成绝缘结构450的具体时机不应受到本公开内容的实施例的限制。
参照图6，方法600转到操作608，其中在操作608中，在横向凹槽中形成多个导体层，并且在相应的横向凹槽部分中形成导体部分。图4D示出了对应的结构。
如图4C中所示，可以在桥接结构408中形成多个导体层430，并且可以在阶梯406中的相应台阶414中形成导体部分420。在一些实施例中，执行诸如ALD、CVD和/或PVD之类的适当的沉积工艺，以在相同的工艺中，沉积适当的导体材料来填充横向凹槽428和横向凹槽部分418。该导体材料可以从GLS填充横向凹槽428和横向凹槽部分418。相应的横向凹槽部分418的过度刻蚀部分可以用导体材料进行填充，以形成在紧邻上部台阶414下方的导体部分420的重叠部分。横向凹槽部分418的另一部分可以用导体材料进行填充，以形成非重叠部分和另一重叠部分(例如，返回分别参考图3D中的非重叠部分320-1和重叠部分320-3)，它们都位于相应台阶414的顶表面上。在一些实施例中，导体材料还可以填充牺牲部分419(或导体部分420)下面的阶梯406的被去除部分，从而形成连接结构421(返回参考图3C)。导体材料可以包括钨、钴、铜、铝、多晶硅、掺杂的硅、硅化物或者其任意组合。
参照图6，方法600转到操作610，其中在操作610中，形成与相应的导体部分接触的字线VIA触点。图4E示出了对应的结构。
如图4E中所示，字线VIA触点416是在绝缘结构450中形成的并与相应的导体部分420接触。在一些实施例中，在相应的导体部分420的非重叠部分上形成字线VIA触点416。可以通过对绝缘结构450进行图案化以形成暴露导体部分420的开口，并沉积适当的导电材料以填充该开口，来形成字线VIA触点416。在一些实施例中，绝缘结构450的图案化包括光刻工艺，随后是适当的刻蚀工艺(例如，干刻蚀和/或湿刻蚀)。导电材料包括钨、钴、铜、铝、多晶硅、掺杂的硅、硅化物或者其任意组合。在一些实施例中，在形成导体层430和导体部分420之后，在GLS中形成ACS。
本公开内容的实施例提供了一种3D存储器件。该3D存储器件包括存储阵列结构和阶梯结构。所述阶梯结构位于所述存储阵列结构中间，并且沿横向方向将所述存储阵列结构划分成第一存储阵列结构和第二存储阵列结构。所述阶梯结构包括沿所述横向方向延伸的多个台阶、以及与所述第一存储阵列结构和所述第二存储阵列结构接触的桥接结构。所述多个台阶包括一个或多个电介质对上方的台阶。所述台阶包括：在所述台阶的顶表面上并且与所述桥接结构接触并电连接到所述桥接结构的导体部分，以及与所述导体部分处于同一层级并与所述导体部分接触的电介质部分。所述台阶通过所述桥接结构电连接到所述第一存储阵列结构和所述第二存储阵列结构中的至少一个。沿着垂直于所述横向方向的第二横向方向并且远离所述桥接结构，所述导体部分的宽度减小。
在一些实施例中，所述导体部分的一部分与上部台阶重叠。
在一些实施例中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
在一些实施例中，所述导体部分的所述部分具有直角三角形的横向形状。
在一些实施例中，所述台阶还包括：在所述导体部分和所述电介质部分之下的电介质层。
在一些实施例中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
在一些实施例中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述台阶的尺寸。
在一些实施例中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述台阶的第二尺寸。
在一些实施例中，所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
在一些实施例中，所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种。在一些实施例中，所述电介质部分包括氮化硅。在一些实施例中，所述电介质层包括氧化硅。
在一些实施例中，所述桥接结构包括交错的多个导体层，每个导体层与所述第一存储阵列结构和所述第二存储阵列结构接触。在一些实施例中，所述导体部分与同一层级处的相应的导体层接触并电连接到所述相应的导体层。
在一些实施例中，所述一个或多个电介质对中的每个电介质对包括与下部台阶相对应的电介质部分和电介质层。
本公开内容的实施例提供了一种3D存储器件。该3D存储器件包括存储阵列结构、以及与所述存储阵列结构接触的着陆结构。所述着陆结构包括多个着陆区域以及与所述存储阵列结构接触的桥接结构，其中每个着陆区域处于沿横向方向延伸的相应深度。所述多个着陆区域均包括在相应的顶表面上的导体部分和与所述导体部分在同一层级处并且与所述导体部分接触的电介质部分。所述导体部分通过所述桥接结构电连接到所述存储阵列结构。所述导体部分的宽度沿垂直于所述横向方向的第二横向方向并远离所述桥接结构减小。所述多个着陆区域均在一个或多个电介质对上方。
在一些实施例中，所述导体部分的一部分与上方着陆区域重叠。
在一些实施例中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
在一些实施例中，所述导体部分的所述部分具有直角三角形的横向形状。
在一些实施例中，所述多个着陆区域还包括：在所述导体部分和所述电介质部分之下的电介质层。
在一些实施例中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
在一些实施例中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述相应的着陆区域的尺寸。
在一些实施例中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述相应的着陆区域的第二尺寸。
在一些实施例中，所述着陆结构包括沿所述横向方向延伸的多个台阶。在一些实施例中，所述多个着陆区域中的每个着陆区域在所述相应台阶的顶表面上。
在一些实施例中，所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
在一些实施例中，所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种。在一些实施例中，所述电介质部分包括氮化硅。在一些实施例中，所述电介质层包括氧化硅。
在一些实施例中，所述桥接结构包括交错的多个导体层，每个导体层与所述存储阵列结构接触。在一些实施例中，所述导体部分与所述第二导体中的处于同一层级处的相应导体接触并电连接到所述相应导体。
在一些实施例中，所述一个或多个电介质对中的每个电介质对包括与下部着陆区域相对应的电介质部分和电介质层。
本公开内容的实施例提供了一种3D存储器件。该3D存储器件包括存储阵列结构和阶梯结构。所述阶梯结构包括沿横向方向延伸的多个台阶。所述多个台阶包括台阶，所述台阶具有位于所述台阶的顶表面上的导体部分和与所述导体部分在同一层级处并与所述导体部分接触的电介质部分。所述导体部分电连接到所述存储阵列结构。沿垂直于所述横向方向的第二横向方向，所述导体部分的宽度变化。
在一些实施例中，所述导体部分的一部分与上部台阶重叠。
在一些实施例中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
在一些实施例中，所述导体部分的所述部分具有直角三角形的横向形状。
在一些实施例中，所述台阶结构还包括：在所述导体部分和所述电介质部分之下的电介质层。
在一些实施例中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
在一些实施例中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述台阶的尺寸。
在一些实施例中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述台阶的第二尺寸。
在一些实施例中，所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
在一些实施例中，所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种。在一些实施例中，所述电介质部分包括氮化硅。在一些实施例中，所述电介质层包括氧化硅。
在一些实施例中，该3D存储器件还包括与所述阶梯结构和所述存储阵列结构接触的桥接结构。所述桥接结构包括交错的多个导体层，每个导体层与所述存储阵列结构接触。所述导体部分与所述导体层中的同一层级处的导体层接触并电连接到所述导体层。所述阶梯结构通过所述桥接结构电连接到所述存储阵列结构。
在一些实施例中，所述一个或多个电介质对中的每个电介质对包括与下部台阶相对应的电介质部分和电介质层。
本公开内容的实施例提供了一种用于形成3D存储器件的阶梯结构的方法。该方法包括以下的操作。首先，形成多个台阶，所述多个台阶具有在多个台阶中交错的多个第一牺牲层和多个第一电介质层。形成与所述多个台阶接触的桥接结构，所述桥接结构具有交错的多个第二牺牲层和多个第二电介质层。每个第一牺牲层与同一层级处的相应第二牺牲层接触，并且每个第一电介质层与同一层级处的相应第二电介质层接触。在与所述台阶中的至少一个台阶相对应的所述第一牺牲层中形成牺牲部分。所述牺牲部分在所述相应台阶的顶表面处并且在上部台阶的边缘处被切断。通过同一刻蚀工艺来去除所述第二牺牲层和所述牺牲部分，以分别形成多个横向凹槽和横向凹槽部分。在所述横向凹槽中形成多个导体层，并且导体部分是在所述横向凹槽部分中形成的，并且所述导体部分与所述导体层中的相应导体层接触。
在一些实施例中，该方法还包括：在所述相应的第一牺牲层中形成电介质部分。所述牺牲部分与所述牺牲部分接触并与所述牺牲部分在同一层级处。
在一些实施例中，在所述刻蚀工艺中，对所述牺牲部分的刻蚀率高于对所述第二牺牲层的刻蚀率。
在一些实施例中，对所述牺牲部分的刻蚀率与对所述第二牺牲层的刻蚀率的比率约为3：1。
在一些实施例中，形成所述横向凹槽部分还包括：通过所述刻蚀工艺来去除在所述上部台阶之下的所述电介质部分的一部分。
在一些实施例中，形成所述牺牲部分包括：在所述台阶中的至少一个台阶的所述第一牺牲层的暴露部分上执行离子注入工艺，以在所述刻蚀工艺中改变所述第一牺牲层的所述暴露部分的刻蚀率。
在一些实施例中，所述离子注入工艺包括利用硼(B)的倾斜离子注入工艺。
在一些实施例中，该方法还包括：在所述离子注入工艺之前，在所述第一牺牲层上形成保护层。
在一些实施例中，该方法还包括：在所述离子注入工艺之后，去除所述保护层。
在一些实施例中，该方法还包括：保留与所述牺牲部分之下的下部台阶相对应的所述第一牺牲层和所述第一电介质层的一部分。
在一些实施例中，该方法还包括：通过所述刻蚀工艺，去除在所述牺牲部分之下的所述第一牺牲层和所述第一电介质层的另一部分。
在一些实施例中，该方法还包括：在所述阶梯结构中形成狭缝结构；以及通过所述狭缝结构，去除所述多个第二牺牲层和所述牺牲部分。
在一些实施例中，形成所述多个导体和所述导体部分包括：沉积导体材料以填充在所述横向凹槽和所述横向凹槽部分中。
在一些实施例中，该方法还包括：在所述导体部分上形成触点。
前述的具体实施方式的描述将这么揭示本公开内容的一般性质，以在不脱离本公开内容的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地针对这样特定实施例的各种应用进行修改和/或调整，而无需过度的实验。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开的实施例的等同物的含义和范围内。应当理解的是，本文中的措辞或术语仅是用于描述目的而非做出限制，使得本说明书的术语或措辞将由熟练技术人员根据教导和指导来解释。
上面借助于用于示出指定功能的实现以及其关系的功能构建框，来描述了本公开内容的实施例。为了便于描述起见，本文任意规定了这些功能构建框的边界。可以定义替代的边界，只要能适当地执行指定的功能以及其关系即可。
发明内容和摘要部分可以阐述如由发明人预期的本公开内容的一个或多个但不是所有示例性实施例，并且因此，其并不旨在以任何方式对本公开内容和所附权利要求进行限定。
本公开内容的广度和范围不应受到任何上述示例性实施例的限制，而应当仅根据所附权利要求及其等同物来限定。

Claims (51)

1.一种三维(3D)存储器件，包括：
存储阵列结构；以及
阶梯结构，其在所述存储阵列结构的中间，并且沿横向方向将所述存储阵列结构划分成第一存储阵列结构和第二存储阵列结构，所述阶梯结构包括：(i)沿所述横向方向延伸的多个台阶；以及(ii)与所述第一存储阵列结构和所述第二存储阵列结构接触的桥接结构，所述多个台阶包括一个或多个电介质对上方的台阶，其中，
所述台阶包括：在所述台阶的顶表面上并与所述桥接结构接触且电连接到所述桥接结构的导体部分，以及与所述导体部分在同一层级处且与所述导体部分接触的电介质部分，所述台阶通过所述桥接结构电连接到所述第一存储阵列结构和所述第二存储阵列结构中的至少一个；以及
沿着垂直于所述横向方向的第二横向方向并且远离所述桥接结构，所述导体部分的宽度减小。
2.根据权利要求1所述的3D存储器件，其中，所述导体部分的一部分与上部台阶重叠。
3.根据权利要求2所述的3D存储器件，其中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
4.根据权利要求3所述的3D存储器件，其中，所述导体部分的所述部分具有直角三角形的横向形状。
5.根据权利要求1-4中的任何一项所述的3D存储器件，其中，所述台阶还包括：
在所述导体部分和所述电介质部分之下的电介质层。
6.根据权利要求5所述的3D存储器件，其中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
7.根据权利要求5或6所述的3D存储器件，其中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述台阶的尺寸。
8.根据权利要求1-7中的任何一项所述的3D存储器件，其中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述台阶的第二尺寸。
9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，
所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
10.根据权利要求1-9中的任何一项所述的3D存储器件，其中：
所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种；
所述电介质部分包括氮化硅；以及
所述电介质层包括氧化硅。
11.根据权利要求1-10中的任何一项所述的3D存储器件，其中：
所述桥接结构包括交错的多个导体层，每个导体层与所述第一存储阵列结构和所述第二存储阵列结构接触；以及
所述导体部分与在同一层级处的相应导体层接触并电连接到所述相应导体层。
12.根据权利要求1-11中的任何一项所述的3D存储器件，其中，所述一个或多个电介质对中的每个电介质对包括与下部台阶相对应的电介质部分和电介质层。
13.一种三维(3D)存储器件，包括：
存储阵列结构；以及
着陆结构，其与所述存储阵列结构接触，所述着陆结构包括：(i)多个着陆区域，每个着陆区域处于沿横向方向延伸的相应深度，以及(ii)与所述存储阵列结构接触的桥接结构，其中，
所述多个着陆区域均包括在相应顶表面上的导体部分和与所述导体部分在同一层级处并且与所述导体部分接触的电介质部分，所述导体部分通过所述桥接结构电连接到所述存储阵列结构，并且所述导体部分的宽度沿垂直于所述横向方向的第二横向方向且远离所述桥接结构减小；以及
所述多个着陆区域均在一个或多个电介质对上方。
14.根据权利要求13所述的3D存储器件，其中，所述导体部分的一部分与上部着陆区域重叠。
15.根据权利要求14所述的3D存储器件，其中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
16.根据权利要求15所述的3D存储器件，其中，所述导体部分的所述部分具有直角三角形的横向形状。
17.根据权利要求13-16中的任何一项所述的3D存储器件，其中，所述多个着陆区域还包括：
在所述导体部分和所述电介质部分之下的电介质层。
18.根据权利要求17所述的3D存储器件，其中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
19.根据权利要求14-18中的任何一项所述的3D存储器件，其中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述相应着陆区域的尺寸。
20.根据权利要求13-19中的任何一项所述的3D存储器件，其中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述相应着陆区域的第二尺寸。
21.根据权利要求13-20中的任何一项所述的3D存储器件，其中：
所述着陆结构包括沿所述横向方向延伸的多个台阶；以及
所述多个着陆区域中的每个着陆区域在所述相应台阶的顶表面上。
22.根据权利要求21所述的3D存储器件，其中，
所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
23.根据权利要求13-22中的任何一项所述的3D存储器件，其中：
所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种；
所述电介质部分包括氮化硅；以及
所述电介质层包括氧化硅。
24.根据权利要求13-23中的任何一项所述的3D存储器件，其中：
所述桥接结构包括交错的多个导体层，每个导体层与所述存储阵列结构接触；以及
所述导体部分与所述第二导体中的在同一层级处的相应第二导体接触并电连接到所述相应第二导体。
25.根据权利要求13-24中的任何一项所述的3D存储器件，其中，所述一个或多个电介质对中的每个电介质对包括与下部着陆区域相对应的电介质部分和电介质层。
26.一种三维(3D)存储器件，包括：
存储阵列结构；以及
阶梯结构，其包括沿横向方向延伸的多个台阶，所述多个台阶包括含有以下部分的台阶：在所述台阶的顶表面上的导体部分和在同一层级处并与所述导体部分接触的电介质部分，所述导体部分电连接到所述存储阵列结构，其中，
沿垂直于所述横向方向的第二横向方向，所述导体部分的宽度变化。
27.根据权利要求26所述的3D存储器件，其中，所述导体部分的一部分与上部台阶重叠。
28.根据权利要求27所述的3D存储器件，其中，所述导体部分的所述部分的横向尺寸沿着所述第二横向方向减小。
29.根据权利要求28所述的3D存储器件，其中，所述导体部分的所述部分具有直角三角形的横向形状。
30.根据权利要求26-29中的任何一项所述的3D存储器件，其中，所述台阶结构还包括在所述导体部分和所述电介质部分之下的电介质层。
31.根据权利要求30所述的3D存储器件，其中，所述导体部分和所述电介质层均在所述一个或多个电介质对上方。
32.根据权利要求26-31中的任何一项所述的3D存储器件，其中，沿着所述横向方向，所述导体部分的另一部分的宽度等于所述台阶的尺寸。
33.根据权利要求26-32中的任何一项所述的3D存储器件，其中，沿着所述第二横向方向，所述导体部分的长度等于或小于所述台阶的第二尺寸。
34.根据权利要求26-33中的任何一项所述的3D存储器件，其中，
所述导体部分的厚度沿垂直方向等于或小于所述电介质部分的厚度。
35.根据权利要求26-34中的任何一项所述的3D存储器件，其中：
所述导体部分包括钨、钴、铜、铝、硅化物和多晶硅中的至少一种；
所述电介质部分包括氮化硅；以及
所述电介质层包括氧化硅。
36.根据权利要求26-35中的任何一项所述的3D存储器件，还包括与所述阶梯结构和所述存储阵列结构接触的桥接结构，其中：
所述桥接结构包括交错的多个导体层，每个导体层与所述存储阵列结构接触；
所述导体部分与所述导体层中的在同一层级处的导体层接触并电连接到所述导体层；以及
所述阶梯结构通过所述桥接结构电连接到所述存储阵列结构。
37.根据权利要求26-36中的任何一项所述的3D存储器件，其中，所述一个或多个电介质对中的每个电介质对包括与下部台阶相对应的电介质部分和电介质层。
38.一种用于形成三维(3D)存储器件的阶梯结构的方法，包括：
形成多个台阶，所述多个台阶包括在多个台阶中交错的多个第一牺牲层和多个第一电介质层；
形成与所述多个台阶接触的桥接结构，所述桥接结构包括交错的多个第二牺牲层和多个第二电介质层，每个第一牺牲层与同一层级的相应第二牺牲层接触，并且每个第一电介质层与同一层级的相应第二电介质层接触；
在与所述台阶中的至少一个台阶相对应的所述第一牺牲层中形成牺牲部分，所述牺牲部分在所述相应台阶的顶表面处并且在上部台阶的边缘处被切断；
通过同一刻蚀工艺来去除所述第二牺牲层和所述牺牲部分，以分别形成多个横向凹槽和横向凹槽部分；以及
(i)在所述横向凹槽中形成多个导体层，并且(ii)在所述横向凹槽部分中形成导体部分，并且所述导体部分与所述导体层中的相应导体层接触。
39.根据权利要求38所述的方法，还包括：在相应第一牺牲层中形成电介质部分，所述牺牲部分与所述牺牲部分接触并与所述牺牲部分在同一层级处。
40.根据权利要求38或39所述的方法，其中，在所述刻蚀工艺中，对所述牺牲部分的刻蚀率高于对所述第二牺牲层的刻蚀率。
41.根据权利要求40所述的方法，其中，对所述牺牲部分的刻蚀率与对所述第二牺牲层的刻蚀率的比率约为3：1。
42.根据权利要求39所述的方法，其中，形成所述横向凹槽部分还包括：通过所述刻蚀工艺来去除在所述上部台阶之下的所述电介质部分的一部分。
43.根据权利要求38-42中的任何一项所述的方法，其中，形成所述牺牲部分包括：
在所述台阶中的所述至少一个台阶的所述第一牺牲层的暴露部分上执行离子注入工艺，以在所述刻蚀工艺中改变所述第一牺牲层的所述暴露部分的刻蚀率。
44.根据权利要求38所述的方法，其中，所述离子注入工艺包括利用硼(B)的倾斜离子注入工艺。
45.根据权利要求43或44所述的方法，还包括：在所述离子注入工艺之前，在所述第一牺牲层上形成保护层。
46.根据权利要求45所述的方法，还包括：在所述离子注入工艺之后，去除所述保护层。
47.根据权利要求38-46中的任何一项所述的方法，还包括保留与在所述牺牲部分之下的下部台阶相对应的所述第一牺牲层和所述第一电介质层的一部分。
48.根据权利要求46所述的方法，还包括通过所述刻蚀工艺，去除在所述牺牲部分之下的所述第一牺牲层和所述第一电介质层的另一部分。
49.根据权利要求38-48中的任何一项所述的方法，还包括：
在所述阶梯结构中形成狭缝结构；以及
通过所述狭缝结构，去除所述多个第二牺牲层和所述牺牲部分。
50.根据权利要求49中的任何一项所述的方法，其中，形成所述多个导体和所述导体部分包括：沉积导体材料以填充在所述横向凹槽和所述横向凹槽部分中。
51.根据权利要求38-50中的任何一项所述的方法，还包括在所述导体部分上形成触点。
CN202080001205.5A 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法 Active CN111819690B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110608548.4A CN113345905B (zh) 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/094649 WO2021243698A1 (en) 2020-06-05 2020-06-05 Staircase structure in three-dimensional memory device and method for forming the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110608548.4A Division CN113345905B (zh) 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法

Publications (2)

Publication Number Publication Date
CN111819690A true CN111819690A (zh) 2020-10-23
CN111819690B CN111819690B (zh) 2021-05-14

Family

ID=72860045

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202080001205.5A Active CN111819690B (zh) 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法
CN202110608548.4A Active CN113345905B (zh) 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202110608548.4A Active CN113345905B (zh) 2020-06-05 2020-06-05 三维存储器件中的阶梯结构及用于形成其的方法

Country Status (7)

Country Link
US (3) US11233007B2 (zh)
EP (1) EP3953969B1 (zh)
JP (2) JP7317989B2 (zh)
KR (1) KR20210152471A (zh)
CN (2) CN111819690B (zh)
TW (1) TWI741696B (zh)
WO (1) WO2021243698A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112534576A (zh) * 2020-11-04 2021-03-19 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
CN112534576B (zh) * 2020-11-04 2024-05-24 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3953969B1 (en) * 2020-06-05 2024-05-29 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11665894B2 (en) * 2021-03-04 2023-05-30 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
WO2023028921A1 (en) * 2021-09-01 2023-03-09 Yangtze Memory Technologies Co., Ltd. Methods for forming dielectric layer in forming semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160024592A (ko) * 2014-08-26 2016-03-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
CN107293532A (zh) * 2016-04-11 2017-10-24 旺宏电子股份有限公司 半导体结构及其制造方法
CN107768377A (zh) * 2016-08-16 2018-03-06 三星电子株式会社 半导体装置
CN108231786A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 垂直半导体装置
CN108428703A (zh) * 2018-04-17 2018-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
CN110391248A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 垂直存储器装置及其制造方法
CN110797345A (zh) * 2018-08-03 2020-02-14 三星电子株式会社 垂直存储器件
CN111033729A (zh) * 2019-11-05 2020-04-17 长江存储科技有限责任公司 用于在三维存储器件中形成阶梯的方法和结构

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446924B2 (en) * 2003-10-02 2008-11-04 Donnelly Corporation Mirror reflective element assembly including electronic component
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20140089793A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
KR20150104817A (ko) 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9552991B2 (en) * 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
KR20160013756A (ko) 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
WO2016205078A2 (en) * 2015-06-15 2016-12-22 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
WO2017053329A1 (en) * 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10861870B2 (en) * 2016-09-29 2020-12-08 Intel Corporation Inverted staircase contact for density improvement to 3D stacked devices
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
TWI630709B (zh) 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10608011B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10224240B1 (en) 2017-06-27 2019-03-05 Sandisk Technologies Llc Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
CN107658309B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
CN107731845B (zh) * 2017-08-31 2020-09-11 长江存储科技有限责任公司 一种利用离子注入增大阶梯区域接触窗口的方法
JP2019057642A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体記憶装置
KR102403732B1 (ko) 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
CN109196644B (zh) * 2018-04-18 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US10998331B2 (en) * 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
WO2020000306A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
WO2020000315A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
KR20200007212A (ko) 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
JP2020027873A (ja) 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
KR102541001B1 (ko) 2018-09-28 2023-06-07 삼성전자주식회사 수직형 메모리 장치
US10971514B2 (en) * 2018-10-17 2021-04-06 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
KR102648030B1 (ko) * 2018-10-18 2024-03-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 다중 구역 계단 구조체를 형성하는 방법
WO2020140190A1 (en) * 2019-01-02 2020-07-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through stair contacts and methods for forming the same
CN109906511B (zh) * 2019-01-31 2020-09-25 长江存储科技有限责任公司 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法
CN110391242B (zh) 2019-07-31 2021-08-20 中国科学院微电子研究所 L形台阶状字线结构及其制作方法及三维存储器
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
EP3953969B1 (en) * 2020-06-05 2024-05-29 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160024592A (ko) * 2014-08-26 2016-03-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
CN107293532A (zh) * 2016-04-11 2017-10-24 旺宏电子股份有限公司 半导体结构及其制造方法
CN107768377A (zh) * 2016-08-16 2018-03-06 三星电子株式会社 半导体装置
CN108231786A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 垂直半导体装置
CN108428703A (zh) * 2018-04-17 2018-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
CN110391248A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 垂直存储器装置及其制造方法
CN110797345A (zh) * 2018-08-03 2020-02-14 三星电子株式会社 垂直存储器件
CN111033729A (zh) * 2019-11-05 2020-04-17 长江存储科技有限责任公司 用于在三维存储器件中形成阶梯的方法和结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112534576A (zh) * 2020-11-04 2021-03-19 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
WO2022094796A1 (en) * 2020-11-04 2022-05-12 Yangtze Memory Technologies Co., Ltd. Bottom select gate contacts for center staircase structures in three-dimensional memory devices
CN112534576B (zh) * 2020-11-04 2024-05-24 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点

Also Published As

Publication number Publication date
EP3953969A1 (en) 2022-02-16
JP2022539644A (ja) 2022-09-13
CN113345905A (zh) 2021-09-03
US20220084944A1 (en) 2022-03-17
CN111819690B (zh) 2021-05-14
US11233007B2 (en) 2022-01-25
CN113345905B (zh) 2024-04-30
EP3953969B1 (en) 2024-05-29
TWI741696B (zh) 2021-10-01
US11699659B2 (en) 2023-07-11
WO2021243698A1 (en) 2021-12-09
JP2023143931A (ja) 2023-10-06
JP7317989B2 (ja) 2023-07-31
US20210384124A1 (en) 2021-12-09
TW202147582A (zh) 2021-12-16
KR20210152471A (ko) 2021-12-15
EP3953969A4 (en) 2022-08-03
US20230253319A1 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
US11800710B2 (en) Three-dimensional memory devices and fabricating methods thereof
CN111819690B (zh) 三维存储器件中的阶梯结构及用于形成其的方法
CN109155316B (zh) 3d存储器中的堆叠连接件及其制造方法
CN111602244B (zh) 具有漏极选择栅切割结构的三维存储器件及其形成方法
US11411014B2 (en) Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111919299B (zh) 三维存储器件中的阶梯结构及其形成方法
US11729977B2 (en) Multi-division staircase structure of three-dimensional memory device and method for forming the same
CN112437983B (zh) 三维存储器件和用于形成三维存储器件的方法
CN112889152B (zh) 用于在三维存储器件中形成台阶的方法
KR20220002497A (ko) 3차원 메모리 디바이스들에 계단들을 형성하기 위한 방법 및 구조

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant