CN110797345A - 垂直存储器件 - Google Patents

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沈善一
玄升
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Abstract

提供了一种垂直存储器件，其包括：多个第一栅电极，在衬底的单元区域上堆叠，并在基本垂直于衬底的上表面的垂直方向上彼此间隔开；沟道，延伸穿过所述多个第一栅电极并且在垂直方向上延伸；第一接触插塞结构，与所述多个第一栅电极中的相应的第一栅电极接触，在垂直方向上延伸，并且包括第一金属图案、覆盖第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，在衬底的外围电路区域上沿垂直方向延伸，并且包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第二阻挡图案。

Description

垂直存储器件
相关申请的交叉引用
本申请要求于2018年8月3日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0090766的优先权，通过引用将其内容全部并入本文。
技术领域
本发明构思的示例实施例涉及垂直存储器件及其制造方法。
背景技术
在制造垂直NAND(VNAND)闪存器件的工艺中，可以形成孔以暴露衬底的单元区域上的栅电极，并且金属图案可以填充孔以形成可以分别连接到多个栅电极的多个接触插塞。然而，当栅电极的厚度小时，孔可能穿透栅电极。
发明内容
本发明构思的示例实施例提供了一种具有增强的电特性的垂直存储器件及其制造方法。
根据本发明构思的示例实施例，提供了一种垂直存储器件。所述垂直存储器件可以包括：多个第一栅电极，所述多个第一栅电极在包括单元区域和外围电路区域的衬底的所述单元区域上堆叠，所述多个第一栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；沟道，所述沟道延伸穿过所述多个第一栅电极中的一些第一栅电极并且在所述垂直方向上延伸；第一接触插塞结构，所述第一接触插塞结构与所述多个第一栅电极中的相应的第一栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括第一金属图案、覆盖所述第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖所述第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，所述第二接触插塞结构在所述衬底的所述外围电路区域上沿所述垂直方向延伸，所述第二接触插塞结构包括第二金属图案以及覆盖所述第二金属图案的下表面和侧壁的第二阻挡图案。
根据本发明构思的示例实施例，提供了一种垂直存储器件。所述垂直存储器件可以包括：多个栅电极，所述多个栅电极堆叠在衬底上，所述多个栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；沟道，所述沟道延伸穿过所述多个栅电极中的一些栅电极并且在所述垂直方向上延伸；第一接触插塞结构，所述第一接触插塞结构与所述多个栅电极中的相应的栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括第一金属图案、覆盖所述第一金属图案的下表面和侧壁的第一金属氮化物图案以及覆盖所述第一金属氮化物图案的下表面和侧壁的第一金属硅化物图案。所述第一接触插塞结构的下表面高于所述多个栅电极中的所述相应的栅电极的下表面。
根据本发明构思的示例实施例，提供了一种垂直存储器件。所述垂直存储器件可以包括：电路图案，所述电路图案设置在包括单元区域和外围区域的衬底上；绝缘中间层，所述绝缘中间层覆盖所述电路图案；基础图案，所述基础图案在所述衬底的所述单元区域上设置在所述绝缘中间层上；多个栅电极，所述多个栅电极设置在所述基础图案上，所述多个栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；沟道，所述沟道在所述垂直方向上延伸穿过所述多个栅电极中的一些栅电极；第一接触插塞结构，所述第一接触插塞结构与所述多个栅电极中的所述相应的栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括第一金属图案、覆盖所述第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖所述第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，所述第二接触插塞结构设置在所述衬底的所述外围区域上，所述第二接触插塞结构在所述垂直方向上延伸以电连接到所述电路图案，并且所述第二接触插塞结构包括第二金属图案以及覆盖所述第二金属图案的下表面和侧壁的第二阻挡图案。
根据本发明构思的示例实施例，提供了一种制造垂直存储器件的方法。所述方法可以包括：形成由绝缘中间层覆盖并包括多个第一栅电极的栅电极结构，所述多个第一栅电极形成在包括单元区域和外围电路区域的衬底的所述单元区域上，并且在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；形成在所述垂直方向上延伸穿过所述绝缘中间层的第一接触孔，以分别暴露所述多个第一栅电极的一部分；在所述多个第一栅电极的暴露部分、所述第一接触孔的侧壁和所述绝缘中间层上形成多晶硅层；在所述衬底的所述外围电路区域上形成沿所述垂直方向延伸穿过所述绝缘中间层的第二接触孔；在所述多晶硅层、所述第二接触孔的内壁和所述绝缘中间层上形成阻挡层；执行热处理，使得所述阻挡层和所述多晶硅层可以彼此反应以形成金属硅化物层；以及形成第一金属图案和第二金属图案以分别填充所述第一接触孔和所述第二接触孔的剩余部分。
根据本发明构思的示例实施例，提供了一种制造垂直存储器件的方法。所述方法可以包括：形成由绝缘中间层覆盖并包括多个栅电极的栅电极结构，所述多个栅电极形成在衬底上并在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；形成在所述垂直方向上延伸穿过所述绝缘中间层以分别暴露所述多个栅电极的一部分的接触孔；在所述多个栅电极的暴露部分、所述接触孔的侧壁和所述绝缘中间层上形成多晶硅层；在所述多晶硅层上形成阻挡层；执行热处理使得所述阻挡层和所述多晶硅层可以彼此反应以形成金属硅化物层；以及分别形成第一金属图案以填充接触孔的剩余部分。
根据本发明构思的示例实施例，提供了一种制造垂直存储器件的方法。所述方法可以包括：在包括单元区域和外围区域的衬底上形成电路图案；形成第一绝缘中间层以覆盖所述电路图案；在所述衬底的所述单元区域上的所述第一绝缘中间层的一部分上形成基础图案；在所述第一绝缘中间层上形成被第二绝缘中间层覆盖并包括多个栅电极的栅电极结构，所述多个栅电极形成在所述衬底的所述单元区域上，并且在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；形成在所述垂直方向上延伸穿过所述第二绝缘中间层的第一接触孔，以分别暴露所述多个栅电极的一部分；在所述多个栅电极的暴露部分、所述第一接触孔的侧壁和所述第二绝缘中间层上形成多晶硅层；在所述衬底的所述外围区域上形成沿所述垂直方向延伸穿过所述第一绝缘中间层和所述第二绝缘中间层的第二接触孔，以暴露所述电路图案的一部分；在所述多晶硅层、所述电路图案的暴露部分、所述第二接触孔的侧壁和所述第二绝缘中间层上形成阻挡层；执行热处理，使得所述阻挡层和所述多晶硅层可以彼此反应以形成所述金属硅化物层；以及形成第一金属图案和第二金属图案以分别填充所述第一接触孔和所述第二接触孔的剩余部分。
在根据本发明构思的示例实施例的垂直存储器件中，形成为接触沿垂直方向堆叠的每个栅电极的接触插塞可以形成在相应的栅电极中，而不延伸穿过相应的栅电极，接触电阻可以减小，并且可以防止形成在不同层的栅电极之间的电短路。
附图说明
从下面结合附图进行的详细描述中将更清楚地理解本发明构思的示例实施例，其中：
图1至图14是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图；
图15至图20是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图；以及
图21至图23是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图。
由于图1至图23中的附图是为了说明的目的，因此附图中的元件不一定按比例绘制。例如，为了清楚起见，一些元件可能被放大或夸大。
具体实施方式
从下面结合附图进行的详细描述中将更清楚地理解本发明构思的示例实施例。
图1至图14是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图。图11和图13分别是图10和图12的X区域的放大横截面视图。
在下文中，在基本平行于衬底的上表面的水平方向中彼此相交的两个方向分别被定义为第一方向和第二方向，并且基本垂直于衬底的上表面的垂直方向被定义为第三方向。在本发明构思的示例实施例中，第一方向和第二方向可以彼此正交。第三方向可以基本上垂直于第一方向和第二方向。
参考图1，可以在包括第一区域I和第二区域II的衬底100的第二区域II上形成栅极结构140。在本发明构思的示例实施例中，第一区域I可以被称为单元区域，第二区域II可以被称为外围电路区域。
衬底100可以包括：IV族半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)等；或III-V族化合物，例如磷化镓(GaP)、砷化镓(GaAs)、锑化镓(GaSb)等。在本发明构思的示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
栅极结构140可以通过在衬底100上顺序堆叠栅极绝缘层、栅电极层和栅极掩模层，并且图案化栅极绝缘层、栅电极层和栅极掩模层来形成。栅极绝缘层、栅电极层和栅极掩模层可以各自通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等形成。栅极绝缘层、栅电极层和栅极掩模层的图案化可以包括光刻工艺和各向异性蚀刻工艺。因此，栅极结构140可以包括顺序堆叠在衬底100上的栅极绝缘图案110、第二栅电极120和栅极掩模130。栅极绝缘图案110可以包括氧化物，例如氧化硅(SiO2)，第二栅电极120可以包括金属(例如钨(W)、钛(Ti)、铝(Al)等)和/或掺杂多晶硅，栅极掩模130可以包括氮化物，例如氮化硅(Si3N4)。可选地，栅极绝缘图案110可以包括介电常数大于氧化硅(SiO2)的介电常数(例如介电常数为约10至约25)的材料，并且可以包括金属氧化物，例如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)等。
可以在栅极结构140的侧壁上形成栅极间隔物150。栅极间隔物150可以通过形成栅极间隔物层以共形地覆盖栅极结构140，并且各向异性地蚀刻栅极间隔物层来形成。栅极间隔物150可以包括氮化物，例如氮化硅(Si3N4)，因此可以与栅极掩模130合并。在形成栅极间隔物150之后，可以将杂质注入与栅极结构140邻近的衬底100的上部，以形成第一杂质区域105。第一杂质区域105可以包括n型杂质或p型杂质，并且与栅极结构140一起可以形成晶体管。第一杂质区域105可以用作晶体管的源极/漏极区。
在衬底100上顺序地形成第一绝缘层和蚀刻停止层以覆盖栅极结构140和栅极间隔物150之后，可以将第一绝缘层和蚀刻停止层图案化以分别形成顺序堆叠在衬底100的第一区域I上的第一绝缘图案162和第一牺牲图案172，并且分别形成顺序堆叠在衬底100的第二区域II上的第二绝缘图案164和蚀刻停止图案174。
在本发明构思的示例实施例中，第一绝缘图案162和第一牺牲图案172可以在俯视图中形成为在衬底100的第一区域I上具有矩形形状，并且第二绝缘图案164和蚀刻停止图案174可以形成为在俯视图中覆盖衬底100的第二区域II上的栅极结构140和栅极间隔物150。此外，形成的第二绝缘图案164和蚀刻停止图案174可以覆盖衬底100的第二区域II上的第一杂质区域105。
第一绝缘层可以包括氧化物，例如氧化硅(SiO2)，蚀刻停止层可以包括氮化物，例如氮化硅(Si3N4)。
参考图2，可以在衬底100上形成第一绝缘中间层180，以覆盖第一绝缘图案162、第二绝缘图案164、第一牺牲图案172和蚀刻停止图案174。
第一绝缘中间层180可以包括氧化物，例如氧化硅(SiO2)。在本发明构思的示例实施例中，第一绝缘中间层180可以包括顺序堆叠的第一层和第二层，第一层和第二层可以分别包括例如高密度等离子体(HDP)氧化物和原硅酸四乙酯(TEOS)。
牺牲层和第二绝缘层可以交替地且重复地堆叠在第一绝缘中间层180上。因此，多个牺牲层和多个第二绝缘层可以沿第三方向交替地堆叠。图2示出了交替地形成六层牺牲层和六层第二绝缘层，然而，本发明的构思不限于此。例如，牺牲层的数量和第二绝缘层的数量可以多于或少于六个。
第二绝缘层和牺牲层可以通过例如CVD工艺、等离子体增强化学气相沉积(PECVD)工艺、ALD工艺等工艺形成。第二绝缘层可以包括氧化硅(SiO2)，例如TEOS、HDP氧化物或聚环氧乙烷(PEOX)等，牺牲层可以包括相对于第二绝缘层具有蚀刻选择性的材料，例如氮化硅(Si3N4)。
可以通过光刻工艺在最上面的第二绝缘层上形成光刻胶图案以部分地覆盖最上面的第二绝缘层，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻最上面的第二绝缘层和最上面的牺牲层。因此，可以暴露最上面的牺牲层下方的第二绝缘层的一部分。在通过修整工艺以给定的比例减小光刻胶图案的面积之后，可以通过使用减小的光刻胶图案作为蚀刻掩模的蚀刻工艺再次蚀刻最上面的第二绝缘层、最上面的牺牲层、所暴露的第二绝缘层和其下方的牺牲层。修整工艺和蚀刻工艺可以交替地且重复地执行，使得可以在衬底100的第一区域I上形成包括顺序堆叠的第二牺牲图案210和第三绝缘图案220的多个台阶的模制物，并且可以在衬底100的第二区域II上暴露第一绝缘中间层180的上表面。因此，多个台阶中的每一个台阶不仅可以包括暴露部分，还可以包括被上层台阶覆盖的部分。
在本发明构思的示例实施例中，模制物中的台阶可以具有从其最低层向最高层以给定比率减小的面积。在俯视图中，模制物中的最下面的台阶的面积也可以小于包括第一绝缘图案162和第一牺牲图案172的台阶的面积。模制物中包括的台阶可以具有在第一方向上延伸的长度，并且长度可以从其最低的台阶向最高的台阶逐渐减小。
参考图3，可以增加第二牺牲图案210中的一些第二牺牲图案210的在第一方向上的各端部的厚度。
在本发明构思的示例实施例中，可以去除模制物的每一个台阶的暴露部分中的第三绝缘图案220的未被上部台阶覆盖的端部，以暴露第二牺牲图案210的位于模制物的暴露部分中的端部。然后，可以在第二牺牲图案210的暴露的端部上进一步沉积与第二牺牲图案210的材料基本相同的材料，以增加第二牺牲图案210中的一些第二牺牲图案210的各端部的厚度。因此，第二牺牲图案210中的一些第二牺牲图案210的在第一方向上的各端部可以具有比其其他部分的上表面高的上表面，并且可以具有相对较大的厚度。
图3示出了除了最上面的第二牺牲图案210之外的所有第二牺牲图案210的各端部的厚度增加，然而，本发明构思可以不限于此，例如，所有第二牺牲图案210的各端部的厚度可以无一例外地增加。
参考图4，可以在第一绝缘中间层180上形成第二绝缘中间层230以覆盖模制物，并且可以对第二绝缘中间层230的上部执行平坦化工艺。第二绝缘中间层230可以包括例如氧化硅(SiO2)，因此可以与第一绝缘中间层180合并。
平坦化工艺可以包括例如化学机械抛光(CMP)工艺和/或回蚀工艺，并且可以被执行直到最上面的第三绝缘图案220的上表面被暴露，或者可以被执行到比最上面的第三绝缘图案220的上表面的高度高的高度。
在第二绝缘中间层230上形成第一掩模之后，可以使用第一掩模作为蚀刻掩模来蚀刻第二绝缘中间层230、第三绝缘图案220、第二牺牲图案210、第一绝缘中间层180、第一牺牲图案172和第一绝缘图案162，以形成延伸穿过第二绝缘中间层230、第三绝缘图案220、第二牺牲图案210、第一绝缘中间层180、第一牺牲图案172和第一绝缘图案162并暴露衬底100的第一区域I的沟道孔240。
第一掩模可以包括例如无定形碳层(ACL)、旋涂硬掩模(SOH)、光刻胶图案等。第一掩模的形成可以包括光刻工艺，并且可以另外包括各向异性蚀刻工艺。
在本发明构思的示例实施例中，沟道孔240可以通过各向异性蚀刻工艺形成，并且沟道孔240下方的衬底100的第一区域I的顶表面可以通过过度蚀刻而凹陷。换句话说，沟道孔240的底表面可以低于衬底100的第一区域I的顶表面。然而，本发明构思可以不限于此。例如，沟道孔240下方的衬底100的第一区域I可以不被过度蚀刻。
可以在第一方向和第二方向的每个方向上形成多个沟道孔240，以形成沟道孔阵列。
可以执行使用衬底100的由沟道孔240暴露的上表面作为晶种的选择性外延生长(SEG)工艺，以形成部分地填充沟道孔240的外延层250。
在本发明构思的示例实施例中，可以使用硅源气体、蚀刻气体和载气来执行SEG工艺，因此单晶硅层可以形成为外延层250。
在SEG工艺中，硅源气体可以包括例如硅烷(SiH4)气体、乙硅烷(Si2H6)气体、二氯硅烷(SiH2Cl2)气体等。蚀刻气体可以包括例如氯化氢(HCl)气体，载气可以包括例如氢(H2)气。
在本发明构思的示例实施例中，外延层250可以被掺杂。例如，当沟道孔240下方的衬底100的第一区域I被掺杂时，外延层250也可以被掺杂，并且外延层250可以包括导电类型与沟道孔240下方的衬底100的第一区域I的导电类型相同的半导体材料。
在本发明构思的示例实施例中，外延层250的上表面可以高于第一绝缘中间层180的下表面，并且可以低于第一绝缘中间层180的上表面。
参考图5，在去除第一掩模之后，可以在沟道孔240的侧壁、外延层250的上表面和第二绝缘中间层230的上表面上顺序形成第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层。第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层可以共形地形成为具有不完全地填充每个沟道孔240的厚度，并且可以通过例如ALD工艺和/或CVD工艺形成。然后，可以各向异性地蚀刻第一间隔物层，以形成仅保留在沟道孔240的侧壁上的第一间隔物，并且可以使用第一间隔物作为蚀刻掩模来蚀刻隧道绝缘层、电荷存储层和第一阻挡层，以在沟道孔240的侧壁上形成具有杯状形状(该杯状形状的中心下部开口)的隧道绝缘图案280、电荷存储图案270和第一阻挡图案260。在蚀刻工艺期间，外延层250的上部也可以与第一掩模一起被部分地去除。蚀刻工艺可以是垂直干法蚀刻工艺，例如反应离子蚀刻(RIE)工艺。隧道绝缘图案280、电荷存储图案270和第一阻挡图案260一起可以形成电荷存储结构290。
隧道绝缘图案280和第一阻挡图案260可以包括氧化物，例如氧化硅(SiO2)。电荷存储图案270可以包括氮化物，例如氮化硅(Si3N4)。
在去除第一间隔物之后，可以在暴露的外延层250、隧道绝缘图案280和第二绝缘中间层230上形成沟道层，然后可以在沟道层上形成填充层，以充分地填充每个沟道孔240的剩余部分。沟道层可以通过例如ALD工艺和/或CVD工艺形成。填充层可以通过旋涂玻璃(SOG)技术形成。
沟道层可以包括掺杂或未掺杂的多晶硅或非晶硅(Si)，填充层可以包括氧化物，例如氧化硅(SiO2)。当沟道层形成为包括非晶硅(Si)时，可以进一步执行激光外延生长工艺或固相外延工艺，以将沟道层转变为晶体硅(Si)。
填充层和沟道层可以被平坦化，直到第二绝缘中间层230的上表面暴露，从而可以形成填充图案310来填充每个沟道孔240的剩余部分，并且沟道层可以转变成沟道300。
因此，电荷存储结构290、沟道300和填充图案310可以顺序堆叠在每个沟道孔240中的外延层250上。电荷存储结构290可以形成为具有其中心下部开口的杯状形状，沟道300可以形成为具有杯状形状，填充图案310可以形成为具有柱状形状。
由于其中分别形成沟道300的沟道孔240可以形成沟道孔阵列，沟道300也可以形成与其相应的沟道阵列。
可以去除包括填充图案310、沟道300和电荷存储结构290的第一结构的上部以形成沟槽，并且可以形成覆盖图案320以填充沟槽。
为了形成覆盖图案320，在通过执行回蚀工艺以去除第一结构的上部而形成沟槽之后，可以在第一结构和第二绝缘中间层230上形成覆盖层以填充沟槽，然后可以平坦化覆盖层的上部，直到暴露第二绝缘中间层230的上表面以形成覆盖图案320。在本发明构思的示例实施例中，覆盖层可以形成为包括掺杂或未掺杂的多晶硅或非晶硅(Si)，并且当覆盖层形成为包括非晶硅(Si)时，可以进一步执行使覆盖层结晶的工艺。
每个沟道孔240中的第一结构、外延层250和覆盖图案320可以限定第二结构。
参考图6，可以在第二绝缘中间层230和覆盖图案320上形成第三绝缘中间层330。在第三绝缘中间层330上形成第二掩模之后，可以使用第二掩模作为蚀刻掩模来形成延伸穿过第三绝缘中间层330、第二绝缘中间层230、第三绝缘图案220、第二牺牲图案210、第一绝缘中间层180、第一牺牲图案172和第一绝缘图案162的第一开口，以暴露衬底100的上表面。第二掩模可以包括与第一掩模的材料相同的材料。第三绝缘中间层330可以包括氧化物，例如氧化硅(SiO2)，因此可以与其下方的第二绝缘中间层230合并。
在本发明构思的示例实施例中，第一开口可以形成为在衬底100的第一区域I上沿第一方向延伸，并且可以形成多个第一开口且多个开口可以在第二方向上彼此间隔开。
在去除第二掩模之后，可以去除由第一开口暴露的第一牺牲图案172和第二牺牲图案210，以在相邻层的第三绝缘图案220之间、第一绝缘中间层180与最下面的第三绝缘图案220之间以及第一绝缘中间层180与第一绝缘图案162之间形成间隙，并且第一阻挡图案260的外侧壁的一部分和外延层250的侧壁的一部分可以通过间隙暴露。在本发明构思的示例实施例中，由第一开口暴露的第一牺牲图案172和第二牺牲图案210可以通过使用包括磷酸(H3PO4)或硫酸(H2SO4)的蚀刻剂的湿法蚀刻工艺来去除。例如，当第一牺牲图案172和第二牺牲图案210由氮化硅(Si3N4)形成并且第三绝缘图案220由氧化硅(SiO2)形成时，第一牺牲图案172和第二牺牲图案210可以通过使用包括磷酸(H3PO4)的蚀刻溶液的蚀刻工艺来去除。
可以在第一阻挡图案260的暴露的外侧壁、外延层250的暴露的侧壁、间隙的内壁、第一绝缘图案162的表面、第三绝缘图案220的表面、衬底100的暴露的上表面和第三绝缘中间层330的上表面上形成第二阻挡层340，可以在第二阻挡层340上形成栅极阻挡层，并且可以在栅极阻挡层上形成栅极导电层以充分地填充间隙的剩余部分。第二阻挡层340可以通过具有优异的台阶覆盖特性的沉积方法形成。例如，第二阻挡层340可以通过CVD工艺或ALD工艺形成。
可以部分地去除栅极导电层和栅极阻挡层，以分别在间隙中形成栅极导电图案360和栅极阻挡图案350，并且栅极导电图案360和栅极阻挡图案350可以一起形成第一栅电极370。在本发明构思的示例实施例中，可以通过湿法蚀刻工艺部分地去除栅极导电层和栅极阻挡层。第二阻挡层340可以包括金属氧化物，例如氧化铝(Al2O3)、氧化铪(HfO2)等，栅极导电图案360可以包括低电阻金属，例如钨(W)、钛(Ti)、钽(Ta)、铂(Pt)等，栅极阻挡图案350可以包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)等。
在本发明构思的示例实施例中，第一栅电极370可以在第一方向上延伸，并且多个第一栅电极370可以在第二方向上形成。即，均可以在第一方向上延伸的多个第一栅电极370可以通过第一开口在第二方向上彼此间隔开。
第一栅电极370可以分别在第三方向上以多个层形成以彼此间隔开，并且可以一起形成栅电极结构。每个第一栅电极370的未被上部的第一栅电极370覆盖但暴露的部分被称为焊盘。在本发明构思的示例实施例中，第一栅电极370的至少一个焊盘可以具有比其其他部分的上表面高的上表面，从而具有相对较大的厚度。图6示出了除了最下面的栅电极和最上面的栅电极之外的所有第一栅电极370的焊盘具有相对较大的厚度，然而，本发明的构思可以不限于此。例如，除了最下面的栅电极和最上面的栅电极以外，所有第一栅电极370的焊盘的厚度可以大于其其他部分的厚度，使得将被描述的每个第二接触插塞结构554(参见图14)可以容易地形成为在栅极导电图案360处接触相应的一个焊盘的上部。
栅电极结构可以包括沿第三方向顺序堆叠的接地选择线(GSL)410、字线420和串选择线(SSL)430。GSL 410可以形成在最低层，字线420和SSL430中的每一个可以以一层或多个层形成在GSL 410上。在本发明构思的示例实施例中，SSL 430可以形成在最高层和紧邻最高层下方的一个层处，并且字线420可以以多个层形成在GSL 410与SSL 430之间。然而，本发明构思可以不限于此。
可以将杂质注入到由第一开口暴露的衬底100的上部中，以形成第二杂质区域。杂质可以包括n型杂质，例如磷(P)、砷(As)等。或者，杂质可以包括p型杂质，例如硼(B)、铝(Al)、镓(Ga)等。
在由第一开口暴露的衬底100的上表面、第一开口的侧壁和第三绝缘中间层330的上表面上形成第二间隔物层之后，可以各向异性地蚀刻第二间隔物层以在第一开口的侧壁上形成第二间隔物。因此，第二杂质区域的位于衬底100的上部处的部分可以被暴露。第二间隔物层可以包括绝缘材料，例如氧化物或氮化物。
可以在暴露的第二杂质区域上形成公共源极线(CSL)，以填充第一开口的剩余部分。在本发明构思的示例实施例中，在暴露的第二杂质区域的上表面、第二间隔物和第三绝缘中间层330上形成导电层之后，可以将导电层的上部平坦化，直到第三绝缘中间层330的上表面被暴露以形成CSL。在平坦化工艺期间，第二阻挡层340的位于第三绝缘中间层330的上表面上的部分也可以与第三绝缘中间层330一起被去除。CSL可以形成在第一开口中以接触其下方的第二杂质区域的上表面，并且可以包括导电材料，例如金属、金属氮化物等。例如，包括在CSL中的金属可以是低电阻金属，例如钨(W)、钛(Ti)、钽(Ta)、铂(Pt)等。CSL可以与多个第一栅电极370电绝缘，因为CSL的侧壁被第二间隔物覆盖，并且多个第一栅电极370可以在第一方向上延伸，并且可以通过CSL和第二间隔物在第二方向上彼此间隔开。
参考图7，在第三绝缘中间层330、CSL、第二间隔物和第二阻挡层340上形成第四绝缘中间层450之后，可以在第四绝缘中间层450上形成第三掩模460，并且可以使用第三掩模460作为蚀刻掩模来蚀刻第一至第四绝缘中间层180、230、330和450，以形成第一接触孔472和第二接触孔474。
第三掩模460可以包括例如ACL、SOH、光刻胶图案等。第三掩模460的形成可以包括光刻工艺，并且可以另外包括各向异性蚀刻工艺。
第一接触孔472可以延伸穿过第三绝缘中间层330和第四绝缘中间层450以暴露覆盖图案320的上表面，一些第二接触孔474可以延伸穿过第二至第四绝缘中间层230、330和450以暴露字线420的焊盘的上表面和第一栅电极370的SSL 430的上表面，另一个第二接触孔474可以延伸穿过第一至第四绝缘中间层180、230、330和450，以暴露第一栅电极370的GSL 410的焊盘的上表面。
在本发明构思的示例实施例中，每个第二接触孔474可以暴露第一栅电极370中的栅极导电图案360的上表面，并且当形成第二接触孔474时，暴露的栅极导电图案360的上表面下方的一部分也可以被去除。由于除了最下面的第一栅电极370和最上面的第一栅电极370之外，所有第一栅电极370的焊盘的厚度可以大于其其他部分的厚度，所以每个第二接触孔474可以容易地形成为暴露相应的栅极导电图案360，并且可以不穿透相应的栅极导电图案360。
参照图8，在去除第三掩模460之后，可以在第一接触孔472和第二接触孔474的侧壁、由第一接触孔472和第二接触孔474暴露的覆盖图案320和栅极导电图案360的上表面上形成防氧化层480。
在本发明构思的示例实施例中，可以通过使用氧等离子体的灰化工艺去除第三掩模460，并且可以在栅极导电图案360的由第二接触孔474暴露的上表面上形成金属氧化物层。
可以执行第一清理工艺来去除金属氧化物层。在本发明构思的示例实施例中，第一清理工艺可以包括湿法蚀刻工艺。例如，可以通过湿法蚀刻工艺去除留在第一栅电极370的由第二接触孔474暴露的部分上的残留物(即，金属氧化物层)。当执行第一清理工艺时，可以部分地去除栅极导电图案360的由第二接触孔474暴露的部分。
可以在第一清理工艺之后形成防氧化层480。防氧化层480可以包括例如半导体材料，例如多晶硅。
参考图9，在防氧化层480上形成第四掩模490以覆盖衬底100的第一区域I并暴露衬底100的第二区域II的一部分之后，可以使用第四掩模490作为蚀刻掩模来蚀刻防氧化层480、第一至第四绝缘中间层180、230、330和450、蚀刻停止图案174和第二绝缘图案164以形成第三接触孔500。
第四掩模490可以包括与第三掩模460的材料相同的材料。第四掩模490可以具有低间隙填充特性，因此可以不形成在第一接触孔472和第二接触孔474中。
在本发明构思的示例实施例中，可以在多晶硅层(即，防氧化层480)上形成作为第四掩模490的ACL，然后可以使用ACL作为蚀刻掩模蚀刻多晶硅层、第一至第四绝缘中间层180、230、330和450、蚀刻停止图案174和第二绝缘图案164以形成第三接触孔500，随后通过使用氧等离子体的灰化工艺去除ACL。
第三接触孔500可以暴露栅极结构140中的第二栅电极120的上表面，或者可以暴露衬底100的第二区域II上的第一杂质区域105的上表面，并且当形成第三接触孔500时，也可以去除暴露的第二栅电极120的上表面下方的部分或者暴露的第一杂质区域105的上表面下方的部分。
通过形成第三接触孔500，衬底100的第二区域II上的防氧化层480的一部分可以保留为第一防氧化图案488。
参考图10，在去除第四掩模490以暴露防氧化层480和第一防氧化图案488之后，可以在暴露的防氧化层480和第一防氧化图案488、第三接触孔500的侧壁、第二栅电极120的上表面以及由第三接触孔500暴露的第一杂质区域105上形成阻挡层。
在本发明构思的示例实施例中，可以通过使用氧等离子体的灰化工艺去除第四掩模490，并且在去除工艺期间，栅极导电图案360的由第二接触孔474暴露的上表面可以被防氧化层480覆盖，从而可以防止金属氧化物层的形成。因此，可以不执行用于去除金属氧化物层的附加清理工艺，从而可以抑制栅极导电图案360的附加蚀刻。例如，在不附加蚀刻栅极导电图案360的情况下，可以防止第二接触孔474穿透栅极导电图案360。因此，可以减小形成在第二接触孔474中的要描述的每个第二接触插塞结构554(参见图14)与相应的第一栅电极370之间的接触电阻，并且可以防止形成在不同层的第一栅电极370之间的电短路。
在本发明构思的示例实施例中，阻挡层可以包括顺序堆叠的第一金属层510和金属氮化物层520。可以形成金属氮化物层520以增加随后形成的第一至第三金属图案542、544和546(参见图14)与第一金属层510之间的粘附力。图11是图10中的区域X的放大横截面视图。
第一金属层510可以包括例如钛(Ti)、钽(Ta)等，金属氮化物层520可以包括例如氮化钛(TiN)、氮化钽(TaN)等。
参考图12和图13，可以对阻挡层执行热处理工艺，阻挡层可以与其下方的防氧化层480反应以形成金属硅化物层530。
在本发明构思的示例实施例中，金属硅化物层530可以经由热处理工艺通过阻挡层的第一金属层510与接触第一金属层510的防氧化层480之间的反应来形成。在衬底100的第二区域II上，可以通过剩余的第一防氧化图案488与第一金属层510之间的反应形成第三金属硅化物图案538。然而，只有第一金属层510的相对靠近防氧化层480或第一防氧化图案488的部分可以转变成金属硅化物层530或第三金属硅化物图案538。
在本发明构思的示例实施例中，热处理工艺可以在氮气氛下执行，使得第一金属层510的相对远离防氧化层480或第一防氧化图案488的未转变成金属硅化物层530或第三金属硅化物图案538的部分可以转变成金属氮化物层，以与第一金属层510上的金属氮化物层520合并。因此，金属硅化物层530或第三金属硅化物图案538可以包括例如硅化钛(TiSi2)、硅化钽(TaSi2)等，合并的金属氮化物层520可以包括例如氮化钛(TiN)、氮化钽(TaN)等。
衬底100的第二区域II上的第一杂质区域105和阻挡层中的第一金属层510可以彼此反应以形成第四金属硅化物图案539。第四金属硅化物图案539可以是从第一杂质区域105的整个部分或一部分变成的金属硅化物图案。
参考图14，在金属氮化物层520上形成第二金属层以填充第一至第三接触孔472、474和500的剩余部分之后，可以平坦化第二金属层、金属氮化物层520、金属硅化物层530和第三金属硅化物图案538，直到暴露出第四绝缘中间层450的上表面。
可以在第一接触孔472中形成包括顺序堆叠在覆盖图案320上的第一金属硅化物图案532、第一金属氮化物图案522和第一金属图案542的第一接触插塞结构552，可以在第二接触孔474中形成包括顺序堆叠在第一栅电极370的栅极导电图案360的上表面上的第二金属硅化物图案534、第二金属氮化物图案524和第二金属图案544的第二接触插塞结构554。例如，第二金属氮化物图案524可以覆盖第二金属图案544的下表面和侧壁。可以形成第三接触插塞结构556，其包括顺序堆叠在位于第一杂质区域105上的第四金属硅化物图案539的上表面上的第三金属氮化物图案526和第三金属图案546，或者可以在第三接触孔500中形成栅极结构140的第二栅电极120的上表面。第一至第三金属氮化物图案522、524和526可以分别称为第一至第三阻挡图案。因此，第一、第二和第三接触插塞结构552、554和556的上表面基本上彼此共面。因为第一至第三金属图案542、544和546都由第二金属层形成，所以第一至第三金属图案542、544和546可以包括基本相同的金属。因为第一至第三阻挡图案(即，第一至第三金属氮化物图案522、524和526)都由金属氮化物层520形成，所以第一至第三阻挡图案可以包括基本相同的金属氮化物。
可以进一步形成与第一至第三接触插塞结构552、554和556连接的上部布线，以完成垂直存储器件的制造。
如上所述，在形成第二接触孔474以暴露第一栅电极370之后，可以在暴露的第一栅电极370的上表面和第二接触孔474的侧壁上形成防氧化层480，从而在用于去除用于形成第三接触孔500的第四掩模490的灰化工艺中，不会由于在灰化工艺中使用的氧等离子体而在第一栅电极370的上表面上形成金属氧化物层。
防氧化层480可以包括半导体材料(例如，多晶硅)，而不是绝缘材料，因此无需为了第二接触插塞结构554和第一栅电极370之间的电连接而执行去除防氧化层480的工艺。在去除防氧化层480的工艺中，也会与防氧化层480一起去除其下方的第一栅电极370的一部分，因此，通过消除去除防氧化层480的工艺，可以防止第二接触孔474穿透第一栅电极370。例如，为了防止在第一栅电极370上形成氧化物，通常在形成第二接触孔474之后，在第二接触孔474的内壁上形成氮化硅层。然而，为了使随后形成的第二接触插塞结构554与第一栅电极370连接，必须通过各向异性蚀刻工艺去除氮化硅层的位于第一栅电极370上的部分。在各向异性蚀刻工艺期间，不仅氮化硅层的一部分可以被去除，而且其下方的第一栅电极370的一部分也可以被去除，并且第一栅电极370的厚度通常薄，从而第一栅电极370可能被穿透。在本发明构思的示例实施例中，代替绝缘氮化硅层，多晶硅层可以形成在第一栅电极370上，并且多晶硅层可以随后转变成金属硅化物层530，从而可以不执行附加的蚀刻工艺。
防氧化层480的位于第一栅电极370的暴露的上表面上的部分可以通过热处理工艺转变成金属硅化物层530，从而可以抑制第一栅电极370与第二接触插塞结构554之间的电阻增加。
通过上述工艺制造的垂直存储器件可以包括：第一栅电极370，第一栅电极370在衬底100的第一区域I上在基本垂直于衬底100的上表面的垂直方向上彼此间隔开，衬底100包括第一区域I和第二区域II；沟道300，延伸穿过多个第一栅电极370并在垂直方向上延伸；第二接触插塞结构554，第二接触插塞结构554接触每个第一栅电极370，在垂直方向上延伸，并包括第二金属图案544、第二阻挡图案524和第二金属硅化物图案534，第二阻挡图案524覆盖第二金属图案544的下表面和侧壁，第二金属硅化物图案534覆盖第二阻挡图案524的下表面和侧壁；以及第三接触插塞结构556，第三接触插塞结构556在衬底100的第二区域II上沿垂直方向延伸，并且包括第三金属图案546以及覆盖第三金属图案546的下表面和侧壁的第三阻挡图案526。因此，第二接触插塞结构554中的第二金属硅化物图案534的下表面和下侧壁直接接触相应的第一栅电极370。此外，第二接触插塞结构554的下表面高于相应的第一栅电极370中的栅极导电图案360的下表面。
图15至图20是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图。图19是图18中的区域X的放大横截面视图。
制造图15至图20所示的垂直存储器件的这种方法可以包括与图1至14中描述的工艺基本相同或相似的工艺。因此，相同的附图标记指代相同的元件，在此省略对其的详细描述。
参照图15，可以执行与图1至图8中描述的工艺基本相同或相似的工艺。然而，图15所示的防氧化层480可以形成为具有比通过图8中描述的工艺形成的防氧化层480的厚度大的厚度。
参考图16，可以执行与图9中描述的工艺基本相同或相似的工艺。
参考图17，在去除第四掩模490之后，可以执行第二清理工艺以去除留在第一杂质区域105上的残留物。
残留物可能由于用于去除第四掩模490的灰化工艺而保留在第一杂质区域105上，并且可以通过第二清理工艺被去除。在本发明构思的示例实施例中，第二清理工艺可以包括干法蚀刻工艺，并且可以通过干法蚀刻工艺将防氧化层480的一部分与残留物一起去除。干法蚀刻工艺可以包括各向异性蚀刻工艺。也就是说，防氧化层480的由第一接触孔472暴露的位于覆盖图案320上的部分、防氧化层480的由第二接触孔474暴露的位于第一栅电极370的上表面上的部分以及防氧化层480的位于第四绝缘中间层450的上表面上的部分可以被部分地去除，然而，所有这些部分不会被完全去除，并且其至少一部分可以保留，使得第一栅电极370的上表面仍然可以被防氧化层480覆盖。
参照图18和图19，可以执行与图10和图11中描述的工艺基本相同或相似的工艺。然而，由于防氧化层480的位于覆盖图案320和第一栅电极370的上表面上的部分相比于防氧化层480的位于第一接触孔472和第二接触孔474的侧壁上的部分具有相对较小的厚度，所以防氧化层480的位于覆盖图案320和第一栅电极370的上表面上的所有部分可以通过热处理工艺转变成金属硅化物层530，而防氧化层480的位于第一接触孔472和第二接触孔474的侧壁上的部分不会通过热处理工艺完全转变成金属硅化物层530，并且可以具有作为第二抗氧化图案485保留的一些部分。
参考图20，可以执行与图12至图14中描述的工艺基本相同或相似的工艺，以完成垂直存储器件的制造。
在如图15至图20所示的制造垂直存储器件的这种方法中，可以通过第二清理工艺去除留在第一杂质区域105上的残留物，并且可以防止第一栅电极370与第二接触插塞结构554之间的接触电阻的增加。例如，因为第二防氧化图案485可以由多晶硅形成，所以多晶硅图案可以覆盖第一接触插塞结构552和第二接触插塞结构554的每个侧壁。因此，第二接触插塞结构554中的第二金属硅化物图案534的下表面可以直接接触相应的第一栅电极370，并且覆盖第二接触插塞结构554的侧壁的多晶硅图案可以直接接触相应的第一栅电极370。因此，可以在第一栅电极370与第二接触插塞结构554之间保持低接触电阻。
图21至图23是示出根据本发明构思的示例实施例的制造垂直存储器件的方法的横截面视图。
制造图21至图23所示的垂直存储器件的这种方法可以包括与图1至图14中描述的工艺基本相同或相似的工艺。因此，相同的附图标记指代相同的元件，在此省略对其的详细描述。
参考图21，可以在包括第三区域III和第四区域IV的衬底600上形成电路图案，并且可以在衬底600上顺序形成第一下绝缘中间层660和第二下绝缘中间层730以覆盖电路图案。
该垂直存储器件可以具有外围上单元(COP)结构。即，其中可以形成电路图案的电路图案区域和单元区域可以在衬底600上沿第三方向堆叠。例如，可以在第三方向上在电路图案(外围电路)上方的单元区域中形成单元阵列。单元区域可以形成在衬底600的第三区域III上，并且衬底600的第四区域IV可以被称为外围区域。衬底600可以分成其上可以形成隔离图案610的场区和其上可以不形成隔离图案610的有源区605。
电路图案可以包括晶体管、下接触插塞、下布线、下通路等。在本发明构思的示例实施例中，可以在衬底600上形成晶体管，晶体管包括下栅极结构650以及在有源区605的邻近下栅极结构650的上部处的第三杂质区域602和第四杂质区域604。下栅极结构650可以包括顺序堆叠在衬底600上的下栅极绝缘图案620、下栅电极630和下栅极掩模640。
可以在衬底600上形成第一下绝缘中间层660以覆盖晶体管，第一下接触插塞672和第二下接触插塞674可以在第三方向上延伸穿过第一下绝缘中间层660，以分别接触第三杂质区域602和第四杂质区域604。
可以在第一下绝缘中间层660上形成第一下布线682和第二下布线684，以分别接触第一下接触插塞672的上表面和第二下接触插塞674的上表面。可以在第二下布线684上顺序堆叠第一下通路690、第三下布线700、第二下通路710和第四下布线720。可以在衬底600的第四区域IV上形成第四下布线720和第二下通路710，第四下布线720和第二下通路710可以电连接到形成在衬底600的第三区域III中的第四杂质区域604。
可以在第一下绝缘中间层660上形成第二下绝缘中间层730，以覆盖第一至第四下布线682、684、700和720以及第一下通路690和第二下通路710，并且可以与其下方的第一下绝缘中间层660合并。例如，第一下绝缘中间层660和第二下绝缘中间层730可以由相同的材料形成。
参考图22，可以在第二绝缘中间层730上形成基础图案800。
可以通过在第二下绝缘中间层730上形成基础层，并将基础层图案化使得基础图案800可以仅保留在衬底600的第三区域III上，来形成基础图案800。基础图案800可以包括例如多晶硅。
此后，可以执行与图1至图8中描述的工艺基本相同或相似的工艺。然而，可以不在衬底600的第二区域II上形成栅极结构140、栅极间隔物150、第一杂质区域105、第二绝缘图案164和蚀刻停止图案174。如上所述，电路图案中包括的晶体管可以形成在衬底600的第三区域III上，而不是衬底600的第四区域IV上。
参照图23，可以执行与图9至图14中描述的工艺基本相同或相似的工艺。然而，对应于衬底600的第二区域II上的第三接触插塞结构556，可以在衬底600的第四区域IV上形成第四接触插塞结构830。第四接触插塞结构830可以包括顺序堆叠在第四下布线720上并延伸穿过第二下绝缘中间层730和第一至第四绝缘中间层180、230、330和450的第四金属氮化物图案810和第四金属图案820。在本发明构思的示例实施例中，第四接触插塞结构830的下表面可以低于第二接触插塞结构554的下表面，并且第四接触插塞结构830的上表面可以与第二接触插塞结构554的上表面基本共面。
如上所述，尽管已经参考示例实施例描述了本发明构思，但是本领域技术人员将容易理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在示例实施例中进行许多修改。

Claims (25)

1.一种垂直存储器件，所述垂直存储器件包括：
多个第一栅电极，所述多个第一栅电极在包括单元区域和外围电路区域的衬底的所述单元区域上堆叠，所述多个第一栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；
沟道，所述沟道在所述垂直方向上延伸穿过所述多个第一栅电极中的一些第一栅电极；
第一接触插塞结构，所述第一接触插塞结构与所述多个第一栅电极中的相应的第一栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括：第一金属图案；第一阻挡图案，所述第一阻挡图案覆盖所述第一金属图案的下表面和侧壁；以及第一金属硅化物图案，所述第一金属硅化物图案覆盖所述第一阻挡图案的下表面和侧壁；以及
第二接触插塞结构，所述第二接触插塞结构在所述衬底的所述外围电路区域上沿所述垂直方向延伸，所述第二接触插塞结构包括：第二金属图案；以及第二阻挡图案，所述第二阻挡图案覆盖所述第二金属图案的下表面和侧壁。
2.根据权利要求1所述的垂直存储器件，其中，所述第一阻挡图案和所述第二阻挡图案均包括金属氮化物。
3.根据权利要求1所述的垂直存储器件，所述垂直存储器件还包括：
第二栅电极，所述第二栅电极设置在所述衬底的所述外围电路区域上；以及
杂质区域，所述杂质区域设置在所述衬底的所述外围电路区域的与所述第二栅电极相邻的上部处，
其中，所述第二接触插塞结构与所述第二栅电极或所述杂质区域接触。
4.根据权利要求3所述的垂直存储器件，其中，
所述第二接触插塞结构与所述杂质区域接触，并且
所述杂质区域的至少一部分包括金属硅化物。
5.根据权利要求4所述的垂直存储器件，其中，所述杂质区域的所述至少一部分中包括的所述金属硅化物与所述第一金属硅化物图案中包括的金属硅化物基本相同。
6.根据权利要求3所述的垂直存储器件，其中，所述第二接触插塞结构中的所述第二阻挡图案与所述第二栅电极或所述杂质区域直接接触。
7.根据权利要求1所述的垂直存储器件，其中，所述第一金属图案和所述第二金属图案包括基本相同的金属，并且所述第一阻挡图案和所述第二阻挡图案包括基本相同的金属氮化物。
8.根据权利要求1所述的垂直存储器件，其中，所述第一接触插塞结构的上表面和所述第二接触插塞结构的上表面彼此基本共面。
9.根据权利要求1所述的垂直存储器件，其中，所述第一接触插塞结构的下表面高于所述多个第一栅电极中的所述相应的第一栅电极的下表面。
10.根据权利要求1所述的垂直存储器件，其中，
所述多个第一栅电极均包括：第三金属图案；以及第三阻挡图案，所述第三阻挡图案覆盖所述第三金属图案的下表面、上表面和侧壁，并且
所述第一接触插塞结构的下表面高于所述多个第一栅电极中的所述相应的第一栅电极中的所述第三金属图案的下表面。
11.根据权利要求1所述的垂直存储器件，其中，所述第一接触插塞结构中的所述第一金属硅化物图案的下表面和下侧壁与所述多个第一栅电极中的所述相应的第一栅电极直接接触。
12.根据权利要求1所述的垂直存储器件，所述垂直存储器件还包括：
多晶硅图案，所述多晶硅图案覆盖所述第一接触插塞结构的侧壁。
13.根据权利要求12所述的垂直存储器件，其中，
所述第一接触插塞结构中的所述第一金属硅化物图案的下表面与所述多个第一栅电极中的所述相应的第一栅电极直接接触，并且
覆盖所述第一接触插塞结构的所述侧壁的所述多晶硅图案与所述多个第一栅电极中的所述相应的第一栅电极直接接触。
14.根据权利要求1所述的垂直存储器件，所述垂直存储器件还包括：
第三接触插塞结构，所述第三接触插塞结构形成在所述沟道上以与所述沟道电连接，所述第三接触插塞结构包括：
第四金属图案；
第四阻挡图案，所述第四阻挡图案覆盖所述第四金属图案的下表面和侧壁；以及
第二金属硅化物图案，所述第二金属硅化物图案覆盖所述第四阻挡图案的下表面和侧壁。
15.根据权利要求14所述的垂直存储器件，所述垂直存储器件还包括：
覆盖图案，所述覆盖图案设置在所述沟道与所述第三接触插塞结构之间。
16.一种垂直存储器件，所述垂直存储器件包括：
多个栅电极，所述多个栅电极堆叠在衬底上，所述多个栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；
沟道，所述沟道在所述垂直方向上延伸穿过所述多个栅电极中的一些栅电极；以及
第一接触插塞结构，所述第一接触插塞结构与所述多个栅电极中的相应的栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括：第一金属图案；第一金属氮化物图案，所述第一金属氮化物图案覆盖所述第一金属图案的下表面和侧壁；以及第一金属硅化物图案，所述第一金属硅化物图案覆盖所述第一金属氮化物图案的下表面和侧壁，
其中，所述第一接触插塞结构的下表面高于所述多个栅电极中的所述相应的栅电极的下表面。
17.根据权利要求16所述的垂直存储器件，其中，所述多个栅电极均包括：
第二金属图案；以及
第二金属氮化物图案，所述第二金属氮化物图案覆盖所述第二金属图案的下表面、上表面和侧壁，
其中，所述第一接触插塞结构的下表面高于所述多个栅电极中的所述相应的栅电极中的所述第二金属图案的下表面。
18.根据权利要求16所述的垂直存储器件，其中，
所述多个栅电极中的一些栅电极的每个端部处的焊盘的厚度大于所述多个栅电极中的所述一些栅电极的其他部分的厚度，并且
所述第一接触插塞结构与所述多个栅电极中的所述一些栅电极中的所述相应的栅电极的焊盘接触。
19.根据权利要求16所述的垂直存储器件，其中，所述第一接触插塞结构中的所述第一金属硅化物图案的下表面和下侧壁与所述多个栅电极中的所述相应的栅电极直接接触。
20.根据权利要求16所述的垂直存储器件，所述垂直存储器件还包括：
多晶硅图案，所述多晶硅图案覆盖所述第一接触插塞结构的侧壁。
21.根据权利要求20所述的垂直存储器件，其中，
所述第一接触插塞结构中的所述第一金属硅化物图案的下表面与所述多个栅电极中的所述相应的栅电极直接接触，并且
覆盖所述第一接触插塞结构的所述侧壁的所述多晶硅图案与所述多个栅电极中的所述相应的栅电极直接接触。
22.根据权利要求16所述的垂直存储器件，所述垂直存储器件还包括：
第二接触插塞结构，所述第二接触插塞结构形成在所述沟道上以与所述沟道电连接，所述第二接触插塞结构包括：
第三金属图案；
第三氮化物图案，所述第三氮化物图案覆盖所述第三金属图案的下表面和侧壁；以及
第二金属硅化物图案，所述第二金属硅化物图案覆盖所述第三金属氮化物图案的下表面和侧壁。
23.一种垂直存储器件，所述垂直存储器件包括：
电路图案，所述电路图案设置在包括单元区域和外围区域的衬底上；
绝缘中间层，所述绝缘中间层覆盖所述电路图案；
基础图案，所述基础图案在所述衬底的所述单元区域上设置在所述绝缘中间层上；
多个栅电极，所述多个栅电极设置在所述基础图案上，所述多个栅电极在基本垂直于所述衬底的上表面的垂直方向上彼此间隔开；
沟道，所述沟道在所述垂直方向上延伸穿过所述多个栅电极中的一些栅电极；
第一接触插塞结构，所述第一接触插塞结构与所述多个栅电极中的相应的栅电极接触并在所述垂直方向上延伸，所述第一接触插塞结构包括：第一金属图案；第一阻挡图案，所述第一阻挡图案覆盖所述第一金属图案的下表面和侧壁；以及第一金属硅化物图案，所述第一金属硅化物图案覆盖所述第一阻挡图案的下表面和侧壁；以及
第二接触插塞结构，所述第二接触插塞结构设置在所述衬底的所述外围区域上，所述第二接触插塞结构在所述垂直方向上延伸以电连接到所述电路图案，并且所述第二接触插塞结构包括：第二金属图案；以及第二阻挡图案，所述第二阻挡图案覆盖所述第二金属图案的下表面和侧壁。
24.根据权利要求23所述的垂直存储器件，其中，所述第二接触插塞结构的下表面低于所述第一接触插塞结构的下表面。
25.根据权利要求23所述的垂直存储器件，所述垂直存储器件还包括：
多晶硅图案，所述多晶硅图案覆盖所述第一接触插塞结构的侧壁。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111512439A (zh) * 2020-03-19 2020-08-07 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
CN111769115A (zh) * 2020-06-11 2020-10-13 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
WO2022083597A1 (zh) * 2020-10-19 2022-04-28 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11450604B2 (en) 2020-06-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102509657B1 (ko) * 2020-09-21 2023-03-14 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 제조 방법
KR20220020720A (ko) * 2020-08-12 2022-02-21 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
CN112466880B (zh) * 2020-11-04 2023-09-12 长江存储科技有限责任公司 三维存储器及其制备方法
US11521898B2 (en) * 2020-11-12 2022-12-06 Macronix Iniernational Co., Ltd. Three-dimensional NAND flash memory device and method of fabricating the same

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192646A (ja) * 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法
JP2013065604A (ja) * 2011-09-15 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same
US20150115345A1 (en) * 2013-10-25 2015-04-30 Etienne Nowak Vertical memory devices and methods of manufacturing the same
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
US20150372004A1 (en) * 2014-06-23 2015-12-24 Won-Seok Jung Vertical memory devices and methods of manufacturing the same
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
US20170077120A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
US20170077026A1 (en) * 2015-09-14 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US20170103993A1 (en) * 2015-10-08 2017-04-13 Seung-Min Lee Vertical memory devices
US20170117225A1 (en) * 2015-10-21 2017-04-27 International Business Machines Corporation Low resistance contact structures including a copper fill for trench structures
CN107799529A (zh) * 2016-09-06 2018-03-13 三星电子株式会社 半导体存储器件及其制造方法
EP3926660A1 (en) * 2020-06-17 2021-12-22 Samsung Electronics Co., Ltd. Memory device and system including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140727B1 (ko) 1994-12-29 1998-07-15 김주용 금속배선 콘택 제조방법
KR19980056170A (ko) 1996-12-28 1998-09-25 김영환 반도체 소자의 금속 배선 형성방법
KR100669108B1 (ko) 2005-04-26 2007-01-15 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR101502585B1 (ko) 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR102037840B1 (ko) 2013-04-11 2019-10-29 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9524983B2 (en) 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices
KR102422087B1 (ko) * 2015-09-23 2022-07-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102424720B1 (ko) 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192646A (ja) * 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法
JP2013065604A (ja) * 2011-09-15 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US20140036567A1 (en) * 2011-09-15 2014-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same
US20150115345A1 (en) * 2013-10-25 2015-04-30 Etienne Nowak Vertical memory devices and methods of manufacturing the same
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
CN105280560A (zh) * 2014-05-26 2016-01-27 三星电子株式会社 制造存储器装置的方法以及制造电子装置的方法
US20150372004A1 (en) * 2014-06-23 2015-12-24 Won-Seok Jung Vertical memory devices and methods of manufacturing the same
US20170077120A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
US20170077026A1 (en) * 2015-09-14 2017-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
US20170103993A1 (en) * 2015-10-08 2017-04-13 Seung-Min Lee Vertical memory devices
US20170117225A1 (en) * 2015-10-21 2017-04-27 International Business Machines Corporation Low resistance contact structures including a copper fill for trench structures
CN107799529A (zh) * 2016-09-06 2018-03-13 三星电子株式会社 半导体存储器件及其制造方法
EP3926660A1 (en) * 2020-06-17 2021-12-22 Samsung Electronics Co., Ltd. Memory device and system including the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111512439B (zh) * 2020-03-19 2021-08-31 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
US11716843B2 (en) 2020-03-19 2023-08-01 Yangtze Memory Technologies Co., Ltd. Method for forming contact structures in three-dimensional memory devices
CN111512439A (zh) * 2020-03-19 2020-08-07 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
US11450604B2 (en) 2020-06-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111819690B (zh) * 2020-06-05 2021-05-14 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
CN113345905A (zh) * 2020-06-05 2021-09-03 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US11233007B2 (en) 2020-06-05 2022-01-25 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US11699659B2 (en) 2020-06-05 2023-07-11 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN113345905B (zh) * 2020-06-05 2024-04-30 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US12002757B2 (en) 2020-06-05 2024-06-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111769115B (zh) * 2020-06-11 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111769115A (zh) * 2020-06-11 2020-10-13 长江存储科技有限责任公司 三维存储器结构及其制备方法
WO2022083597A1 (zh) * 2020-10-19 2022-04-28 长江存储科技有限责任公司 3d nand存储器及其形成方法

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