CN115548017A - 包括源/漏层的半导体器件及其制造方法 - Google Patents

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柳亥俊
崔庆寅
金成玟
李承勋
金真范
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括第一沟道和第二沟道、第一栅极结构和第二栅极结构、第一源/漏层和第二源/漏层、第一鳍间隔物和第二鳍间隔物、以及第一蚀刻停止图案和第二蚀刻停止图案。第一沟道竖直设置在衬底的第一区域上。第二沟道竖直设置在衬底的第二区域上。第一栅极结构形成在第一区域上并且覆盖第一沟道。第二栅极结构形成在第二区域上并且覆盖第二沟道。第一源/漏层和第二源/漏层分别接触第一沟道和第二沟道。第一鳍间隔物和第二鳍间隔物分别接触第一源/漏层和第二源/漏层的侧壁和上表面。第一蚀刻停止图案和第二蚀刻停止图案分别形成在第一鳍间隔物和第二鳍间隔物上，并且分别不接触第一源/漏层和第二源/漏层。

Description

包括源/漏层的半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2021年6月30日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2021-0085552的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体器件，更具体地，涉及包括源/漏层的半导体器件及其制造方法。
背景技术
随着半导体器件集成度的提高，半导体器件内的相邻元件之间的距离减小。在制造半导体器件的过程中，可以执行蚀刻工艺。在蚀刻工艺期间可以使用间隔物结构。提高的半导体器件集成度也可能导致更复杂的间隔物结构。当用于执行蚀刻工艺的间隔物结构具有包括多个层的复杂结构时，间隔物结构的厚度可能会增加，因此可能无法很好地执行蚀刻工艺。因此，半导体器件的元件可能不具有期望的形状和尺寸。
发明内容
一种半导体器件包括第一沟道、第二沟道、第一栅极结构、第二栅极结构、第一源/漏层、第二源/漏层、第一鳍间隔物、第二鳍间隔物、第一蚀刻停止图案和第二蚀刻停止图案。第一沟道形成在包括第一区域和第二区域的衬底的第一区域上。第一沟道在与衬底的上表面基本垂直的竖直方向上彼此间隔开。第二沟道在衬底的第二区域上在竖直方向上彼此间隔开。第一栅极结构形成在衬底的第一区域上，并且覆盖每一个第一沟道的表面的至少一部分。第二栅极结构形成在衬底的第二区域上，并且覆盖每一个第二沟道的表面的至少一部分。第一源/漏层形成在衬底的第一区域与第一栅极结构相邻的部分上，并且接触第一沟道。第二源/漏层形成在衬底的第二区域与第二栅极结构相邻的部分上，并且接触第二沟道。第一鳍间隔物接触第一源/漏层的侧壁和上表面。第二鳍间隔物接触第二源/漏层的侧壁和上表面。第一蚀刻停止图案形成在第一鳍间隔物上，并且不接触第一源/漏层。第二蚀刻停止图案形成在第二鳍间隔物上，并且不接触第二源/漏层。
一种半导体器件包括第一沟道、第二沟道、第一栅极结构、第二栅极结构、第一源/漏层、第二源/漏层、第一鳍间隔物、第二鳍间隔物、第一覆盖层、第二覆盖层、第一蚀刻停止图案和第二蚀刻停止图案。第一沟道形成在包括第一区域和第二区域的衬底的第一区域上。第一沟道在与衬底的上表面基本垂直的竖直方向上彼此间隔开。第二沟道在衬底的第二区域上在竖直方向上彼此间隔开。第一栅极结构形成在衬底的第一区域上，并且覆盖每一个第一沟道的表面的至少一部分。第二栅极结构形成在衬底的第二区域上，并且覆盖每一个第二沟道的表面的至少一部分。第一源/漏层形成在衬底的第一区域与第一栅极结构相邻的部分上，并且接触第一沟道。第二源/漏层形成在衬底的第二区域与第二栅极结构相邻的部分上，并且接触第二沟道。第一鳍间隔物接触第一源/漏层的下侧壁。第二鳍间隔物接触第二源/漏层的下侧壁。第一覆盖层接触第一源/漏层的上侧壁和上表面。第二覆盖层接触第二源/漏层的上侧壁和上表面。第一蚀刻停止图案形成在第一鳍间隔物和第一覆盖层上。第二蚀刻停止图案形成在第二鳍间隔物和第二覆盖层上。
一种半导体器件包括第一沟道、第二沟道、第一栅极结构、第二栅极结构、第一源/漏层、第二源/漏层、第一栅极间隔物、第二栅极间隔物、第一蚀刻停止图案和第二蚀刻停止图案。第一沟道形成在包括第一区域和第二区域的衬底的第一区域上。第一沟道在与衬底的上表面基本垂直的竖直方向上彼此间隔开。第二沟道在衬底的第二区域上在竖直方向上彼此间隔开。第一栅极结构形成在衬底的第一区域上，并且覆盖每一个第一沟道的表面的至少一部分。第二栅极结构形成在衬底的第二区域上，并且覆盖每一个第二沟道的表面的至少一部分。第一源/漏层形成在衬底的第一区域与第一栅极结构相邻的部分上，并且接触第一沟道。第二源/漏层形成在衬底的第二区域与第二栅极结构相邻的部分上，并且接触第二沟道。第一栅极间隔物覆盖第一栅极结构的相对侧壁中的每一个。第二栅极间隔物覆盖第二栅极结构的相对侧壁中的每一个。第一蚀刻停止图案接触第一栅极间隔物和第一源/漏层。第二蚀刻停止图案接触第二栅极间隔物和第二源/漏层。第一栅极间隔物与第一源/漏层接触的部分具有比第一源/漏层的最上表面低的最下表面，并且接触第一源/漏层的上侧壁。第二栅极间隔物与第二源/漏层接触的部分具有比第二源/漏层的最上表面低的最下表面，并且接触第二源/漏层的上侧壁。
一种制造半导体器件的方法包括形成第一堆叠结构，该第一堆叠结构包括交替且重复地堆叠在衬底上的第一牺牲线和第一半导体线。伪栅极结构形成在衬底上并且部分地覆盖第一堆叠结构。第一栅极间隔物和第一牺牲栅极间隔物形成在伪栅极结构的侧壁上。使用伪栅极结构、第一栅极间隔物和第一牺牲栅极间隔物作为蚀刻掩模来蚀刻第一堆叠结构，以形成暴露衬底上表面的第一开口。对第一开口执行第一清洗工艺。在衬底的暴露的上表面上形成第一源/漏层。去除第一牺牲栅极间隔物。去除伪栅极结构和第一牺牲线以分别形成第二开口和第三开口。在第二开口和第三开口中形成栅极结构。第一牺牲栅极间隔物包括氮化硅。在第一清洗工艺期间不去除第一牺牲栅极间隔物。
一种制造半导体器件的方法包括：在包括第一区域和第二区域的衬底上形成第一堆叠结构和第二堆叠结构。第一堆叠结构包括交替且重复地堆叠在衬底的第一区域上的第一牺牲线和第一半导体线，第二堆叠结构包括交替且重复地堆叠在衬底的第二区域上的第二牺牲线和第二半导体线。第一伪栅极结构和第二伪栅极结构分别形成在衬底的第一区域和第二区域上，以分别部分地覆盖第一堆叠结构和第二堆叠结构。第一栅极间隔物和第一牺牲栅极间隔物形成在第一伪栅极结构的侧壁上。使用第一伪栅极结构、第一栅极间隔物和第一牺牲栅极间隔物作为蚀刻掩模来蚀刻第一堆叠结构，以形成暴露衬底上表面的第一开口。对第一开口执行第一清洗工艺。在衬底的暴露的上表面上形成第一源/漏层。去除第一牺牲栅极间隔物。第二栅极间隔物和第二牺牲栅极间隔物形成在第二伪栅极结构的侧壁上。使用第二伪栅极结构、第二栅极间隔物和第二牺牲栅极间隔物作为蚀刻掩模来蚀刻第二堆叠结构，以形成暴露衬底上表面的第二开口。对第二开口执行第二清洗工艺。在衬底的暴露的上表面上形成第二源/漏层。去除第二牺牲栅极间隔物。去除第一伪栅极结构和第一牺牲线以分别形成第二开口和第三开口。去除第二伪栅极结构和第二牺牲线以分别形成第四开口和第五开口。在第二开口和第三开口中形成第一栅极结构，并且在第四开口和第五开口中形成第二栅极结构。第一牺牲栅极间隔物和第二牺牲栅极间隔物中的每一个包括氮化硅。分别在第一清洗工艺和第二清洗工艺期间不去除第一牺牲栅极间隔物和第二牺牲栅极间隔物。
一种制造半导体器件的方法包括形成第一堆叠结构，该第一堆叠结构包括交替且重复地堆叠在衬底上的第一牺牲线和第一半导体线。伪栅极结构形成在衬底上并且部分地覆盖第一堆叠结构。第一牺牲栅极间隔物和第二牺牲栅极间隔物形成在伪栅极结构的侧壁上。使用伪栅极结构蚀刻第一堆叠结构，并使用第一牺牲栅极间隔物和第二牺牲栅极间隔物作为蚀刻掩模，以形成暴露衬底上表面的第一开口。对第一开口执行第一清洗工艺，并去除第二牺牲栅极间隔物。在衬底的暴露的上表面上形成第一源/漏层。去除第一牺牲栅极间隔物。在伪栅极结构和第一源/漏层上形成间隔物层。去除伪栅极结构和第一牺牲线以分别形成第二开口和第三开口。在第二开口和第三开口中形成栅极结构。第一牺牲栅极间隔物包括氮化硅。在第一清洗工艺期间不去除第一牺牲栅极间隔物。
附图说明
由于通过参考结合附图考虑时的以下详细描述使得本公开及其很多随附方面变得更好理解，因此可以获得对本公开以及很多随附方面的更完整的理解，在附图中：
图1至图29是示出根据本公开的示例实施例的制造半导体器件的方法的平面图和截面图；
图30至图33是示出根据本公开的示例实施例的制造半导体器件的方法的截面图；
图34至图50是示出根据本公开的示例实施例的制造半导体器件的方法的截面图；以及
图51至图62是示出根据本公开的示例实施例的制造半导体器件的方法的截面图。
具体实施方式
下文将参照附图更全面地描述根据本公开的示例实施例的半导体器件及其制造方法。如在实施例的描述中使用的，与衬底的上表面基本平行且相互交叉的两个方向可以分别称为第一方向D1和第二方向D2，与衬底的上表面基本垂直的方向可以称为第三方向D3。在本公开的示例实施例中，第一方向D1和第二方向D2可以彼此基本垂直。
图1至图29是示出根据本公开的示例实施例的制造半导体器件的方法的平面图和截面图。例如，图1、图3、图6、图9、图15、图18和图25是平面图，而图2、图4至图5、图7至图8、图10至图14、图16至图17、图19至图24和图26至图29是截面图。图2、图4和图26分别是沿对应平面图的线A-A′截取的截面图，图5、图7、图10、图12、图21、图24和图27分别是沿对应平面图的线B-B′截取的截面图，图8、图11、图13、图16、图19、图22和图28分别是沿对应平面图的线C-C′截取的截面图，以及图14、图17、图20、图23和图29分别是沿对应平面图的线D-D′截取的截面图。
参照图1和图2，可以在衬底100上交替且重复地堆叠牺牲层和半导体层。
衬底100可以包括半导体材料，例如硅、锗、硅-锗等，或者包括III-V族半导体化合物，例如GaP、GaAs、GaSb等。在一些实施例中，衬底100可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
衬底100可以包括沿第二方向D2布置的第一区域I和第二区域II。在本公开的示例实施例中，第一区域I可以是形成有PMOS晶体管的PMOS区域，第二区域II可以是形成有NMOS晶体管的NMOS区域。
半导体层可以包括例如硅，牺牲层可以包括相对于衬底100和半导体层具有蚀刻选择性的材料，例如硅-锗。在图2中，牺牲层分别形成在四个高度处，并且半导体层分别形成在四个高度处，然而，本发明构思不必限于此。
沿第一方向D1延伸的第一蚀刻掩模可以形成在半导体层中的最上面的半导体层上，并且可以使用第一蚀刻掩模蚀刻半导体层、牺牲层和衬底100的上部。
因此，可以分别在衬底100的第一区域I和第二区域II上形成第一有源图案102和第二有源图案104，第一有源图案102和第二有源图案104中的每一个可以沿第一方向D1延伸。此外，可以在第一有源图案102上形成包括在第三方向D3上交替且重复地堆叠的第一牺牲线112和第一半导体线122的第一堆叠结构。可以在第二有源图案104上形成包括在第三方向D3上交替且重复地堆叠的第二牺牲线114和第二半导体线124的第二堆叠结构。第一堆叠结构和第二堆叠结构中的每一个可以在第三方向D3上从衬底100突出，因此也可以分别称为第一鳍结构和第二鳍结构。
在本公开的示例实施例中，多个第一有源图案102可以在衬底100的第一区域I上在第二方向D2上彼此间隔开，并且多个第二有源图案104可以在衬底100的第二区域II上在第二方向D2上彼此间隔开。因此，多个第一堆叠结构可以在衬底100的第一区域I上在第二方向D2上彼此间隔开，并且多个第二堆叠结构可以在衬底100的第二区域II上在第二方向D2上彼此间隔开。
隔离图案130可以形成在衬底100上以覆盖第一有源图案102和第二有源图案104的侧壁。隔离图案130可以完全覆盖第一有源图案102和第二有源图案104的侧壁，或者隔离图案130可以仅覆盖第一有源图案102和第二有源图案104的侧壁的下部。隔离图案130可以包括氧化物，例如氧化硅。
参照图3至图5，可以在衬底100上形成伪栅极结构170以部分地覆盖第一堆叠结构和第二堆叠结构以及隔离图案130。
例如，伪栅极绝缘层、伪栅极电极层和伪栅极掩模层可以依次形成在其上具有第一堆叠结构和第二堆叠结构以及隔离图案130的衬底100上，可以在伪栅极掩模层上形成沿第二方向D2延伸的第二蚀刻掩模，并且可以使用第二蚀刻掩模蚀刻伪栅极掩模层以形成伪栅极掩模160。
可以使用伪栅极掩模160作为蚀刻掩模来蚀刻伪栅极电极层和伪栅极绝缘层，以分别在衬底100的第一区域I和第二区域II上形成伪栅极电极150和伪栅极绝缘图案140。
在第一有源图案102和第二有源图案104以及与其相邻的隔离图案130的部分上沿第三方向D3依次堆叠的伪栅极绝缘图案140、伪栅极电极150和伪栅极掩模160可以形成伪栅极结构170。在本公开的示例实施例中，伪栅极结构170可以在第一堆叠结构和第二堆叠结构以及隔离图案130上沿第二方向D2延伸，并且可以覆盖第一堆叠结构和第二堆叠结构中的每一个的上表面和在第二方向D2上的相对侧壁。
在本公开的示例实施例中，多个伪栅极结构可以在第一方向D1上彼此间隔开。在图3和图5中，两个伪栅极结构170在第一方向D1上彼此间隔开，然而，本发明构思不必限于此。此外，在图3和图4中，伪栅极结构170在衬底100的第一区域I和第二区域II上沿第二方向D2连续延伸，然而，本发明构思不必限于此，并且伪栅极结构170可以分别在衬底100的第一区域I和第二区域II上分为两部分，这两部分可以分别称为第一伪栅极结构和第二伪栅极结构。
参照图6至图8，第一间隔物层180和第一牺牲间隔物层190可以依次形成在其上具有伪栅极结构170、第一堆叠结构和第二堆叠结构、隔离图案130以及第一有源图案102和第二有源图案104的衬底100上。
在本公开的示例实施例中，第一间隔物层180可以包括低k介电材料，例如，碳氮氧化硅、氮氧化硅、碳氮化硅等。因此，栅极结构340(参照图25至图29)和相邻导电结构(例如接触插塞)之间的寄生电容可由于在部分地蚀刻第一间隔物层180之后可能残留在栅极结构340的侧壁上的第一栅极间隔物182和第二栅极间隔物184而减小。如本文所用，术语“低k”可以表示介电常数低于二氧化硅的介电常数的任何材料。
第一牺牲间隔物层190可以包括例如氮化硅。
第三蚀刻掩模200可以覆盖衬底100的第二区域II，并且在伪栅极结构170的位于衬底100的第一区域I上的部分在第一方向D1上的相对侧壁中的每一个上，可以分别各向异性地蚀刻第一牺牲间隔物层190和第一间隔物层180以形成第一牺牲栅极间隔物192和第一栅极间隔物182。第一鳍间隔物183和第一牺牲鳍间隔物193可以形成在位于衬底100的第一区域I上的第一堆叠结构的未被伪栅极结构170覆盖的部分在第二方向D2上的相对侧壁中的每一个上、以及隔离图案130的与第一堆叠结构的该部分在第二方向D2上的相对侧壁中的每一个相邻的部分上。
第三蚀刻掩模200可以包括例如旋涂硬掩模(SOH)或非晶碳层(ACL)。
可以使用伪栅极结构170、第一栅极间隔物182和第一牺牲栅极间隔物192作为蚀刻掩模来蚀刻位于衬底100的第一区域I上的第一堆叠结构及其下方的第一有源图案102的上部以形成第一开口210。
因此，伪栅极结构170、第一栅极间隔物182和第一牺牲栅极间隔物192下方的第一牺牲线112和第一半导体线122可以分别转变为第一牺牲图案116和第一半导体图案126，并且沿第一方向D1延伸的第一堆叠结构可以被分成在第一方向D1上彼此间隔开的多个部分。
在本公开的示例实施例中，第一开口210可以形成为具有最大容积。因此，第一开口210的侧壁可以具有凸形。第一半导体图案126在第一方向D1上的侧壁可以不垂直于衬底100的上表面，而是可以相对于衬底100的上表面倾斜。因此，第一半导体图案126在第一方向D1上的长度可以沿第三方向D3不是恒定的。
每一个第一牺牲图案116的与第一开口210相邻的部分可以被去除以形成间隙，并且内部间隔物可以填充该间隙。
参照图9至图11，在去除第三蚀刻掩模200之后，可以对被第一开口210暴露的第一有源图案102的上表面以及第一半导体图案126和第一牺牲图案116的侧壁执行清洗工艺。清洗工艺可以包括使用例如氢氟酸(HF)的湿法蚀刻工艺。
可以使用被第一开口210暴露的第一有源图案102的上表面以及第一半导体图案126和第一牺牲图案116的侧壁作为种子来执行第一选择性外延生长(SEG)工艺以在第一开口210的内壁上形成第一源/漏层220。
在本公开的示例实施例中，第一SEG工艺可以使用硅源气体(例如二氯硅烷(SiH2Cl2)气体)、锗源气体(例如锗烷(GeH4)气体)和p型杂质源气体(例如乙硼烷(B2H6)气体)来执行，从而可以形成掺杂有p型杂质的单晶硅锗层作为第一源/漏层220。在本公开的示例实施例中，第一源/漏层220的上部可以接触第一牺牲栅极间隔物192的外侧壁。
在下文中，第一源/漏层220在第一开口210中的部分可以被称为其下部，而第一源/漏层220从第一开口210向上生长的部分可以被称为其上部。
在本公开的示例实施例中，第一源/漏层220的上部沿第二方向D2截取的截面可以具有例如五边形或六边形的形状。
参照图12至图14，可以通过例如使用磷酸(H3PO4)的湿法蚀刻工艺来去除位于衬底100的第一区域I上的第一牺牲栅极间隔物192和第一牺牲鳍间隔物193以及残留在衬底100的第二区域II上的第一牺牲间隔物层190，并且第二牺牲层230可以完全形成在衬底100的第一区域I和第二区域II上。
因此，第二牺牲层230可以形成在位于衬底100的第一区域I上的伪栅极结构170、第一栅极间隔物182、第一鳍间隔物183和第一源/漏层220上以及位于衬底100的第二区域II上的第一间隔物层180上。第二牺牲层230可以包括例如氮化硅。
参照图15至图17，第四蚀刻掩模240可以覆盖衬底100的第一区域I，并且在伪栅极结构170的位于衬底100的第二区域II上的部分在第一方向D1上的相对侧壁中的每一个上，可以分别各向异性地蚀刻第二牺牲层230和第一间隔物层180以形成第二牺牲栅极间隔物234和第二栅极间隔物184。第二鳍间隔物185和第二牺牲鳍间隔物235可以形成在第二堆叠结构的未被伪栅极结构170覆盖的部分在第二方向D2上的相对侧壁中的每一个上、以及位于衬底100的第二区域II上的隔离图案130的与第二堆叠结构的该部分在第二方向D2上的相对侧壁中的每一个相邻的部分上。
第四蚀刻掩模240可以包括例如SOH或ACL。
可以通过使用伪栅极结构170、第二栅极间隔物184和第二牺牲栅极间隔物234作为蚀刻掩模的蚀刻工艺来蚀刻第二堆叠结构及其下方的第二有源图案104的上部以在衬底100的第二区域II上形成第二开口250。
因此，伪栅极结构170、第二栅极间隔物184和第二牺牲栅极间隔物234下方的第二牺牲线114和第二半导体线124可以分别转变为第二牺牲图案118和第二半导体图案128，并且沿第一方向D1延伸的第二堆叠结构可以被分成在第一方向D1上彼此间隔开的多个部分。
在本公开的示例实施例中，第二开口250的侧壁可以在第三方向D3上是直的。因此，第二半导体图案128在第一方向D1上的侧壁可以基本垂直于衬底100的上表面，并且第二半导体图案128在第一方向D1上的长度可以沿第三方向D3是恒定的。
每一个第二牺牲图案118的与第二开口250相邻的部分可以被去除以形成间隙，并且内部间隔物可以形成在该间隙中。
参照图18至图20，在去除第四蚀刻掩模240之后，可以对被第二开口250暴露的第二有源图案104的上表面以及第二半导体图案128和第二牺牲图案118的侧壁执行清洗工艺。清洗工艺可以包括使用例如氢氟酸(HF)的湿法蚀刻工艺。
可以使用被第二开口250暴露的第二有源图案104的上表面以及第二半导体图案128和第二牺牲图案118的侧壁作为种子来执行第二SEG工艺以在第二开口250的内壁上形成第二源/漏层260。
在本公开的示例实施例中，可以使用硅源气体(例如乙硅烷(Si2H6)气体)和n型杂质源气体(例如PH3、POCl3、P2O5等)来执行第二SEG工艺，从而可以形成掺杂有n型杂质的单晶硅层作为第二源/漏层260。在本公开的示例实施例中，第二源/漏层260的上部可以接触第二牺牲栅极间隔物234的外侧壁。
在下文中，第二源/漏层260在第二开口250中的部分可以被称为第二源/漏层260的下部，并且第二源/漏层260的从第二开口250向上突出的部分可以被称为第二源/漏层260的上部。
在本公开的示例实施例中，第二源/漏层260的上部沿第二方向D2截取的截面可以具有带圆角的矩形的形状。如本文所用，术语“带圆角的矩形”被理解为如下形状：该形状不是矩形，而是看起来好像矩形的角都被圆角段替换的形状。
参照图21至图23，可以通过执行使用例如磷酸(H3PO4)的湿法蚀刻工艺来去除位于衬底100的第二区域II上的第二牺牲栅极间隔物234和第二牺牲鳍间隔物235以及残留在衬底100的第一区域I上的第二牺牲间隔物层230，并且蚀刻停止层270可以完全形成在衬底100的第一区域I和第二区域II上。
因此，蚀刻停止层270可以在衬底100的第一区域I上形成在伪栅极结构170、第一栅极间隔物182、第一鳍间隔物183和第一源/漏层220上，并在衬底100的第二区域II上形成在伪栅极结构170、第二栅极间隔物184、第二鳍间隔物185和第二源/漏层260上。蚀刻停止层270可以包括例如氮化硅。
参照图24，绝缘夹层280可以形成在其上具有上述结构的衬底100上，并且可以被平坦化直到伪栅极结构170的伪栅极电极150的上表面被暴露。在平坦化工艺期间，也可以去除伪栅极掩模160，并且可以部分地去除第一栅极间隔物182和第二栅极间隔物184的上部。
蚀刻停止层270的残留在第一栅极间隔物182的侧壁和第一源/漏层220的上表面上的部分可以被称为第一蚀刻停止图案272，并且蚀刻停止层270的残留在第二栅极间隔物184的侧壁和第二源/漏层260的上表面上的部分可以被称为第二蚀刻停止图案274。
可以通过例如湿法蚀刻工艺和/或干法蚀刻工艺去除暴露的伪栅极电极150、伪栅极绝缘图案140以及第一牺牲图案116和第二牺牲图案118，以形成第三开口290并形成第四开口295，其中第三开口290暴露第一栅极间隔物182的内侧壁和第一半导体图案126中的最上面的第一半导体图案的上表面、或者暴露第二栅极间隔物184的内侧壁和第二半导体图案128中的最上面的第二半导体图案的上表面，第四开口295暴露第一源/漏层220的侧壁、第一半导体图案126的表面和第一有源图案102的上表面、或者暴露第二源/漏层260的侧壁、第二半导体图案128的表面和第二有源图案104的上表面。
参照图25至图29，可以在衬底100上形成栅极结构340以填充第三开口290和第四开口295。
例如，可以在被第三开口290和第四开口295暴露的第一有源图案102和第二有源图案104的上表面、第一半导体图案126和第二半导体图案128的表面以及第一源/漏层220和第二源/漏层260的侧壁上执行热氧化工艺以形成界面图案300，可以在界面图案300的表面、第一栅极间隔物182和第二栅极间隔物184的内侧壁和上表面以及绝缘夹层280的上表面上依次且共形地形成栅极绝缘层和栅极阻挡层，并且栅极电极层可以填充第三开口290和第四开口295的剩余部分。
栅极绝缘层、栅极阻挡层和栅极电极层可以通过例如CVD工艺、ALD工艺、PVD工艺等形成。在一些实施例中，界面图案300可以通过执行CVD工艺、ALD工艺等而不是热氧化工艺来形成，并且也可以形成在第一栅极间隔物182和第二栅极间隔物184的内侧壁和上表面以及绝缘夹层280的上表面上。
栅极电极层、栅极阻挡层和栅极绝缘层可以被平坦化直到绝缘夹层280的上表面被暴露，从而可以形成栅极电极330、栅极阻挡图案320和栅极绝缘图案310。界面图案300、栅极绝缘图案310、栅极阻挡图案320和栅极电极330可以形成栅极结构340。
界面图案300可以包括氧化物，例如氧化硅，栅极绝缘图案310可以包括具有高介电常数的金属氧化物，例如氧化铪、氧化钽、氧化锆等。
栅极阻挡图案320可以包括金属氮化物，例如氮化钛、氮化钛铝、氮化钽、氮化钽铝等，栅极电极330可以包括低电阻金属，例如钨、铝、铜、钽或金属合金、金属碳化物、金属氮氧化物、金属碳氮化物、金属碳氮氧化物等，例如钛铝、碳化钛铝、氮氧化钛铝、碳氮化钛铝、碳氮氧化钛铝等。在本公开的示例实施例中，栅极电极330可以具有依次堆叠并且包括不同材料的多个导电图案。
还可以形成上绝缘夹层、接触插塞和上布线以完成半导体器件的制造。
在半导体器件中，分别可以作为沟道且也可以称为第一沟道的栅极结构340在衬底100的第一区域I上的部分、第一源/漏层220和第一半导体图案126可以形成PMOS晶体管。第一半导体图案126可以布置在第三方向D3上，因此，半导体器件可以是多桥沟道场效应晶体管(MBCFET)。分别可以作为沟道且也可以称为第二沟道的栅极结构340在衬底100的第二区域II上的部分、第二源/漏层260和第二半导体图案128可以形成NMOS晶体管。第二半导体图案128可以布置在第三方向D3上，因此，半导体器件也可以是MBCFET。
如上所示，可以在第一间隔物层180上形成可通过例如磷酸(H3PO4)容易去除的第一牺牲层190，可以在衬底100的第一区域I上各向异性地蚀刻第一牺牲层190和第一间隔物层180以分别形成第一牺牲栅极间隔物192和第一栅极间隔物182，并且可以使用第一栅极间隔物182和第一牺牲栅极间隔物192作为蚀刻掩模来蚀刻第一堆叠结构以形成第一开口210。可以通过第一SEG工艺在第一开口210中形成第一源/漏层220，可以去除第一牺牲栅极间隔物192，并且第二牺牲间隔物层230可以覆盖第一源/漏层220。
可以在衬底100的第二区域II上各向异性地蚀刻第二牺牲间隔物层230和第一间隔物层180以分别形成第二牺牲栅极间隔物234和第二栅极间隔物184，并且可以使用第二栅极间隔物184和第二牺牲栅极间隔物234作为蚀刻掩模来蚀刻第二堆叠结构以形成第二开口250。可以通过第二SEG工艺在第二开口250中形成第二源/漏层260，可以去除第二牺牲栅极间隔物234，并且蚀刻停止层270可以覆盖第一源/漏层220和第二源/漏层260。
因此，当形成第一开口210和第二开口250时，在伪栅极结构170的侧壁、第一堆叠结构和第二堆叠结构和/或第一源/漏层220和第二源/漏层260上，仅形成了第一栅极间隔物182和第一牺牲栅极间隔物192，或者仅形成了第二栅极间隔物184和第二牺牲栅极间隔物234，从而间隔物结构形成为包括堆叠在其侧壁上的若干层。因此，即使上述结构之间的距离减小，用于形成这些结构的蚀刻工艺的工艺裕度也可以增加，从而可以更容易地执行蚀刻工艺。
通过上述工艺制造的半导体器件可以具有以下特点：
在本公开的示例实施例中，半导体器件可以包括：在包括第一区域I和第二区域II的衬底100的第一区域I上在第三方向D3上彼此间隔开的第一沟道126；在衬底100的第二区域II上在第三方向D3上彼此间隔开的第二沟道128；栅极结构340的在衬底100的第一区域I上至少部分地覆盖每一个第一沟道126的表面的部分(以下称为第一栅极结构)；栅极结构340的在衬底100的第二区域II上至少部分地覆盖每一个第二沟道128的表面的部分(以下称为第二栅极结构)；在衬底100的第一区域I的与第一栅极结构相邻的部分上接触第一沟道126的第一源/漏层220；在衬底100的第二区域II的与第二栅极结构相邻的部分上接触第二沟道128的第二源/漏层260；覆盖第一栅极结构的相对侧壁中的每一个的第一栅极间隔物182；覆盖第二栅极结构的相对侧壁中的每一个的第二栅极间隔物184；接触第一栅极间隔物182和第一源/漏层220的第一蚀刻停止图案272；以及接触第二栅极间隔物184和第二源/漏层260的第二蚀刻停止图案274。
在本公开的示例实施例中，第一栅极间隔物182的接触第一源/漏层220的部分可以具有比第一源/漏层220的最上表面低的最下表面并且可以接触第一源/漏层220的上侧壁。第二栅极间隔物184的接触第二源/漏层260的部分可以具有比第二源/漏层260的最上表面低的最下表面并且可以接触第二源/漏层260的上侧壁。
在本公开的示例实施例中，沿第一方向D1延伸的第一有源图案102可以形成在衬底100的第一区域I上，沿第一方向D1延伸的第二有源图案104可以形成在衬底100的第二区域II上，并且覆盖第一有源图案102和第二有源图案104的侧壁的隔离图案130可以形成在衬底100的第一区域I和第二区域II上。
在本公开的示例实施例中，第一沟道126和第一源/漏层220可以形成在第一有源图案102上，第二沟道128和第二源/漏层260可以形成在第二有源图案104上。
在本公开的示例实施例中，第一栅极结构可以在第一有源图案102和隔离图案130上沿第二方向D2延伸，并且第二栅极结构可以在第二有源图案104和隔离图案130上沿第二方向D2延伸。第一栅极间隔物182可以覆盖第一栅极结构在第一方向D1上的相对侧壁中的每一个，并且第二栅极间隔物184可以覆盖第二栅极结构在第一方向D1上的相对侧壁中的每一个。
在本公开的示例实施例中，第一蚀刻停止图案272可以覆盖第一源/漏层220的上表面和第一栅极间隔物182在第一方向D1上的侧壁，并且第二蚀刻停止图案274可以覆盖第二源/漏层260的上表面和第二栅极间隔物184在第一方向D1上的侧壁。
在本公开的示例实施例中，第一蚀刻停止图案272可以接触第一源/漏层220在第一方向D1上的侧壁的上部，并且第二蚀刻停止图案274可以接触第二源/漏层260在第一方向D1上的侧壁的上部。
在本公开的示例实施例中，第一源/漏层220的上部可以具有沿第二方向D2截取的截面，该截面可以具有五边形或六边形的形状，并且第二源/漏层260的上部可以具有沿第二方向D2截取的截面，该截面可以具有带圆角的矩形的形状。
在本公开的示例实施例中，第一蚀刻停止图案272可以覆盖第一源/漏层220的上部在第二方向D2上的侧壁，并且第二蚀刻停止图案274可以覆盖第二源/漏层260的上部在第二方向D2上的侧壁。
在本公开的示例实施例中，第一鳍间隔物183可以覆盖第一源/漏层220的下部在第二方向D2上的相对侧壁中的每一个，并且可以接触隔离图案130的在第二方向D2上与第一源/漏层220相邻的部分的上表面。第二鳍间隔物185可以覆盖第二源/漏层260的下部在第二方向D2上的相对侧壁中的每一个，并且可以接触隔离图案130的在第二方向D2上与第二源/漏层260相邻的部分的上表面。
至此，第一间隔物层180形成为覆盖伪栅极结构170，因此，第一栅极间隔物182和第二栅极间隔物184以及第一鳍间隔物183和第二鳍间隔物185分别形成在栅极结构340以及第一源/漏层220和第二源/漏层260的下侧壁上，然而，本发明构思不必限于此。例如，附加的间隔物层可以在形成第一间隔物层180之前覆盖伪栅极结构170。在这种情况下，可以蚀刻该附加的间隔物层，从而可以在栅极结构340和第一源/漏层220的下侧壁上形成附加的栅极间隔物和附加的鳍间隔物。
图30至图33是示出根据本公开的示例实施例的制造半导体器件的方法的截面图。该方法可以包括与参考图1至图29所示的工艺基本相同或相似的工艺，因此在下面没有详细描述一些元件/方法步骤的范围内，可以理解的是，这些元件/方法步骤至少类似于在本说明书的别处详细描述的相应元件/方法步骤。
参照图30和图31，可以执行与参考图1至图5所示的工艺基本相同或相似的工艺，并且可以执行与参考图6至图8所示的工艺类似的工艺。
然而，可以在第一间隔物层180上形成第三牺牲间隔物层400，而不是第一牺牲层190。在本公开的示例实施例中，第二牺牲层230可以包括例如氧化硅。
因此，第一栅极间隔物182和第三牺牲栅极间隔物402可以通过各向异性蚀刻工艺形成以覆盖伪栅极结构170的在衬底100的第一区域I上的部分在第一方向D1上的相对侧壁中的每一个，并且第一鳍间隔物183和第三牺牲鳍间隔物403可以形成在第一堆叠结构的未被伪栅极结构170覆盖的部分在第二方向D2上的相对侧壁中的每一个上、以及隔离图案130的在衬底100的第一区域I上与第一堆叠结构的该部分相邻的部分上。
可以使用伪栅极结构170、第一栅极间隔物182和第三牺牲栅极间隔物402作为蚀刻掩模来蚀刻在衬底100的第一区域I上的第一堆叠结构及其下方的第一有源图案102的上部以形成第一开口210，并且位于伪栅极结构170、第一栅极间隔物182和第一牺牲栅极间隔物192下方的第一牺牲线112和第一半导体线122可以分别转变为第一牺牲图案116和第一半导体图案126。
参照图32和图33，可以执行参考图9至图14所示的清洗工艺，并且可以执行第一SEG工艺以在第一开口210的内壁上形成第一源/漏层220。
然而，当使用氢氟酸(HF)执行清洗工艺时，可以去除可包括例如氧化硅的第三牺牲栅极间隔物402、第三牺牲鳍间隔物403和第三牺牲间隔物层400。
可以执行与参考图12至图14所示的工艺基本相同或相似的工艺。
然而，第三牺牲栅极间隔物402、第三牺牲鳍间隔物403和第三牺牲间隔物层400已经通过清洗工艺去除，因此不需要使用磷酸(H3PO4)的附加的湿法蚀刻工艺，并且第二牺牲间隔物层230可以形成在衬底100的第一区域I和第二区域II上。
因此，第二牺牲间隔物层230可以在衬底100的第一区域I上形成在伪栅极结构170、第一栅极间隔物182、第一鳍间隔物183和第一源/漏层220上，也可以在衬底100的第二区域II上形成在第一间隔物层180上。
可以执行与参考图15至图29所示的工艺基本相同或相似的工艺以完成半导体器件的制造。
如上所示，可以形成在第一清洗工艺期间可以去除的第三牺牲间隔物层400，代替第一牺牲间隔物层190。因此，即使不执行用于去除第一牺牲间隔物层190的附加蚀刻工艺，也可以制造与图25至图29的半导体器件基本相同的半导体器件。
图34至图50是示出根据本公开的示例实施例的制造半导体器件的方法的截面图。该方法可以包括与参考图1至图29所示的工艺基本相同或相似的工艺，因此在下面没有详细描述一些元件/方法步骤的范围内，可以理解的是，这些元件/方法步骤至少类似于在本说明书的别处详细描述的相应元件/方法步骤。
参照图34和图35，可以执行与参考图1至图5所示的工艺基本相同或相似的工艺，并且可以执行与参考图6至图8所示的工艺类似的工艺。
然而，可以依次形成包括例如氧化硅的第一牺牲间隔物层190和第三牺牲间隔物层400，代替依次形成包括例如低k介电材料的第一间隔物层180和包括例如氮化硅的第一牺牲间隔物层190。
因此，可以形成第一牺牲栅极间隔物192和第三牺牲栅极间隔物402，它们覆盖伪栅极结构170的在衬底100的第一区域I上的部分在第一方向D1上的相对侧壁中的每一个，并且第一牺牲鳍间隔物193和第三牺牲鳍间隔物403可以形成在第一堆叠结构的未被伪栅极结构170覆盖的部分在第二方向D2上的相对侧壁中的每一个上、以及隔离图案130的在第二方向D2上与第一堆叠结构的该部分相邻的部分上。
随着第一开口210的形成，位于伪栅极结构170、第一牺牲栅极间隔物192和第三牺牲栅极间隔物402下方的第一牺牲线112和第一半导体线122可以分别转变为第一牺牲图案116和第一半导体图案126。
参照图36和图37，可以执行与参考图9至图11所示的工艺基本相同或相似的工艺，并且可以通过第一SEG工艺在第一开口210的内壁上形成第一源/漏层220。
然而，当使用氢氟酸(HF)执行清洗工艺时，可以去除可包括例如氧化硅的第三牺牲栅极间隔物402、第三牺牲鳍间隔物403和第三牺牲间隔物层400。
参照图38至图40，可以执行与参考图12至图14所示的工艺基本相同或相似的工艺。
例如，可以通过执行使用例如磷酸(H3PO4)的湿法蚀刻工艺来去除位于衬底100的第一区域I上的第一牺牲栅极间隔物192和第一牺牲鳍间隔物193以及残留在衬底100的第二区域II上的第一牺牲间隔物层190，并且第二牺牲间隔物层230可以完全形成在衬底100的第一区域I和第二区域II上。
因此，第二牺牲间隔物层230可以在衬底100的第一区域I和第二区域II上形成在伪栅极结构170、第一源/漏层220、第二堆叠结构和隔离图案130上。
包括例如氧化硅的第四牺牲间隔物层410可以形成在第二牺牲间隔物层230上。
参照图41和图42，可以执行与参考图15至图17所示的工艺基本相同或相似的工艺。
例如，第四蚀刻掩模240可以覆盖衬底100的第一区域I，并且在伪栅极结构170的位于衬底100的第二区域II上的部分在第一方向D1上的相对侧壁中的每一个上，可以各向异性地蚀刻第四牺牲间隔物层410和第二牺牲间隔物层230以分别形成第四牺牲栅极间隔物414和第二牺牲栅极间隔物234。在衬底100的第二区域II上，第四牺牲鳍间隔物415和第二牺牲鳍间隔物235可以分别形成在第二堆叠结构的未被伪栅极结构170覆盖的部分在第二方向D2上的相对侧壁中的每一个上、以及隔离图案130的在第二方向D2上与第二堆叠结构的该部分相邻的部分上。
可以通过在衬底100的第二区域II上使用伪栅极结构170、第二牺牲栅极间隔物234和第四牺牲栅极间隔物414作为蚀刻掩模的蚀刻工艺来蚀刻第二堆叠结构及其下方的第二有源图案104的上部，以形成第二开口250。
因此，位于伪栅极结构170、第二牺牲栅极间隔物234和第四牺牲栅极间隔物414下方的第二牺牲线114和第二半导体线124可以分别转变为第二牺牲图案118和第二半导体图案128。
参照图43和图44，可以执行与参考图18至图20所示的工艺基本相同或相似的工艺，并且可以通过第二SEG工艺在第二开口250的内壁上形成第二源/漏层260。
然而，当通过执行使用氢氟酸(HF)的湿法蚀刻工艺来执行清洗工艺时，可以去除包括例如氧化硅的第四牺牲栅极间隔物414、第四牺牲鳍间隔物415和第四牺牲间隔物层410。
参照图45至图47，可以执行与参考图21至图23所示的工艺类似的工艺。
例如，可以通过执行使用例如磷酸(H3PO4)的湿法蚀刻工艺来去除位于衬底100的第二区域II上的第二牺牲栅极间隔物234和第二牺牲鳍间隔物235以及残留在衬底100的第一区域I上的第二牺牲间隔物层230。
然而，可以在衬底100的第一区域I和第二区域II上依次形成第一间隔物层180和蚀刻停止层270。
因此，第一间隔物层180和蚀刻停止层270可以在衬底100的第一区域I和第二区域II上形成在伪栅极结构170、第一源/漏层220和第二源/漏层260以及隔离图案130上。
参照图48至图50，可以执行与参考图24至图29所示的工艺基本相同或相似的工艺以完成半导体器件的制造。
例如，第一栅极间隔物182可以形成在栅极结构340的在衬底100的第一区域I上的部分在第一方向D1上的相对侧壁中的每一个上，第一鳍间隔物183可以形成在第一源/漏层220的侧壁和上表面上，并且第一蚀刻停止图案272可以形成在第一栅极间隔物182和第一鳍间隔物183上。另外，第二栅极间隔物184可以形成在栅极结构340的在衬底100的第二区域II上的部分在第一方向D1上的相对侧壁中的每一个上，第二鳍间隔物185可以形成在第二源/漏层260的侧壁和上表面上，并且第二蚀刻停止图案274可以形成在第二栅极间隔物184和第二鳍间隔物185上。
在本公开的示例实施例中，第一栅极间隔物182和第一鳍间隔物183可以一体形成(例如，形成为单个不间断单元)，并因此可以包括基本相同的材料并且彼此连接。同样地，第二栅极间隔物184和第二鳍间隔物185可以一体形成，并因此可以包括基本相同的材料并且彼此连接。
如上所示，与参考图1至图29所示的制造半导体器件的方法不同，代替覆盖伪栅极结构170的第一间隔物层180，可以形成第一牺牲间隔物层190或第二牺牲间隔物层230，并且可以在第一牺牲间隔物层190或第二牺牲间隔物层230上形成第三牺牲间隔物层400或第四牺牲间隔物层410。第一开口210或第二开口250可以使用间隔物结构来形成，该间隔物结构可以通过第一牺牲间隔物层190和第三牺牲间隔物层400或第二牺牲间隔物层230和第四牺牲间隔物层410的各向异性蚀刻工艺而形成。然而，用于降低栅极结构340和相邻结构之间的寄生电容的第一间隔物层180可以在去除第一牺牲间隔物层至第四牺牲间隔物层190、230、400和410之后完全形成。
通过上述工艺制造的半导体器件可以具有以下特点：
在本公开的示例实施例中，第一鳍间隔物183可以接触第一源/漏层220在第二方向D2上的侧壁和上表面，并且第二鳍间隔物185可以接触第二源/漏层260在第二方向D2上的侧壁和上表面。第一蚀刻停止图案272可以形成在第一鳍间隔物183上，并且可以不接触第一源/漏层220。第二蚀刻停止图案274可以形成在第二鳍间隔物185上，并且可以不接触第二源/漏层260。
在本公开的示例实施例中，第一鳍间隔物183可以接触隔离图案130在第二方向D2上与第一源/漏层220相邻的部分的上表面，并且第二鳍间隔物185可以接触隔离图案130在第二方向D2上与第二源/漏层260相邻的部分的上表面。
在本公开的示例实施例中，第一栅极间隔物182在第一方向D1上与第一源/漏层220重叠的部分可以具有比第一源/漏层220的最上表面低的最下表面，并且第二栅极间隔物184在第一方向D1上与第二源/漏层260重叠的部分可以具有比第二源/漏层260的最上表面低的最下表面。
在本公开的示例实施例中，第一蚀刻停止图案272可以覆盖第一栅极间隔物182的侧壁，并且第二蚀刻停止图案274可以覆盖第二栅极间隔物184的侧壁。
图51至图62是示出根据本公开的示例实施例的制造半导体器件的方法的截面图。该方法可以包括与参考图1至图29所示的工艺基本相同或相似的工艺，因此在下面没有详细描述一些元件/方法步骤的范围内，可以理解的是，这些元件/方法步骤至少类似于在本说明书的别处详细描述的相应元件/方法步骤。
参照图51和图52，可以执行与参考图1至图11所示的工艺基本相同或相似的工艺，并且可以在第一源/漏层220上形成第一覆盖层450。
在本公开的示例实施例中，第一覆盖层450可以通过执行选择性沉积工艺来形成，并因此可以仅形成在包括例如硅、锗等半导体材料的第一源/漏层220上，但可以不形成在包括绝缘材料的伪栅极掩模160、第一栅极间隔物182、第一牺牲栅极间隔物192、第一牺牲鳍间隔物193、第一牺牲间隔物层190和隔离图案130上。
第一覆盖层450可以包括低k介电材料，例如碳氮氧化硅、氮氧化硅、碳氮化硅等。在本公开的示例实施例中，第一覆盖层450的厚度可以小于第一鳍间隔物183的厚度，然而，本发明构思不必限于此。
参照图53和图54，可以执行与参照图12至图14所示的工艺类似的工艺。
例如，可以去除第一牺牲栅极间隔物192、第一牺牲鳍间隔物193和第一牺牲间隔物层190，并且可以在衬底100的第一区域I和第二区域II上完全形成第二牺牲间隔物层230。
然而，第一覆盖层450已经形成在第一源/漏层220上，因此，第二牺牲间隔物层230可以在衬底100的第一区域I上形成在伪栅极结构170、第一栅极间隔物182、第一鳍间隔物183和第一覆盖层450上，并在衬底100的第二区域II上形成在第一间隔物层180上。
可以执行与参考图15至图17所示的工艺基本相同或相似的工艺以形成第二开口250。
参照图55和图56，可以执行与参照图18至图20所示的工艺基本相同或相似的工艺以形成第二源/漏层260，并且可以执行与参考图51和图52所示的工艺基本相同或相似的工艺以在第二源/漏层260上形成第二覆盖层460。
在本公开的示例实施例中，第二覆盖层460可以通过执行第二选择性沉积工艺来形成，并因此可以仅形成在包括半导体材料的第二源/漏层260上。如同第一覆盖层450，第二覆盖层460可以包括低k介电材料。在本公开的示例实施例中，第二覆盖层460的厚度可以小于第二鳍间隔物185的厚度，然而，本发明构思不必限于此。
在本公开的示例实施例中，第二鳍间隔物185可以被第二牺牲鳍间隔物235覆盖，因此，第二覆盖层460的最下表面可以不接触覆盖第二源/漏层260的下侧壁的第二鳍间隔物185的最上表面。
参照图57至图59，可以执行与参考图21至图23所示的工艺基本相同或相似的工艺。
蚀刻停止层270可以在衬底100的第一区域I上形成在伪栅极结构170、第一栅极间隔物182、第一鳍间隔物183和第一覆盖层450上，并且可以在衬底100的第二区域II上形成在伪栅极结构170、第二栅极间隔物184、第二鳍间隔物185和第二覆盖层460上。
参照图60至图62，可以执行与参考图24至图29所示的工艺基本相同或相似的工艺以完成半导体器件的制造。
如上所示，覆盖第一源/漏层220和第二源/漏层260的第一覆盖层450和第二覆盖层460可以通过选择性沉积工艺形成，因此可以保护第一源/漏层220和第二源/漏层260。
通过上述工艺制造的半导体器件可以具有以下特点：
在本公开的示例实施例中，第一鳍间隔物183可以接触第一源/漏层220的下部的侧壁，第二鳍间隔物185可以接触第二源/漏层260的下部的侧壁，第一覆盖层450可以接触第一源/漏层220的上部的侧壁和上表面，并且第二覆盖层460可以接触第二源/漏层260的上部的侧壁和上表面。
在本公开的示例实施例中，第一蚀刻停止图案272可以形成在第一鳍间隔物183和第一覆盖层450上，并且第二蚀刻停止图案274可以形成在第二鳍间隔物185和第二覆盖层460上。
在本公开的示例实施例中，第一鳍间隔物183的最上表面和第一覆盖层450的最上表面可以彼此接触，并且第一蚀刻停止图案272可以不接触第一源/漏层220。
在本公开的示例实施例中，第二鳍间隔物185的最上表面和第二覆盖层460的最上表面可以彼此不接触，并且第二蚀刻停止图案274可以部分地接触第二源/漏层260。
在本公开的示例实施例中，第一蚀刻停止图案272可以覆盖第一栅极间隔物182的侧壁，并且第二蚀刻停止图案274可以覆盖第二栅极间隔物184的侧壁。
该半导体器件可以用于包括具有源/漏层的晶体管的各种类型的存储器件和/或系统中。例如，该半导体器件可以应用于诸如中央处理单元(CPU)、应用处理器(AP)等的逻辑器件。或者，该半导体器件可以应用于诸如DRAM器件、SRAM器件等的易失性存储器件，或应用于诸如闪存器件、PRAM器件、MRAM器件、RRAM器件等的非易失性存储器件。
前述是对本公开的示例实施例的说明并且不应被解释为对其的必然限制。尽管已经描述了本公开的一些示例实施例，但是本领域技术人员将容易理解，许多修改是可能的，而不会实质上背离本发明构思的新颖教导和方面。因此，所有这样的修改旨在包括在本发明构思的范围内。

Claims (20)

1.一种半导体器件，包括：
多个第一沟道，设置在衬底的第一区域上，所述衬底包括所述第一区域和第二区域，所述多个第一沟道中的每一个在基本垂直于所述衬底的上表面的竖直方向上彼此间隔开；
多个第二沟道，设置在所述衬底的所述第二区域上并且在所述竖直方向上彼此间隔开；
第一栅极结构，设置在所述衬底的所述第一区域上，所述第一栅极结构覆盖所述多个第一沟道中的每一个的至少一部分；
第二栅极结构，设置在所述衬底的所述第二区域上，所述第二栅极结构覆盖所述多个第二沟道中的每一个的至少一部分；
第一源/漏层，设置在所述衬底的所述第一区域与所述第一栅极结构相邻的部分上，所述第一源/漏层接触所述多个第一沟道；
第二源/漏层，设置在所述衬底的所述第二区域与所述第二栅极结构相邻的部分上，所述第二源/漏层接触所述多个第二沟道；
第一鳍间隔物，接触所述第一源/漏层的侧壁和上表面；
第二鳍间隔物，接触所述第二源/漏层的侧壁和上表面；
第一蚀刻停止图案，设置在所述第一鳍间隔物上，所述第一蚀刻停止图案不接触所述第一源/漏层；以及
第二蚀刻停止图案，设置在所述第二鳍间隔物上，所述第二蚀刻停止图案不接触所述第二源/漏层。
2.根据权利要求1所述的半导体器件，其中，所述第一鳍间隔物和所述第二鳍间隔物中的每一个包括低k介电材料，并且所述第一蚀刻停止图案和所述第二蚀刻停止图案中的每一个包括氮化硅。
3.根据权利要求2所述的半导体器件，其中，所述第一鳍间隔物和所述第二鳍间隔物中的每一个包括碳氮氧化硅、氮氧化硅和/或碳氮化硅。
4.根据权利要求1所述的半导体器件，其中，所述第一源/漏层的上部具有沿第一方向截取的第一截面，所述第一截面具有五边形或六边形的形状，以及
其中，所述第二源/漏层的上部具有沿第二方向截取的第二截面，所述第二截面具有带圆角的矩形的形状。
5.根据权利要求1所述的半导体器件，其中，所述第一源/漏层包括掺杂有p型杂质的半导体材料，并且所述第二源/漏层包括掺杂有n型杂质的半导体材料。
6.根据权利要求1所述的半导体器件，还包括：
第一有源图案，设置在所述衬底的所述第一区域上并且沿基本平行于所述衬底的上表面的第一方向延伸；
第二有源图案，设置在所述衬底的所述第二区域上并且沿所述第一方向延伸；以及
隔离图案，设置在所述衬底上，所述隔离图案覆盖所述第一有源图案和所述第二有源图案的侧壁，
其中，所述多个第一沟道和所述第一源/漏层中的每一个形成在所述第一有源图案上，并且所述多个第二沟道和所述第二源/漏层中的每一个形成在所述第二有源图案上。
7.根据权利要求6所述的半导体器件，其中，所述第一鳍间隔物覆盖所述第一源/漏层的上表面和所述第一源/漏层在与所述衬底的上表面基本平行且与所述第一方向交叉的第二方向上的相对侧壁，并且所述第一鳍间隔物接触所述隔离图案的在所述第二方向上与所述第一源/漏层相邻的部分的上表面，以及
其中，所述第二鳍间隔物覆盖所述第二源/漏层的上表面和所述第二源/漏层在所述第二方向上的相对侧壁，并且所述第二鳍间隔物接触所述隔离图案的在所述第二方向上与所述第二源/漏层相邻的部分的上表面。
8.根据权利要求6所述的半导体器件，其中，所述第一栅极结构在所述第一有源图案和所述隔离图案上沿与所述衬底的上表面基本平行且与所述第一方向交叉的第二方向延伸，并且所述第二栅极结构在所述第二有源图案和所述隔离图案上沿所述第二方向延伸，以及
其中，所述半导体器件还包括：
第一栅极间隔物，覆盖所述第一栅极结构在所述第一方向上的一对相对侧壁中的每一个；以及
第二栅极间隔物，覆盖所述第二栅极结构在所述第一方向上的一对相对侧壁中的每一个。
9.根据权利要求8所述的半导体器件，其中，所述第一栅极间隔物包括与所述第一鳍间隔物相同的材料并且与所述第一鳍间隔物连接，并且所述第二栅极间隔物包括与所述第二鳍间隔物相同的材料并且与所述第二鳍间隔物连接。
10.根据权利要求8所述的半导体器件，其中，所述第一栅极间隔物在所述第一方向上与所述第一源/漏层重叠的部分具有比所述第一源/漏层的最上表面低的最下表面，并且所述第二栅极间隔物在所述第一方向上与所述第二源/漏层重叠的部分具有比所述第二源/漏层的最上表面低的最下表面。
11.根据权利要求8所述的半导体器件，其中，所述第一蚀刻停止图案覆盖所述第一栅极间隔物的侧壁，并且所述第二蚀刻停止图案覆盖所述第二栅极间隔物的侧壁。
12.一种半导体器件，包括：
多个第一沟道，设置在衬底的第一区域上，所述衬底包括所述第一区域和第二区域，所述多个第一沟道中的每一个在基本垂直于所述衬底的上表面的竖直方向上彼此间隔开；
多个第二沟道，设置在所述衬底的所述第二区域上并且在所述竖直方向上彼此间隔开；
第一栅极结构，设置在所述衬底的所述第一区域上，所述第一栅极结构覆盖所述多个第一沟道中的每一个的至少一部分；
第二栅极结构，设置在所述衬底的所述第二区域上，所述第二栅极结构覆盖所述多个第二沟道中的每一个的至少一部分；
第一源/漏层，设置在所述衬底的所述第一区域与所述第一栅极结构相邻的部分上，所述第一源/漏层接触所述多个第一沟道；
第二源/漏层，设置在所述衬底的所述第二区域与所述第二栅极结构相邻的部分上，所述第二源/漏层接触所述多个第二沟道；
第一鳍间隔物，接触所述第一源/漏层的下侧壁；
第二鳍间隔物，接触所述第二源/漏层的下侧壁；
第一覆盖层，接触所述第一源/漏层的上侧壁和上表面；
第二覆盖层，接触所述第二源/漏层的上侧壁和上表面；
第一蚀刻停止图案，设置在所述第一鳍间隔物和所述第一覆盖层上；以及
第二蚀刻停止图案，设置在所述第二鳍间隔物和第二覆盖层上。
13.根据权利要求12所述的半导体器件，其中，所述第一鳍间隔物的最上表面接触所述第一覆盖层的最上表面。
14.根据权利要求13所述的半导体器件，其中，所述第一蚀刻停止图案不接触所述第一源/漏层。
15.根据权利要求12所述的半导体器件，其中，所述第二鳍间隔物的最上表面不接触所述第二覆盖层的最上表面。
16.根据权利要求15所述的半导体器件，其中，所述第二蚀刻停止图案部分地接触所述第二源/漏层。
17.根据权利要求12所述的半导体器件，其中，所述第一覆盖层和所述第二覆盖层中的每一个包括低k介电材料，并且所述第一蚀刻停止图案和所述第二蚀刻停止图案中的每一个包括氮化硅。
18.根据权利要求12所述的半导体器件，其中，所述第一鳍间隔物和所述第二鳍间隔物中的每一个包括低k介电材料。
19.根据权利要求12所述的半导体器件，其中，所述第一源/漏层包括掺杂有p型杂质的半导体材料，并且所述第二源/漏层包括掺杂有n型杂质的半导体材料。
20.一种半导体器件，包括：
多个第一沟道，设置在衬底的第一区域上，所述衬底包括所述第一区域和第二区域，所述多个第一沟道中的每一个在基本垂直于所述衬底的上表面的竖直方向上彼此间隔开；
多个第二沟道，设置在所述衬底的所述第二区域上并且在所述竖直方向上彼此间隔开；
第一栅极结构，设置在所述衬底的所述第一区域上，所述第一栅极结构覆盖所述多个第一沟道中的每一个的至少一部分；
第二栅极结构，设置在所述衬底的所述第二区域上，所述第二栅极结构覆盖所述多个第二沟道中的每一个的至少一部分；
第一源/漏层，设置在所述衬底的所述第一区域与所述第一栅极结构相邻的部分上，所述第一源/漏层接触所述多个第一沟道；
第二源/漏层，设置在所述衬底的所述第二区域与所述第二栅极结构相邻的部分上，所述第二源/漏层接触所述多个第二沟道；
第一栅极间隔物，覆盖所述第一栅极结构的相对侧壁中的每一个；
第二栅极间隔物，覆盖所述第二栅极结构的相对侧壁中的每一个；
第一蚀刻停止图案，接触所述第一栅极间隔物和所述第一源/漏层；以及
第二蚀刻停止图案，接触所述第二栅极间隔物和所述第二源/漏层，
其中，所述第一栅极间隔物的与所述第一源/漏层接触的部分具有比所述第一源/漏层的最上表面低的最下表面，并且接触所述第一源/漏层的上侧壁，以及
其中，所述第二栅极间隔物的与所述第二源/漏层接触的部分具有比所述第二源/漏层的最上表面低的最下表面，并且接触所述第二源/漏层的上侧壁。
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