KR19980056170A - 반도체 소자의 금속 배선 형성방법 - Google Patents

Abstract

본 발명은 Ti/TiN막이 형성시 Ti막과 접하는 부분에 폴리실리콘막을 형성하여 열처리시 폴리실리콘막과 Ti막을 반응시켜 균일한 실리사이드막을 형성함으로써 콘택저항을 감소시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것으로, 본 발명의 제 1 관점에 따른 반도체 소자의 금속 배선 형성방법은 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 도전막 패턴 상의 절연막을 식각하여 도전막 패턴을 소정 부분 노출시켜 콘택홀을 형성하는 단계; 콘택홀 저부 및 양 측벽과 상기 절연막 상에 폴리실리콘막을 형성하는 단계; 및, 폴리실리콘막상에 Ti막 및 TiN막을 순차적으로 형성한 후 열처리하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성방법에 관한 것이다.

반도체 소자가 미세화되고 고집적화됨에 따라, 폴리실리콘막의 게이트 전극이나 소오스 및 드레인 확산 영역을 금속 배선과 접촉시켜 주기 위한 콘택홀의 면적이 매우 작아지고, 또한 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉 저항이 증대되고, 배선 형성에 따른 PN 접합이 파괴되는 것이 큰 문제로 대두되었다. 그리고, 현재의 소자의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에 고집적화에 따른 표면 단차의 어스펙트 비가 증대된다. 따라서, 일반적인 스퍼터링법에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선이 단락되는 문제가 발생하고, 이로 인하여 소자의 신뢰성을 크게 저하시키는 문제가 있었다.

이에 대하여 종래에는 높은 어스펙트비를 갖는 콘택홀을 매립하는 방법으로 2단계 알루미늄 증착방식을 이용하거나, 텅스텐 플러그를 형성하였다.

먼저, 2단계 알루미늄 증착방식을 이용한 반도체 소자의 금속 배선 형성방법을 도 1을 참조하여 설명한다.

도 1에 도시된 바와 같이, 불순물이 주입된 접합영역(2)이 형성된 반도체 기판(1) 상에 절연용 산화막(3)을 형성하고, 산화막(3)을 식각하여 접합영역(2)을 소정부분 노출시켜 콘택홀을 형성한다. 이어서, 상기 콘택홀 저부 및 양 측벽과 산화막(3) 상에 Ti막(4) 및 TiN막(5)을 장벽 금속막으로서 형성하고, 그 상부에 2 단계 알루미늄 증착방식으로 알루미늄 합금막(6)을 형성하여 상기 콘택홀을 매립한다. 그리고, 알루미늄 합금막(6)과 TiN막(5) 및 Ti막(4)을 소정의 형태로 패터닝하여 금속 배선층을 형성한다.

이어서, 텅스텐 플러그를 이용한 반도체 소자의 금속 배선 형성방법을 도 2를 참조하여 설명한다.

도 2에 도시한 바와 같이, 불순물이 주입된 접합영역(2)이 형성된 반도체 기판(1) 상에 절연용 산화막(3)을 형성하고, 산화막(3)을 식각하여 접합영역(2)을 소정부분 노출시켜 콘택홀을 형성한다. 이어서, 상기 콘택홀 저부 및 양 측벽과 산화막(3) 상에 Ti막(4) 및 TiN막(5)을 장벽 금속막으로서 형성하고, 그 상부에 텅스텐막(7)을 상기 콘택홀에 매립하도록 증착한다. 이어서, 텅스텐막(7)과 TiN막(5) 및 Ti막(4)을 산화막(3)이 노출되도록 에치백하여 콘택홀에 매립된 콘택 플러그를 형성하고, 도시되지는 않았지만 기판 전면에 금속층을 증착하고 패터닝하여 상기 콘택 플러그와 콘택하는 금속배선층을 형성한다.

그러나, 상기한 종래의 콘택홀 매립을 통한 금속 배선 형성방법에 있어서는 배리어 금속막인 Ti막에 의해 다음과 같은 문제가 발생한다.

즉, Ti막 및 TiN막을 증착한 후 약 700 내지 800℃의 온도에서 급속열처리를 함으로써 Ti막과 하부의 기판이 반응하여 TiSi_X와 같은 불균일한 실리사이드막(A)이 형성되어 콘택저항을 증가시키게 된다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, Ti/TiN막의 형성시 Ti막과 접하는 부분에 폴리실리콘막을 형성하여 장벽 금속막의 열처리시 폴리실리콘막과 Ti막을 반응시켜 균일한 실리사이드막을 형성함으로써 콘택저항을 감소시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.

도 1 및 도 2는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.

도 3A 및 도 3B는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.

도 4A 및 도 4B는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.

*도면의 주요부분에 대한 부호의 설명*

11,21 : 반도체 기판12 : 제 1 불순물 영역

13,23 : 산화막14,25 : 폴리실리콘막

15 : 제 2 불순물 영역16,24 : Ti막

17,26 : TiN막18,27 : 실리사이드막

19 : 알루미늄 합금막22 : 접합영역

28 : 텅스텐막

상기 목적을 달성하기 위한 본 발명의 제 1관점에 따른 반도체 소자의 금속 배선 형성방법은 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 도전막 패턴 상의 절연막을 식각하여 상기 도전막 패턴을 소정 부분 노출시켜 콘택홀을 형성하는 단계; 상기 콘택홀 저부 및 양 측벽과 상기 절연막 상에 폴리실리콘막을 형성하는 단계; 및, 상기 폴리실리콘막상에 Ti막 및 TiN막을 순차적으로 형성한 후 열처리하는 단계를 포함하는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명의 제 2 관점에 따른 반도체 소자의 금속 배선 형성방법은 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 도전막 패턴 상의 절연막을 식각하여 상기 도전막 패턴을 소정 부분 노출시켜 콘택홀을 형성하는 단계; 상기 콘택홀 저부 및 양 측벽과 상기 절연막 상에 Ti막을 형성하는 단게; 상기 Ti막 상에 불순물을 함유하는 비정질 폴리실리콘막을 형성하는 단계; 및, 상기 비정질 폴리실리콘막 상에 TiN막을 형성한 후 열처리하는 단계를 포함하는 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, Ti/TiN막의 형성시 Ti막과 접하는 부분에 폴리실리콘막을 형성하여 열처리시 폴리실리콘막과 Ti막을 반응시켜 실리사이드막을 형성하므로써 콘택저항을 감소시킨다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 3A 및 도 3B 본 발명의 일 실시예에 따른 2 단계 알루미늄 증착방식을 이용한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이고, 도 4A 및 도 4B는 본 발명의 다른 실시에에 따른 텅스텐 플러그를 이용한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.

먼저, 도 3A 및 도 3B를 참조하여 본 발명의 일 실시예를 설명한다.

도 3A에 도시된 바와 같이, 소정의 제 1 불순물 이온이 주입된 제 1 불순물 영역(12)이 형성된 반도체 기판(11) 상에 절연용 산화막(13)을 형성하고, 산화막(13)을 식각하여 제 1 불순물 영역(12)을 소정 부분 노출시켜 콘택홀을 형성한다. 이어서, 상기 콘택홀 저부 및 양 측벽과 산화막(13) 상에 폴리실리콘막(14)을 약 50 내지 500Å의 두께로 형성하고, 제 1 불순물 영역(12)에 제 2 불순물 이온을 주입하여 제 2 불순물 영역(15)을 형성한다.

도 3B에 도시된 바와 같이, 폴리실리콘막(14) 상에 약 300 내지 600Å의 두께로 Ti막(16)을 증착하고, 그 상부에 약 600 내지 1,000Å의 두께로 TiN막(17)을 증착한다. 이어서, 약 700 내지 800℃의 온도에서 급속열처리하여 Ti막(16)과 폴리실리콘막(14)을 반응시켜 TiSi₂와 같은 균일한 실리사이드막(19)을 형성한다. 이때, 실리사이드막(18)은 기판(11) 내에서 형성되지 않는다.

그리고 나서, TiN막(17) 상에 2 단계 알루미늄 증착방식으로 알루미늄 합금막(19)을 증착하고, 알루미늄 합금판(19)과 TiN막(17) 및 실리사이드막(18)을 식각하여 소정의 형태로 패터닝함으로써 금속 배선층을 형성한다. 이때, 상기 식각공정은 BCl₃및 Cl₂개스로 실시한다.

이어서, 도 4A 및 도 4B를 참조하여 본 발명의 다른 실시예를 설명한다.

도 4A에 도시된 바와 같이, 불순물 이온이 주입된 접합영역(22)이 형성된 반도체 기판(21) 상에 절연용 산화막(23)을 형성하고, 산화막(23)을 식각하여 접합영역(22)을 소정 부분 노출시켜 콘택홀을 형성한다. 이어서, 상기 콘택홀 저부 및 양측벽과 산화막(23) 상에 약 300 내지 600Å의 두께로 Ti막(24)을 형성한다.

그리고, Ti막(24) 상부에 약 50 내지 500Å의 두께로 비정질 실리콘막(25)을 약 400 내지 500℃의 온도에서 형성하고, 비정질 실리콘막(25)에 약 20 내지 30KeV의 에너지에서 1×10¹⁴내지 1×10¹⁷원자/㎤의 농도로 As을 이온 주입하여 비정질 실리콘막(25)을 도전막으로 형성한다.

도 4B에 도시된 바와 같이, 비정질 실리콘막(25) 상에 약 600 내지 1,000Å의 두께로 TiN막(26)을 형성하고, 약 700 내지 800℃의 온도에서 15 내지 25초 동안 급속열처리한다. 이때, Ti막(24)과 비정질 실리콘막(25)이 반응함과 더불어 기판(21)과 Ti막(24)이 반응하여 TiSi₂와 같은 실리사이드막(27)이 형성된다. 이때, TiN막(27)과 Ti막(24) 사이의 실리사이드막(27)이 기판(21)과 Ti막(24)의 계면에 형성된 실리사이드막(27) 보다 더 두껍게 형성된다.

그리고 나서, TiN막(26) 상에 텅스텐막(28)을 상기 콘택홀에 매립하도록 증착하고, 텅스텐막(28)과 TiN막(26) 및 실리사이드막(27)을 산화막(23)이 노출되도록 에치백하여 콘택홀에 매립된 콘택 플러그를 형성한다. 그리고, 도시되지는 않았지만 기판 전면에 금속층을 증착하고 패터닝하여 상기 콘택 플러그와 콘택하는 금속 배선층을 형성한다.

상기 실시예에 의하면, 장벽 금속막인 Ti/TiN막의 형성시 Ti막과 접하는 부분에 폴리실리콘막을 형성하여 장벽 금속막의 열처리시 폴리실리콘막과 Ti막을 반응시켜 TiSi₂와 같은 균일한 실리사이드막을 형성함으로써 콘택저항을 감소시켜 소자의 신뢰성 및 수율을 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (21)

1. 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계;

   상기 도전막 패턴 상의 절연막을 식각하여 도전막 패턴을 소정 부분 노출시켜 콘택홀을 형성하는 단계;

   상기 콘택홀 저부 및 양 측벽과 상기 절연막 상에 폴리실리콘막을 형성하는 단계; 및,

   상기 폴리실리콘막상에 Ti막 및 TiN막을 순차적으로 형성한 후 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
2. 제 1 항에 있어서, 상기 TiN막이 형성된 상기 콘택홀에 매립하도록 상기 절연막 상에 알루미늄 합금막을 형성하는 단계; 및

   상기 알루미늄 합금막과 TiN막 및 Ti막과 폴리실리콘막을 식각하여 금속 배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
3. 제 2 항에 있어서, 상기 알루미늄 합금막은 2단계 알루미늄 증착방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
4. 제 2 항에 있어서, 상기 식각 공정은 BCl₃및 Cl₂개스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
5. 제 1 항에 있어서, 상기 TiN막이 형성된 상기 콘택홀에 매립하도록 상기 절연막 상에 텅스텐막을 형성하는 단계; 및,

   상기 텅스텐막 및 하부의 TiN막 Ti막 및 폴리실리콘막을 상기 절연막이 노출되도록 에치백하여 텅스텐 플러그를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
6. 제 1 항에 있어서, 상기 폴리실리콘막은 50 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
7. 제 1 항에 있어서, 상기 열처리 공정은 700 내지 800℃의 온도에서 급속 열처리하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
8. 제 7 항에 있어서, 상기 열처리 공정시 Ti막과 폴리실리콘막이 반응하여 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
9. 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계;

   상기 도전막 패턴 상의 절연막을 식각하여 상기 도전막 패턴을 소정 부분 노출시켜 콘택홀을 형성하는 단계;

   상기 콘택홀 저부 및 양 측벽과 상기 절연막 상기 Ti막을 형성하는 단계;

   상기 Ti막 상에 불순물을 함유하는 비정질 폴리실리콘막을 형성하는 단게; 및,

   상기 비정질 폴리실리콘막 상에 TiN막을 형성한 후 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
10. 제 9 항에 있어서, 상기 TiN막이 형성된 상기 콘택홀에 매립하도록 상기 절연막 상에 알루미늄 합금막을 형성하는 단계; 및,

    상기 알루미늄 합금막과 TiN막과 폴리실리콘막 및 Ti막을 식각하여 금속 배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
11. 제 10 항에 있어서, 상기 알루미늄 합금막은 2단계 알루미늄 증착방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
12. 제 10 항에 있어서, 상기 식각 공정은 BCl₃및 Cl₂개스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
13. 제 9 항에 있어서, 상기 TiN막이 형성된 상기 콘택홀에 매립하도록 상기 절연막 상에 텅스텐막을 형성하는 단계; 및,

    상기 텅스텐막 및 하부의 TiN막과 폴리실리콘막 및 Ti막을 상기 절연막이 노출되도록 에치백하여 텅스텐 플러그를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
14. 제 9 항에 있어서, 상기 불순물이 함유된 비정질 실리콘막을 형성하는 단계는 상기 Ti막 상에 비정질 실리콘막을 형성하는 단계; 및,

    상기 비정질 실리콘막에 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
15. 제 14 항에 있어서, 상기 비정질 실리콘막은 400 내지 500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
16. 제 15 항에 있어서, 비정질 실리콘막은 50 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 형성방법.
17. 제 14 항에 있어서, 상기 불순물은 As인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
18. 제 17 항에 있어서, 상기 이온 주입 공정은 20 내지 30KeV의 에너지에서 1×10¹⁴내지 1×10¹⁷원자/㎤의 농도로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
19. 제 9 항에 있어서, 상기 열처리 공정은 700 내지 800℃의 온도에서 15 내지 25초 동안 급속 열처리하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
20. 제 19 항에 있어서, 상기 열처리 공정시 Ti막과 비정질 실리콘막이 반응함과 더불어 상기 기판과 Ti막이 반응하여 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
21. 제 20 항에 있어서, 상기 TiN막 하부에 형성된 실리사이드막이 상기 기판 상에 형성된 실리사이드막보다 두꺼운 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.