KR920004089B1 - 반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법 - Google Patents

반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법 Download PDF

Info

Publication number
KR920004089B1
KR920004089B1 KR1019890007090A KR890007090A KR920004089B1 KR 920004089 B1 KR920004089 B1 KR 920004089B1 KR 1019890007090 A KR1019890007090 A KR 1019890007090A KR 890007090 A KR890007090 A KR 890007090A KR 920004089 B1 KR920004089 B1 KR 920004089B1
Authority
KR
South Korea
Prior art keywords
film
connection
layer
forming
semiconductor layer
Prior art date
Application number
KR1019890007090A
Other languages
English (en)
Other versions
KR900019180A (ko
Inventor
겐지 니시다
노리아끼 사토
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR900019180A publication Critical patent/KR900019180A/ko
Application granted granted Critical
Publication of KR920004089B1 publication Critical patent/KR920004089B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

내용 없음.

Description

반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법
제 1 도는 대표적인 종래의 접속구조 및 그것과 관련된 문제들을 나타내는 단면도.
제 2 도는 다른 종래의 접속구조 및 그것과 관련된 문제들을 나타내는 단면도.
제 3a-e 도는 본 발명의 실시예에 따라 접속구조를 갖는 MOS 트랜지스터를 형성하는 단계들을 나타내는 도.
제 4a 도와 4b 도는 발명의 다른 실시예에 따라 접속구조를 갖는 MOS 트랜지스터를 형성하는 단계들을 나타내는 도.
본 발명은 반도체 장치의 제조에 관한 것으로, 특히 방도체 장치에 전극을 접속하기 위한 접속구조 및 그의 형성방법에 관한 것이다.
일반적으로 반도체 장치에 대한 배선전극의 접속은 기판이 되는 장치의 일부를 덮는 실리카 유리 도는 포스포 실리케이트(PSG)막등의 절연막 위에 제공된 접속홀을 통하여 이루어진다. 제 1 도에 도시된 대표적인 예에서, 알루미늄 또는 알루미늄 합금도체 1은, 그의 바닥에서 접속홀 3에 의하여 노출되는 기판 4의 일부 4a가 도체 1에 의하여 덮히도록 접속홀 3의 영역을 포함하는 절연막 2의 표면위에 증착된다. 상당한 두께를 갖는 도체층이 접속홀 3의 측벽 3a를 따라 접속홀 3의 바닥으로부터 절연막 2의 표면까지 연속적으로 형성되면, 기판과 배선전극 사이에 우수한 전기적인 접속이 이루어진다.
쉽게 이해되는 바와 같이, 우수한 전기적인 접속을 이루기 위한 중요한 요소는 상당한 두께를 갖는 도체에 의하여 접속홀 3의 측벽 3a를 균일하게 덮는 것이다. 그러나, 측벽의 균일한 덮개는 쉽게 이루어지지 않으며, 일반적으로 접속홀의 측벽 3a는 장치의 크기와 접속홀의 직경을 감소시키기 위하여 기판 4에 대해 수직으로 확장한다. 알루미늄 또는 알루미늄-실리콘 합금등의 도체 1이 널리 이용되는 스퍼더링에 의하여 증착되면, 절연막의 표면을 덮는 도체는 접속홀 3에서 횡으로 성장하며 돌출부 1a를 형성한다. 이러한 상황하에서, 증착의 계속되는 노력에도 불구하고 접속홀 3의 바닥부분, 특히 측벽 3a위에는 도체의 증착이 거의 발생하지 않거나 전혀 발생되지 않는다. 이러한 부분이 발생되면, 측벽 3a를 덮는 도체 등은 존재하지 않는다. 이와 같은 측면을 갖는 접속구조는 물론 불안정하며 전기적인 접속의 단절을 야기시킨다.
전술된 문제를 제거하기 위하여, 제 2 도의 점선들에 의하여 도시된 바와 같이 도체층의 증착에 앞서 접속홀 3의 영역을 포함하는 절연막 2위에서 실리콘과 반응할때 실리사이드를 형성하는 티타늄등의 금속 5를 증착시키는 것이 제안되었다. 금속 5가 증착된 장치는 가열 처리되고, 그것에 의하여 실리사이드막 6은 금속 5와 기판 4에 포함된 실리콘 사이의 반응의 결과로서 접속홀 3의 바닥에 대응하는 기판 4를 덮기 위해 형성된다. 더욱이, 실리콘은 측벽 3a를 따라 위로 전송되고, 그곳에 형성된 실리사이드막 6a는 접속홀의 측벽 3a를 따라 확장한다. 가열처리후에, 금속 5의 반응하지 않은 부분은 제거된다. 금속과 실리콘 사이의 반응에 의하여 형성된 실리사이드막 6은 접속홀 3의 바닥을 통하여 기판 4로부터 공급되고, 실리사이드막 6의 두께는 일반적으로 접속홀의 바닥으로부터 상부까지의 두께를 점차 감소시키는 접속홀 3의 측벽 3a를 덮는 실리사이드막 6a와 접속홀 3의 바닥에서 가장 두껍다. 다시 말하면, 실리사이드막 6은 위로 개방된 오목한 내부 표면 6b를 갖는다. 더욱이, 실리사이드막의 내부 표면의 이 오목판 측면은, 금속이 접속홀 위에 초기에 증착될 때, 그곳에 금속층 5의 돌출부 5a가 형성될지라도 믿을만하게 형성된다. 이것은, 금속 증착층 5의 초기측면과 관계없이, 기판으로부터 금속층까지 위로 이동하는 실리콘의 유출 방향과 반대방향으로 금속을 구성하는 구성요소의 유출이 발생되기 때문이다. 스퍼터링 등의 종래의 방법에 의하여 실리사이드막 6의 오목한 표면 6b위에 도체층을 가지며, 우수한 접속은 반도체 장치와 실리사이드막 위에 증착된 알루미늄-베이스(base)배선전극 사이에서 이루어진다.
이러한 종래의 접속구조에서, 이미 서술한 바와 같이 접속홀의 바닥에서 실리사이드 6c의 두꺼운 막이 형성된다. 이러한 실리사이드막은 일반적으로 평평하지 않은 바닥표면을 가지며, 접속홀의 측벽의 바닥 모서리 3b에 근접한 영역에서 특히 기판 4로 돌출하는 많은 돌출부 또는 스파이크 6d를 갖는다. 이러한 돌출부 6d는, 실리사이드막 6a가 접속홀의 측벽 3a를 따라 형성될 때 티타늄등의 금속원소의 유입과 교체하여 제거되는 실리콘으로부터 실리콘의 소오스로서 실행하는 기판의 영역에서 형성된다. 실리사이드막 6a가 접속홀 3의 측벽 3a를 따라 형성될 때, 측벽 3a의 바닥 모서리 3b를 따르는 이러한 영역이 대부분의 실리콘을 공급한다는 것이 알려져 있다. 기판에서 비교적 깊은 p-n 접합을 갖는 종래의 반도체 장치에서 실리사이드막의 이러한 돌출부의 존재는 심각한 문제를 야기시키지 않는다. 그러나, 장치의 매우 큰 수가 단위영역에서 어셈블되는 초대규모 집적회로(VLSI)의 경우와 같이, 제 2 도의 일점쇄선에 의하여 개략적으로 표시된 쉘로우 접합(shallow junction)을 갖는 반도체 장치에서, 기판 4로 확장하는 실리사이드 6의 스파이크 6d가 쉘로우 접합에서 쇼트-회로 전도를 야기시키는 상당한 위험이 있다. 이러한 문제를 피하기 위하여, 믿을만한 전기적인 접속을 성취하기 위한 동일한 시간에 실리사이드의 초과 돌출부가 기판에 형성되지 않도록 방지해야 한다.
알루미늄-베이스 배선전극이 제 1 도의 경우와 같이 접속홀을 통하여 실리콘 기판과 직접적으로 접속되는 종래의 접속 구조에서, 제 1 도에 개략적으로 설명되는 바와 같이 알루미늄과 실리콘의 확산의 결과로서 실리콘 기판과 전극사이의 반응에 다른 문제가 발생한다. 이러한 반응이 일어날 때, 일점쇄선에 의하여 도시된 알루미늄 실리사이드 4b의 스파이크는 기판 4에 형성되고 기판에서의 p-n 접합은 스트된다. 이러한 반응을 방지하기 위하여 티타늄 니트라이드(Tin) 또는 티타늄 텅스텐 니트(Tiw)로 형성되는 확산 장벽층(도시되지 않았음)은 그곳을 통하여 통과하는 알루미늄 또는 실리콘의 전송을 차단하기 위하여 기판과 배선전극 사이에 제공된다. 이와 같은 종래의 접속 구조에서, 접속홀을 통하여 기판위에 도체층을 증착시키는 경우와 비슷한 이유때문에, 특히 장치가 접속홀의 직경에 대한 깊이의 비로서 상당히 큰 종횡비(aspect ratio)를 가질때, 확산장벽층에 의한 접속홀의 바닥에서 기판의 덮개는 불충분하게 된다. 이러한 문제는 접속구조의 충분히 낮은 저항을 유지하기 위하여 일반적으로 약 3000Å 이하로 제한도는 확산장벽층의 두께로서 확산 장벽층의 제한되는 두께에 의하여 좀더 악화된다.
따라서, 본 발명의 일반적인 목적은 전술된 문제들이 제거된 새롭고 유용한 접속구조를 제공하기 위한 것이다.
본 발명의 다른 더욱 특별한 목적은 믿을만한 접속이 반도체층과 배선전극사이에서 얻어지는 배선전극에 반도체 장치의 일부를 형성하는 반도체층을 접속하기 위한 접속구조를 제공하기 위한 것이다.
본 발명의 다른 목적은 반도체층의 p-n 접합에서 쇼트-회로전도를 야기시키는 반도체층에 있는 실리사이드막의 초과 돌출부가 제거되고, 실리사이드막에 대응하여 그위에 증착된 반도체층과 금속층 사이의 반응결과로서 반도체층과 전극사이의 경계에서 형성된 실리사이드막을 거쳐 배선전극에 반도체 장치의 일부를 형성하는 반도체층을 접속하기 위한 접속구조를 제공하기 위한 것이다.
본 발명의 다른 목적은 접속홀이 큰 종횡비를 가질때 반도체층과 배선전극 사이응 반응이 확산 장벽층에 의하여 효과적으로 억제되는 접속홀을 통하여 배선전극에 반도체 장치의 일부를 형성하는 반도체층을 접속하기 위한 접속구조를 제공하는 것이다.
본 발명의 또다른 목적은 첫번째 접속막이 접속홀의 건너편 경계를 따라 횡으로 확장되도록 접속홀에 대응하는 반도체층과 절연막사이의 경계로서의 첫번째 접속막과, 두번째 접속막이 접속홀의 측벽을 따라 첫번째 접속막으로부터 위로 확장하고 접속홀의 바닥에서 첫번째 접속막을 덮기 위하여 접속홀에 대응하는 첫번째 접속막위에 헝성되는 두번째 접속막이 제공되고, 확산 장벽층의 그곳을 통하여 통과하는 반도체층과 배선전극의 구성요소의 확산을 방지하기 위하여 두번째 접속막과 배선전극 시이에 샌드위치되도록 두번째 접속막의 표면위에 제공되는 반도체층을 덮는 절연막위에 제공된 접속홀을 통하여 배선전극에 반도체 장치의 일부를 구성하는 반도체층을 연결하기 위한 접속구조를 제공하기 위한 것이다. 본 발명의 접속구조에 따라, 반도체층과 절연막 사이의 경계를 따라 횡으로 확장하는 첫번째 접속막은 실제로 평평한 바닥표면을 가지며 반도체층에 형성된 쉘로우 접합이 이러한 돌출부에 의하여 쇼트되는 그 영역까지 반도체층으로 돌출하는 돌출부 또는 스파이크의 형성은 피할 수 있다. 첫번째 접속막의 바닥은 평평하게 설치되고, 실리콘은 두번째 접속막의 형성동안 첫번째 접속막을 넓게 확장함으로써 반도체층으로부터 균일하게 집중된다. 더욱이, 이러한 접속구조에서, 배선전극의 증착은 위로 개방된 오목한 표면을 갖는 접속홀의 바닥뿐만 아니라 측벽을 덮는 두번째 접속막으로써 촉진된다. 더욱이, 절연막과 반도체층사이의 경계에서 접속홀의 건너편에 횡으로 확장하는 첫번째 접속막의 존재의 결과로서, 전기적인 접속을 위한 영역은 증가되며, 터언(turn)이 접속홀의 바닥에서 첫번째 접속막과 접속되는 두번째 접속막위에 증착된 배선전극 및 첫번째 접속막 아래에 위치한 반도체층 사이에 우수한 전기적인 접속이 성취된다. 구조에서 감소된 저항의 결과로서, 터언은 반도체 장치의 소형화를 가능하게 하는 접속홀의 크기를 감소시킬 수 있다. 더욱이, 배선전극과 첫번째와 두번째 접속막을 가로지르는 반도체층 사이의 반응은 두번째 접속막의 표면위에 형성된 확산 장벽층에 의하여 효과적으로 억제된다. 이러한 구조에서, 확산장벽은 적당한 대기가스로 두번째 접속막의 표면을 반응시킴으로써 균일한 두께를 갖는 얇은 막으로서 쉽게 형성된다. 혹은 확산장벽층은 도체층의 증착에 앞서 두번째 접속막의 표면위에 적당한 물질을 증착시킴으로써 형성될 수 있다. 두번째 접속막의 오목한 표면이 이러한 물질의 균일한 증착을 촉진한다는 것이 알려져 있다.
본 발명의 다른 목적은 첫번째 접속막이 전조(precursor)화합물을 형성하기 위하여 상대적으로 낮은 온도에서 반도체층과 함께 첫번째 접속막에 대응하여 증착된 첫번째 금속층을 반응시킴으로써 첫번째로 형성되고 , 전조화합물이 첫번째 접속막을 가로지르는 두번째 접속막과 반도체층 사이의 반응의 결과로서 바람직한 화합물의 두번째 접속막이 형성되는 시간과 동일한 시간 및 낮은 저항률을 갖는 바람직한 화합물로 변화되도록 상대적으로 높은 온도에서 동시에 두번째 접속막과 대응하여 증착된 두번째의 금속층과 전조화합물의 층을 가열하고, 접속홀의 측벽을 따라 위로 확장하고 접속홀에 대응하는 첫번째 접속막위에 제공된 두번째 접속막과 접속홀 건너편을 확장하며, 전기적인 접속이 접속홀의 영역을 포함하는 절연막과 반도체층 사이의 경계에서 첫번째 접속막을 거쳐 반도체층과 배선전극 사이에서 성취되도록 반도체층의 표면을 덮는 절연막 위에 제공되는 접속홀을 통하여 반도체장치의 일부를 형성하는 반도체층에 배선전극을 접속하기 위한 접속구조를 형성하는 방법을 제공하기 위한 것이다. 본 발명에 따라, 전조화합물을 바람직한 화합물로 변화시키기 위하여 고온에서 반도체 장치의 가열처리가 즉시 적용되며, 따라서, 장치의 여러 부분들을 가열하는 것과 관련된 악영향은 최소가 된다. 더욱이, 대기가스와 반응하는 첫번째와 두번째 접속막 및 두번째 접속막 표면위의 확산 장벽층을 동시에 형성하는 것은 가능하다. 따라서, 이러한 구조를 형성하기 위한 단계는 간소화된다.
본 발명의 다른 목적과 특징은 수반된 도면에 의거하여 다음에 상세히 서술함으로써 더욱 분명해질 것이다.
제 3a-e도는 n채널형 MOS 구조의 경우에 대한 본 발명의 실시예에 따라 소위 "실리사이드" 또는 자기-정합 실리사이드라 불리는 접속구조를 형성하는 단계를 나타낸다. 제 3a 도에 의거하여, 공지된 MOS 구조가 필드 산화막 12에 의하여 정의된 P-형 기판 11의 영역에서 구성된다. MOS구조는 필드 절연막 12에 의하여 정의된 영역에 대응하는 기판 11에 형성된 n+-형 소오스 영역 14와 n+-형 드레인 영역 15를 갖는다. 소오스와 드레인 영역 14 및 15에 대응하는 P-형 기판 11의 도핑(doping)은 잘 알려진 비소이온(As+)또는 인 이온(P+)의 이온 주입에 의하여 성취된다. 기판 11위에, 기판 11의 산화 결과로서 형성된 산화막이 되는 게이트 절연막 13a가 제공되고 폴리실리콘 게이트 전극 13은 게이트 절연막 13a위에 증착된다. 더욱이, 게이트 전극 13의 측벽은 게이트 전극 13의 측벽부의 산화에 의하여 형성된 다른 절연막 13b에 의하여 덮힌다. 이 상태에서, 단지 소오스와 드레인 영역 14 및 15 뿐만 아니라 게이트 전극 13의 상부 표면도 노출된다.
제 3a 도의 단계에서, 티타늄은 스퍼터링에 의하여 전술된 MOS 구조위에 증착되고, 그것에 의하여 구조의 전체표면을 덮는 티타늄은 막 16은 약 400Å 또는 그 이상의 두께로 형성된다. 설명된 예에서, 티타늄의 스퍼터링은 약 3m Torr 압력의 아르곤 가스를 사용하는 4Kw의 전력으로 D.C. 마그네트론 스퍼터링에 의해 행해진다. 이렇게 얻어진 구조는 1분과 같이 짧은 시간 주기동안 질소등의 비활성 대기에서 약 600-700℃의 온도로 어닐링되고, 그것에 의하여 제 3b 도에 도시된 실리사이드의 자기-정합 구조가 얻어진다. 매우 짧은 시간 주기 동안의 이러한 가열 처리는 RTA(rapid thermal anneal)장치를 사용하여 성취될 수 있다. 제 3b 도에 의거하여, 아래로 노출된 영역내의 실리콘과 막 16내의 티타늄 사이의 반응의 결과로서 노출된 영역 13,14 및 15에 대응하는 실리사이드막 17a가 형성된다. 전술된 어닐링에 의하여 형성된 이러한 실리사이드막은 티타늄 디실리사이드 TiSi2의 적은 양으로써의 티타늄 모노실리사이드 TiSi와 Ti5Si3드의 다른 티타늄-베이스 실리사이드 화합물을 주로 포함한다. 전체적으로, 이 스테이지에서 얻어진 막 17a에서의 실리사이드는 TiSiX로서 표시된다.
널리 알려진 바와 같이, 이와 같이 형성된 실리사이드막은 기판의 노출된 영역을 지나 절연막을 따라 성장한다. 따라서, 실리사이드막 17a가 단지 노출된 소오스와 드레인 영역 14와 15을 덮을 뿐만 아니라 게이트 전극 13의 측벽의 절연막 13b 및 필드절연막 12를 따라 이러한 영역을 확장한다는 것을 알 수 있다. 게이트 전극 13의 측벽 13b를 따라 그들중에 특히 막 17a의 확장이 지나칠때, 막 17a가 게이트 전극 13의 상부표면을 덮는 실리사이드막 17a와 접속한다는 것은 위험하다. 이와 같은 낮은 온도와 극단적으로 짧은 존속시간을 위해 어닐링의 온도와 존속기간을 제한함으로써, 게이트 전극 13의 측벽 13b를 따르는 실리사이드막 17a의 지나친 확장은 제거된다. 실리사이드막 17a의 형성후에 티타늄막 16의 반응하지 않은 부분은 에칭에 의하여 제거된다. 에칭은, 예를들면, H2O2: NH4OH : H2O=1.5 : 1 : 4로서 선택되는 농도 레벨로써 60℃에서 하이드로젠 퍼옥시드(H2O2)와 암모늄 하이드레이트(NH4OH)의 용액을 사용하는 등방성 에칭에 의하여 이루어진다.
다음, 실시콘 디옥사이드막 18과 PSG 막 19는, 실리사이드막 17a가 실리콘 디옥사이드막 18 아래에 묻히도록 제 3b 도의 전체구조위에 연속적으로 증착되고, 접속홀 20은, 게이트 전극 13에 대한 접촉홀이 도면의 간단명료를 위해 설명되어 있지 않을지라도, 제 3c 도에 도시된 바와 같이 영역 13, 14 및 15를 덮는 실리사이드막 17a의 일부를 노출시키기 위해 반응이온 에칭등의 비등방성 에칭에 의하여 소오스와 드레인 영역 14 및 15에 대응하는 막 18과 19를 통하여 개방된다. 접속홀 20이 전체 접속막 17a를 노출시키지 않으나 단지 그의 일부를 노출시킨다는 것이 알려져 있다. 다시 말하면, 실리사이드막 17a는 기판 11, 절연막들 18 및 19사이의 경게를 따라 접속홀 20의 건너편에 횡으로 확장된다. 다음, 다른 티타늄막 21은, 티타늄막 21이 접속홀 20의 측벽을 정의하는 일부를 포함하는 PSG 막 19의 표면 뿐만 아니라 접속홀 20의 바닥에서 노출된 접촉막 17a를 덮기 위하여 제 3c 도에 도시된 바와 같이 얻어진 전체구조위에 증착된다. 티타늄 21의 증착은 티타늄막 16의 증착의 경우와 비슷하게 이루어진다. 따라서 티타늄 21의 두께는 약 400Å과 같거나 크게 만들어진다.
다음, 제 3c 도의 전체구조는 질소 또는 암모니아 대기 아래에서 수십분 동안 약 900℃의 온도로 어닐링된다. 결과적으로 다른 실리사이드막 17b는 첫번째 실리사이드막 7a를 통하여 기판 11로부터 티타늄막 21에 공급되는 실리콘 사이의 반응의 결과로서 제 3d 도에 도시된 바와 같이 접속홀 20의 내부표면을 따라 형성된다. 실험상, 동일한 구조가 600-900℃의 온도로 어닐링함으로써 얻어질 수 있다는 것을 알 수 있다. 첫번째 실리사이드막 17a를 통하여 기판 11로부터 공급된 실리콘은 접속홀의 측벽을 따라 이동하고, 이와 같이 형성된 두번째 실리사이드막 17b는 접속홀의 측벽을 따라 바닥으로부터 위로 확장한다. 실리콘의 유출을 교체하는데 있어서, 티타늄은 기판 11에 대한 첫번째와 두번째 실리사이드막들 17a 및 17b를 통하여 거꾸로된 확산 통로를 따라 티타늄막 21로부터 흐른다. 어닐링의 온도는 첫번째 실리사이드막 17a의 형성시간에 적용된 첫번째 어닐링의 그것보다 실제로 높고, 접속홀 20의 측벽을 따르는 두번째 실리사이드막 17a의 확장도는 필드 분리구조 12 또는 게이트 전극 13의 측벽에서 절연막 13b를 따르는 첫번째 실리사이드막의 확장보다 훨씬 더 크다. 더욱이, 두번째 어닐링이 보다 높은 온도에서 실행될지라도 제 3c 도의 상태 이상으로 첫번째 실리사이드막 17a의 성장 또는 확장이 더 발생되지 못하도록, 게이트 전극 13의 산화막 13b 또는 필드 분리막 12를 덮는 첫번째 실리사이드막 17a는 접속홀 20에 의하여 노출된 그들을 제외한 실리콘 디옥사이드막 18 아래로 묻힌다. 따라서, 소오스 또는 드레인 영역 14,15를 덮는 첫번째 실리사이드막 17a가 지나치게 성장되고 게이트 전극 13의 상부표면을 덮는 실리사이드막 17a와 접속하는 위험은 제거된다. 두번째 어닐링에 의하여, 첫번째 실리사이드막 17a의 실리사이드는 대부분 낮은 저항률을 갖는 티타늄 디실리사이드를 변화하는 티타늄 모모실리사이드로 이루어진다. 티타늄 디실리사이드의 형성과 동일한 시간에, 실리콘과 반응하지 않아 남아 있는 티타늄막 21의 나머지는 대기중의 질소와 반응하고, 그곳에는 확산장벽층으로 실행하는 티타늄 니트라이트 막 21a가 형성된다.
다음,제 e 도에 도시된 단계에서, 배선전극은 제 3d 도의 전체구조위에 증착되고 바람직한 배선패턴에 따라 티타늄 니트라이트막 21a와 함께 패턴화 된다. 더욱이, 전체구조는 다른 PSG 막 23에 의하여 보호된다.
제 3e 도의 완성된 접속구조는 여러가지 장점을 갖는다. 첫째, 접속홀 20 건너편의 기판 11과 절연막들 18 및 19사이의 경계에 횡으로 확장하는 첫번째 실리사이드막과 접속홀 20의 측벽 뿐만 아니라 바닥을 덮는 두번째 실리사이드막 17b를 갖는다. 따라서, 증가된 접속 영역의 결과로서 배선전극 22와 기판 11사이에 우수한 전기적인 접촉이 성취된다. 더욱이, 두번째 실리사이드막 17b는, 막의 두께가 접속홀 20의 바닥 부분에서 가장 두껍고, 접속홀 20의 측벽을 따라 상부로 조금씩 올라가는 위로 개방된 오목한 측면을 갖는다. 이러한 측면을 갖는 부분위에, 스퍼터링등의 널리 사용된 기술에 의하여 배선전극 22를 증착시키는 것을 어렵지 않다.
다시 말하면, 두번째 실리사이드막 17b 위의 배선전극의 증착은, 비록 접속홀의 종횡비가 증가함에 따라 접속홀의 직경이 반도체 장치의 소형화와 관련되어 감소될지라도 문제가 일어나지 않고 이루어질 수 있다. 더욱이 제 3e 도의 접속구조는 첫번째 접속막 17a의 바닥으로부터 기판 11의 영역 14 또는 15로 돌출하는 스파이크 또는 돌출부로부터 실제로 자유롭다. 이것은, 두버째 실리사이드막 17b의 성장을 위해 소모된 실리콘이 첫번째 실리사이드막 17a에 의하여 균일하게 덮히는 기판 11의 넓은 영역으로부터 집중되기 때문이다.
그곳에 대응하며, 첫번째 실리사이드막 17a는 티타늄막 21로부터 티타늄을 공급한 결과로서 1분동안 기판을 향해 균일하게 성장한다. 따라서, 제 2 도의 종래구조와 같이 스파이크의 형성을 가져오는 기판 11을 향하는 첫번째 실리사이드막 17a의 국부 성장은 피할 수 있으며, 소오스 또는 드레인 영역 14,15를 가로질러 쇼트-회로전도를 야기시키는 스파이크 또는 돌출부의 형성은 성공적으로 억제된다. 제 3a-e 도의 과정에서, 장치의 불순물의 배치측면을 변화시키는 가열의 악영향이 최소가 되도록, 상당한 시간의 주기동안 고온에서 구조의 어닐링이 즉시 행해진다는 것이 알려져 있다. 종합적으로, 접속구조의 형성과정은 간단하다. 더욱이, 확산장벽층 21a는 두번째 접속막 17b의 형성과 동시에 형성된다.
제 4a 도와 4b 도는 본 발명의 두번째 실시예에 따라 자기-정합 접속구조를 형성하는 과정중의 하나를 나타낸다. 제 3a-c 도의 그들에 대응하는 단계들로서, 이와 같은 단계들의 공통된 설명과 서술은 생략될 것이다. 더욱이, 앞선 도면들의 대응하는 부분들과 동일하게 구성된 부분들은 동일 참조번호가 부여되며, 그의 설명은 생략할 것이다.
제 4a 도에 의거하여, 두번째 접속막 17b는, 두번째 실리사이드막 17b의 형성에 대한 어닐링이 아르곤으로 이루어진 것을 제외하면 제 3d 도의 경우와 비슷하게 첫번째 실리사이드막 17a위에 성장된다. 두번째 어닐링의 온도와 존속기간의 첫번째 실시예의 경우와 실제로 같다. 아르곤의 어닐링은 접속홀 20의 측벽을 따라 두번째 실리사이드막 17b의 대규모 성장이 형성되는 장점을 제공한다.
이 실시예에서, 티타늄 니트라이드막은 형성되지 않는다. 따라서, 두번째 니트라이드막 17b의 형성후에, 티타늄막 21의 반응하지 않은 부분은 티타늄막 16의 경우와 비슷하게 에칭에 의하여 제거된다. 다음, 티타늄 텅스텐니트등의 확산장벽을 위한 바람직한 물질은 확산장벽층 24로서 제 4a 도의 구조위에 증착된다.
확산장벽층 24와 함께 패턴화되는 알루미늄 배선전극 22의 증착후에, 전체구조는 첫번째 실시예의 경우와 비슷하게 PSG 막 23에 의하여 보호되며, 완성된 구조는 제 4b 도에 도시된 바와 같이 얻어진다.
이 실시예에서, 확산장벽층을 위한 물질은 티타늄 니트라이드 뿐만 아니라 확산장벽층을 위해 사용되는 티타늄 텅스텐니트등의 어떠한 바람직한 물질이라도 제한 받지 않는다.
이미 서술된 바와 같이, 오목한 측면을 갖는 두번째 실리사이드막은 위로 개방되며, 스퍼터링등의 널리 이용되는 기술에 의하여 확산장벽층을 증착시키는 것은 어렵지 않다. 더욱이, 제 4a 도의 구조가 형성될때 아르곤으로부터 질소로 대기를 변화시킴으로써 티타늄 니트라이드막을 제공하는 것은 가능하다. 이 경우에, 절연막들 18과 19에 의하여 게이트 전극 13의 측벽 13을 따라 첫번째 실리사이드막의 성장을 억제하는 한편 대기 가스를 단순히 변화시킴으로써 처리되는 동일한 장치에서 접속홀 20의 측벽을 따라 두번째 실리사이드막 17b의 광범위하게 성장된 구조를 얻을 수 있다. 또한, 이 실시예에서, 두번째 실리사이드막 17b의 형성결과로서, 기판 11의 소오스 또는 드레인 영역에의 돌출부 또느 스파이크의 형성은 가판과 실리사이드막 사이의 티타늄과 실리콘의 교체를 위해 사용된 영역에 펼쳐진 첫번째 실리사이드막 17a의 사용결과로서 억제된다.
더욱이, 첫번째와 두번째 실리사이드막을 위한 화합물은 디실리사이드 티타늄 뿐만 아니라 널리 이용되는 다른 화합물로써 제한되지는 않는다. 본 발명의 접속구조가 적용되는 장치는 설명된 바와 같이 MOS 트랜지스터로 제한되지 않으며, 본 발명의 접속구조는 널리 알려진 바이폴과 트랜지스터등의 어떠한 장치에도 적용될 수 있다.
더욱이, 본 발명은 이러한 실시예들로만 제한되지 않으며 본 발명의 영역으로부터 벗어나지 않고 다양한 변화와 수정을 가할 수 있다.

Claims (13)

  1. 반도체장치의 일부를 형성하는 반도체층과, 반도체층의 표면을 덮기 위한 감소된 저항률의 첫번째 접속막과, 첫번째 접속막을 아래로 매립하기 위하여 첫번째 접속막위에 제공된 절연구조물과, 첫번째 접속막의 일부를 노출시키기 위하여 절연구조물을 관통하는 관통홀과, 그의 측벽을 따라 관통홀의 바닥으로부터 확장하며, 관통홀에 의하여 노출된 첫번째 접속막의 일부에 제공된 감소된 저항률의 두번째 접속막과, 두번째 접속막위에 제공된 배선전극을 형성하는 도체층등으로 이루어지는 , 배선전극에 반도체 장치를 접속하기 위한 접속구조.
  2. 제 1 항에 있어서, 상기 반도체층이 실리콘으로 이루어지고, 상기 첫번째와 두번째 접속막이 실리사이드 화합물로 구성되는 접속구조.
  3. 제 2 항에 있어서, 상기 첫번째와 두번째 접속막이 티타늄 디실리사이드로 구성되는 접속구조.
  4. 제 1 항에 있어서, 도체층과 반도체층 사이의 반응을 방지하기 위하여 도체층과 두번째 접속막 사이의 샌드위치되는 확산장벽층을 더 포함하는 접속구조.
  5. 제 4 항에 있어서, 상기 확산장벽층이 티타늄 니트라이드로 구성되는 접속구조.
  6. 제 4 항에 있어서, 상기 확산장벽층이 티타늄 텅스텐니트로 구성되는 접속구조.
  7. 어닐링될때 반도체층과 반응하도록 선택되는 금속이, 반도체층과 접속하는 첫번째 금속층을 형성하기 위하여 반도체 장치의 일부를 구성하는 반도체층의 표면위에 증착하고, 반도체층과 금속사이의 반응결과로서 첫번째 접속막을 형성하기 위하여 첫번째 온도로 금속층을 어닐링하고, 첫번째 접속막이 절연막 아래에 매립되도록 절연막을 형성하기 위하여 첫번째 접속막위에 절연물질을 증착하고, 첫번째 접속막의 일부를 노출시키기 위하여 절연막을 통하는 관통홀을 제공하고, 두번째 금속층을 형성하기 위하여 관통홀에 의하여 노출된 첫번째 접속막의 상기 부분을 적어도 덮기 위하여 관통홀에 대응하는 절연막위에 금속을 증착시키고, 첫번째 접속막을 통하여 두번째 금속층의 금속과 반도체층 사이의 반응결과로서 두번째 접속막을 형성하기 위하여 첫번째 온도보다 실제로 더 높은 두번째 온도로 이와 같이 얻어진 구조물을 어닐링하며, 두번째 금속층위에 배선전극을 증착시키는 단계들로 이루어지는, 배선전극에 반도체 장치를 접속하기 위한 접속구조 형성방법.
  8. 제 7 항에 있어서, 두번째 접속막을 형성하는 상기 단계가 관통홀의 측벽을 따라 두번째 접속막을 성장하는 단계를 포함하는 접속구조 형성방법.
  9. 제 7 항에 있어서, 두번째 접속막을 형성하는 상기 단계가 질소를 포함하는 대기에서 구조물을 어닐링하는 단계를 포함하는 접속구조 형성방법.
  10. 제 8 항에 있어서, 구조물을 어닐링하는 상기 단계가 두번째 접속막의 표면위에 니트리이드 화합물층을 형성하는 단계를 포함하는 접속구조 형성방법.
  11. 제 7 항에 있어서, 두번째 접속막을 형성하는 상기 단계가 아르곤을 포함하는 대기에서 구조물을 어닐링하는 단계를 포함하는 접속구조 형성방법.
  12. 제 11 항에 있어서, 두번째 접속막을 형성하는 상기 단계가 아르곤의 어닐링후에 반응하지 않은 금속을 제거하고, 두번째 접속막위에 확산장벽층을 증착시키는 단계를 포함하는 접속구조 형성방법.
  13. 제 11 항에 있어서, 아르곤의 어닐링후에 질소를 포함하는 대기에서 두번째 온도로 어닐링하는 단계를 더 포함하는 접속구조 형성방법.
KR1019890007090A 1988-05-27 1989-05-26 반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법 KR920004089B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63129832A JPH01298765A (ja) 1988-05-27 1988-05-27 半導体装置及びその製造方法
JP63-129832 1988-05-27

Publications (2)

Publication Number Publication Date
KR900019180A KR900019180A (ko) 1990-12-24
KR920004089B1 true KR920004089B1 (ko) 1992-05-23

Family

ID=15019334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890007090A KR920004089B1 (ko) 1988-05-27 1989-05-26 반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법

Country Status (4)

Country Link
US (2) US5384485A (ko)
EP (1) EP0343667A3 (ko)
JP (1) JPH01298765A (ko)
KR (1) KR920004089B1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02231713A (ja) * 1989-03-03 1990-09-13 Nec Corp 半導体装置の製造方法
US5236868A (en) * 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
EP0491433A3 (en) * 1990-12-19 1992-09-02 N.V. Philips' Gloeilampenfabrieken Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region
US5389575A (en) * 1991-07-12 1995-02-14 Hughes Aircraft Company Self-aligned contact diffusion barrier method
JPH06333944A (ja) * 1993-05-25 1994-12-02 Nippondenso Co Ltd 半導体装置
JP2701751B2 (ja) * 1994-08-30 1998-01-21 日本電気株式会社 半導体装置の製造方法
JPH08213610A (ja) * 1995-02-07 1996-08-20 Sony Corp 電界効果型半導体装置及びその製造方法
US5824577A (en) * 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
US5956590A (en) * 1995-05-25 1999-09-21 United Microelectronics Corp. Process of forming a field effect transistor without spacer mask edge defects
US5895766A (en) 1995-09-20 1999-04-20 Micron Technology, Inc. Method of forming a field effect transistor
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
US6080645A (en) 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
US5739064A (en) * 1996-11-27 1998-04-14 Micron Technology, Inc. Second implanted matrix for agglomeration control and thermal stability
KR100219533B1 (ko) * 1997-01-31 1999-09-01 윤종용 임베디드 메모리소자 및 그 제조방법
US5926730A (en) * 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
KR100464394B1 (ko) * 1997-09-08 2005-02-28 삼성전자주식회사 실리사이드층을이용한반도체장치의금속배선형성방법
US6048791A (en) * 1998-03-31 2000-04-11 Kabushiki Kaisha Toshiba Semiconductor device with electrode formed of conductive layer consisting of polysilicon layer and metal-silicide layer and its manufacturing method
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
US6258714B1 (en) * 1999-04-01 2001-07-10 Alliance Semiconductor Corporation Self-aligned contacts for salicided MOS devices
US6255703B1 (en) 1999-06-02 2001-07-03 Advanced Micro Devices, Inc. Device with lower LDD resistance
US6242776B1 (en) * 1999-06-02 2001-06-05 Advanced Micro Devices, Inc. Device improvement by lowering LDD resistance with new silicide process
US6436805B1 (en) 1999-09-01 2002-08-20 Micron Technology, Inc. Local interconnect structures and methods for making the same
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
US6441433B1 (en) * 2001-04-02 2002-08-27 Advanced Micro Devices, Inc. Method of making a multi-thickness silicide SOI device
JP2003100659A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003318395A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置の製造方法
US7501333B2 (en) * 2006-07-19 2009-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Work function adjustment on fully silicided (FUSI) gate
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
US9653296B2 (en) * 2014-05-22 2017-05-16 Infineon Technologies Ag Method for processing a semiconductor device and semiconductor device
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
JPS5863165A (ja) * 1981-10-09 1983-04-14 Toshiba Corp 多層電極構造を有した半導体装置
JPS58143570A (ja) * 1982-02-22 1983-08-26 Toshiba Corp 半導体装置
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
US4816879A (en) * 1982-12-08 1989-03-28 North American Philips Corporation, Signetics Division Schottky-type rectifier having controllable barrier height
KR910006249B1 (ko) * 1983-04-01 1991-08-17 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
JPS615580A (ja) * 1984-06-19 1986-01-11 Toshiba Corp 半導体装置の製造方法
US5006916A (en) * 1984-07-11 1991-04-09 Texas Instruments Incorporated Vertical-walled contacts for VLSI semiconductor devices
DE3574528D1 (de) * 1984-08-27 1990-01-04 American Telephone & Telegraph Diffusionsbariereschicht fuer integrierte schaltungsanordnungen.
GB2164491B (en) * 1984-09-14 1988-04-07 Stc Plc Semiconductor devices
JPS61137367A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
JPS61142739A (ja) * 1984-12-17 1986-06-30 Toshiba Corp 半導体装置の製造方法
JPS61168266A (ja) * 1985-01-21 1986-07-29 Toshiba Corp Ｍｉｓ型半導体装置の製造方法
JPS61224414A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 半導体装置の製造方法
JPS61296764A (ja) * 1985-06-25 1986-12-27 Mitsubishi Electric Corp 金属電極配線膜を有する半導体装置
JPS6231116A (ja) * 1985-08-02 1987-02-10 Toshiba Corp 半導体装置の製造方法
JPS6243176A (ja) * 1985-08-20 1987-02-25 Seiko Epson Corp 半導体装置の製造方法
JPS6262555A (ja) * 1985-09-13 1987-03-19 Hitachi Ltd 半導体装置
US4818723A (en) * 1985-11-27 1989-04-04 Advanced Micro Devices, Inc. Silicide contact plug formation technique
JPS62162362A (ja) * 1986-01-10 1987-07-18 Mitsubishi Electric Corp Ｍｏｓ型集積回路及びその製造方法
JPS62169412A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd 半導体集積回路装置の製造方法
JPS62179723A (ja) * 1986-02-03 1987-08-06 Mitsubishi Electric Corp 半導体装置の製造方法
US4924295A (en) * 1986-11-28 1990-05-08 Siemens Aktiengesellschaft Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US5051805A (en) * 1987-07-15 1991-09-24 Rockwell International Corporation Sub-micron bipolar devices with sub-micron contacts
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
US4926237A (en) * 1988-04-04 1990-05-15 Motorola, Inc. Device metallization, device and method
US5027185A (en) * 1988-06-06 1991-06-25 Industrial Technology Research Institute Polycide gate FET with salicide
US4829024A (en) * 1988-09-02 1989-05-09 Motorola, Inc. Method of forming layered polysilicon filled contact by doping sensitive endpoint etching

Also Published As

Publication number Publication date
US5384485A (en) 1995-01-24
JPH01298765A (ja) 1989-12-01
US5512516A (en) 1996-04-30
EP0343667A2 (en) 1989-11-29
EP0343667A3 (en) 1991-04-17
KR900019180A (ko) 1990-12-24

Similar Documents

Publication Publication Date Title
KR920004089B1 (ko) 반도체 장치에 전극을 연결하기 위한 접속구조 및 그의 형성방법
EP0109082B1 (en) Method of manufacturing a semiconductor device comprising a diffusion step
EP0219827B1 (en) Improved process for forming low sheet resistance metal silicide layers on semiconductor substrates
US5989988A (en) Semiconductor device and method of manufacturing the same
US5217923A (en) Method of fabricating a semiconductor device having silicided source/drain regions
US6797602B1 (en) Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US5756394A (en) Self-aligned silicide strap connection of polysilicon layers
KR100214036B1 (ko) 알루미늄계 배선형성방법
US5103272A (en) Semiconductor device and a method for manufacturing the same
EP0068897A2 (en) A method of forming an electrode of a semiconductor device
JPH0613403A (ja) Ｍｏｓ集積回路上の自己整列珪化コバルト
US4743564A (en) Method for manufacturing a complementary MOS type semiconductor device
KR20030044800A (ko) 저저항 게이트 전극을 구비하는 반도체 장치
JPH05182982A (ja) 半導体装置およびその製造方法
JPH06302542A (ja) 半導体装置の低抵抗接触構造およびその形成方法
JPH0620079B2 (ja) 高融点金属シリサイド層を形成する方法
KR0162673B1 (ko) 반도체 도전층 및 반도체소자의 제조방법
US6117761A (en) Self-aligned silicide strap connection of polysilicon layers
US6329277B1 (en) Method of forming cobalt silicide
US5801086A (en) Process for formation of contact conductive layer in a semiconductor device
US6156615A (en) Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions
US8294220B2 (en) Method for forming silicide contacts
US6765269B2 (en) Conformal surface silicide strap on spacer and method of making same
US5858846A (en) Salicide integration method
US6004872A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000517

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee