JPH06302542A - 半導体装置の低抵抗接触構造およびその形成方法 - Google Patents
半導体装置の低抵抗接触構造およびその形成方法Info
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- JPH06302542A JPH06302542A JP6031741A JP3174194A JPH06302542A JP H06302542 A JPH06302542 A JP H06302542A JP 6031741 A JP6031741 A JP 6031741A JP 3174194 A JP3174194 A JP 3174194A JP H06302542 A JPH06302542 A JP H06302542A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims description 44
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 230000004888 barrier function Effects 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims 1
- 125000005842 heteroatom Chemical group 0.000 abstract 2
- 239000010408 film Substances 0.000 description 22
- 230000008569 process Effects 0.000 description 15
- 239000002019 doping agent Substances 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000007740 vapor deposition Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 接触ホールに選択的に基板物質よりバンドギ
ャップが小さい物質を形成して接触抵抗を低くし、その
下部にはヘテロ接合構造を有する物質を形成して金属と
半導体との間のストレスおよび歪みを最小化する。 【構成】 半導体基板１０に不純物がドーピングされた
接合層１３と、前記接合層１３上の接触ホール１６に選
択的に基板物質より仕事関数が低いヘテロ接合構造の物
質に提供された減少した抵抗率の第１抵抗抑制層２１
と、前記第１抵抗抑制層２１上に基板物質より仕事関数
が低い物質に提供された減少した抵抗率の第２抵抗抑制
層２３と、前記第２抵抗抑制層２３上に提供された配線
電極を形成する導体層とからなる。
ャップが小さい物質を形成して接触抵抗を低くし、その
下部にはヘテロ接合構造を有する物質を形成して金属と
半導体との間のストレスおよび歪みを最小化する。 【構成】 半導体基板１０に不純物がドーピングされた
接合層１３と、前記接合層１３上の接触ホール１６に選
択的に基板物質より仕事関数が低いヘテロ接合構造の物
質に提供された減少した抵抗率の第１抵抗抑制層２１
と、前記第１抵抗抑制層２１上に基板物質より仕事関数
が低い物質に提供された減少した抵抗率の第２抵抗抑制
層２３と、前記第２抵抗抑制層２３上に提供された配線
電極を形成する導体層とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の低抵抗接
触構造およびその形成方法に関するものであり、特に、
高集積半導体装置に電極を接続するための低抵抗接触構
造およびその形成方法に関するものである。
触構造およびその形成方法に関するものであり、特に、
高集積半導体装置に電極を接続するための低抵抗接触構
造およびその形成方法に関するものである。
【０００２】
【従来の技術】集積回路の高密度化は毎年約２倍の比率
に向上されて、サブハーフマイクロンデザインルールを
有する１６Ｍ ＤＲＡＭの量産が始まった今日には、ス
ケーリング法則によって動作速度は改善された反面、高
集積化に従う配線微細化および配線長さの増加によりＲ
Ｃ遅延および配線特性は劣化する。これによって、サブ
ハーフマイクロン時代における接触ホールの形成技術
は、低抵抗化および高信頼度の面において非常に重要な
位置を占めるようになった。
に向上されて、サブハーフマイクロンデザインルールを
有する１６Ｍ ＤＲＡＭの量産が始まった今日には、ス
ケーリング法則によって動作速度は改善された反面、高
集積化に従う配線微細化および配線長さの増加によりＲ
Ｃ遅延および配線特性は劣化する。これによって、サブ
ハーフマイクロン時代における接触ホールの形成技術
は、低抵抗化および高信頼度の面において非常に重要な
位置を占めるようになった。
【０００３】一般に、半導体装置に対する配線電極の接
続は、基板になる装置の一部を覆うシリカガラスまたは
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）などの絶縁膜上に提供された
接触ホールを通じてなされる。係る接触ホールを通じて
なされる金属と半導体間の接合には、整流性接触と、１
９４０年ショットキ（Ｓｈｏｔｔｋｙ）により最初に提
案された非整流性接触とがある。理論的に非整流性ショ
ットキ接合は次の２つの場合に形成される。すなわち、
ｎ型半導体基板であるとき、金属材料の仕事関数が半
導体材料の仕事関数よりもっと小さい場合と、ｐ型半
導体基板であるとき、金属材料の仕事関数が半導体材料
の仕事関数よりもっと大きい場合である。
続は、基板になる装置の一部を覆うシリカガラスまたは
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）などの絶縁膜上に提供された
接触ホールを通じてなされる。係る接触ホールを通じて
なされる金属と半導体間の接合には、整流性接触と、１
９４０年ショットキ（Ｓｈｏｔｔｋｙ）により最初に提
案された非整流性接触とがある。理論的に非整流性ショ
ットキ接合は次の２つの場合に形成される。すなわち、
ｎ型半導体基板であるとき、金属材料の仕事関数が半
導体材料の仕事関数よりもっと小さい場合と、ｐ型半
導体基板であるとき、金属材料の仕事関数が半導体材料
の仕事関数よりもっと大きい場合である。
【０００４】しかしながら、実際に理想的なショットキ
接合を有する、言い換えると抵抗がほとんどゼロに近い
金属と半導体接触を得るというのは、現技術としては非
常に難しいことである。これに対する仮説が、米合衆国
特許第４，７３８，９３７号に詳細に記載されている。
接合を有する、言い換えると抵抗がほとんどゼロに近い
金属と半導体接触を得るというのは、現技術としては非
常に難しいことである。これに対する仮説が、米合衆国
特許第４，７３８，９３７号に詳細に記載されている。
【０００５】接触抵抗を低くするために代表的な接触ホ
ール形成技術を、図１１に示す（米合衆国特許第５，１
０８，９５４号参照）。同図に示すように、半導体基板
１内の一部分には所定の導電型の不純物が注入された接
合層３が形成されており、配線電極である金属層９は、
その底において示していない接触ホール上に露出される
前記接合層３の一部が金属層９により覆われるよう接触
ホール領域を含む絶縁膜５の表面上に蒸着される。相当
の厚さを有する金属膜９が接触ホール側壁に沿って接触
ホールの底から絶縁膜５の表面にまで連続的に形成され
ると、基板と配線電極との間に電気的な接続がなされ
る。そして、前記基板１と配線電極９との間には金属と
シリコンとの拡散結果として現れる金属あるいはシリコ
ンの電子移動を遮断するため、窒化チタン（ＴｉＮ）あ
るいはチタンタングステナイト（ＴｉＷ）で形成される
拡散防止膜７が提供される。
ール形成技術を、図１１に示す（米合衆国特許第５，１
０８，９５４号参照）。同図に示すように、半導体基板
１内の一部分には所定の導電型の不純物が注入された接
合層３が形成されており、配線電極である金属層９は、
その底において示していない接触ホール上に露出される
前記接合層３の一部が金属層９により覆われるよう接触
ホール領域を含む絶縁膜５の表面上に蒸着される。相当
の厚さを有する金属膜９が接触ホール側壁に沿って接触
ホールの底から絶縁膜５の表面にまで連続的に形成され
ると、基板と配線電極との間に電気的な接続がなされ
る。そして、前記基板１と配線電極９との間には金属と
シリコンとの拡散結果として現れる金属あるいはシリコ
ンの電子移動を遮断するため、窒化チタン（ＴｉＮ）あ
るいはチタンタングステナイト（ＴｉＷ）で形成される
拡散防止膜７が提供される。
【０００６】しかしながら、このような接触構造におい
ては、高速熱処理の際、すなわち、チタンとシリコンと
の熱処理化合物である珪化物（ＴｉＳｉ2 ）の形成の
際、ドーパントが外部に逃げ出す現象が発生して拡散防
止膜７と接合層３との界面においてドーパント濃度が激
しく低下されるという問題が生じる。これによって、接
触抵抗が増加するようになる。接触抵抗とドーパント濃
度との関係は後述する。
ては、高速熱処理の際、すなわち、チタンとシリコンと
の熱処理化合物である珪化物（ＴｉＳｉ2 ）の形成の
際、ドーパントが外部に逃げ出す現象が発生して拡散防
止膜７と接合層３との界面においてドーパント濃度が激
しく低下されるという問題が生じる。これによって、接
触抵抗が増加するようになる。接触抵抗とドーパント濃
度との関係は後述する。
【０００７】前述した問題点を防止するため、言い換え
るとドーパントの外部拡散を抑制するか減少したドーズ
（ｄｏｓｅ）を補充するため、接触ホールの形成後、追
加にドーパントをイオン注入するプラグイオン注入（ｐ
ｌｕｇ−ｉｍｐｌａｎｔａｔｉｏｎ）技術が用いられて
いる。図１２に示すように、係るプラグイオン注入は、
接触ホールに近接した接合層３の下部領域において突出
部３ａを有する。基板において比較的深い接合を有する
従来の半導体装置においては、係る突出部３ａの存在は
深刻な問題を引起こさない。
るとドーパントの外部拡散を抑制するか減少したドーズ
（ｄｏｓｅ）を補充するため、接触ホールの形成後、追
加にドーパントをイオン注入するプラグイオン注入（ｐ
ｌｕｇ−ｉｍｐｌａｎｔａｔｉｏｎ）技術が用いられて
いる。図１２に示すように、係るプラグイオン注入は、
接触ホールに近接した接合層３の下部領域において突出
部３ａを有する。基板において比較的深い接合を有する
従来の半導体装置においては、係る突出部３ａの存在は
深刻な問題を引起こさない。
【０００８】
【発明が解決しようとする課題】しかしながら、装置の
非常に大きい数が単位領域において組立てられる超大規
模集積回路（ＶＬＳＩ）の場合のように、浅い接合（Ｓ
ｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）を有する半導体装置
においては、ショット回路を引起こす相当な危険があ
り、かつ、動作速度を改善するための要求に反すること
である。
非常に大きい数が単位領域において組立てられる超大規
模集積回路（ＶＬＳＩ）の場合のように、浅い接合（Ｓ
ｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）を有する半導体装置
においては、ショット回路を引起こす相当な危険があ
り、かつ、動作速度を改善するための要求に反すること
である。
【０００９】さらに、接合領域において不純物レベルが
溶解限度を超過すると接合領域は不純物で飽和し、分離
された相としてドーピングされた不純物の沈澱が生じ
る。したがって、接合領域における不純物レベルは限定
される。接合層に前記沈澱物が生じる場合、不純物ある
いはドーズの増加はそれ以上キャリア密度の増加に寄与
しない。さらに、多くのシリコン結晶において、これら
沈澱物はシリコンでキャリアの分散を起こしそれを再結
合しやすいようにする。
溶解限度を超過すると接合領域は不純物で飽和し、分離
された相としてドーピングされた不純物の沈澱が生じ
る。したがって、接合領域における不純物レベルは限定
される。接合層に前記沈澱物が生じる場合、不純物ある
いはドーズの増加はそれ以上キャリア密度の増加に寄与
しない。さらに、多くのシリコン結晶において、これら
沈澱物はシリコンでキャリアの分散を起こしそれを再結
合しやすいようにする。
【００１０】したがって、本発明は、半導体装置の接触
抵抗を低くするため案出したものであって、その第１目
的は、接触ホールに選択的に基板物質よりハンドキャッ
プが小さい物質を形成して接触抵抗を低くし、その下部
にはヘテロ接合（ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ）構
造を有する物質を形成して金属と半導体との間のストレ
スおよび歪みを最小化できる高集積半導体装置の低抵抗
接触構造を提供することにある。
抵抗を低くするため案出したものであって、その第１目
的は、接触ホールに選択的に基板物質よりハンドキャッ
プが小さい物質を形成して接触抵抗を低くし、その下部
にはヘテロ接合（ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ）構
造を有する物質を形成して金属と半導体との間のストレ
スおよび歪みを最小化できる高集積半導体装置の低抵抗
接触構造を提供することにある。
【００１１】さらに、本発明の第２目的は、ヘテロ接合
を備えた低抵抗接触構造を効率的に形成できる低抵抗接
触構造の形成方法を提供することにある。
を備えた低抵抗接触構造を効率的に形成できる低抵抗接
触構造の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明による半
導体装置の低抵抗接触構造は、半導体基板に不純物がド
ーピングされた接合層と、接合層上の接触ホールに選択
的に基板物質より仕事関数が低いヘテロ接合構造の物質
に提供された減少した抵抗率の第１抵抗抑制層と、第１
抵抗抑制層上に基板物質より仕事関数が低い物質に提供
された減少した抵抗率の第２抵抗抑制層と、第２抵抗抑
制層上に提供された配線電極を形成する導体層とからな
っている。
導体装置の低抵抗接触構造は、半導体基板に不純物がド
ーピングされた接合層と、接合層上の接触ホールに選択
的に基板物質より仕事関数が低いヘテロ接合構造の物質
に提供された減少した抵抗率の第１抵抗抑制層と、第１
抵抗抑制層上に基板物質より仕事関数が低い物質に提供
された減少した抵抗率の第２抵抗抑制層と、第２抵抗抑
制層上に提供された配線電極を形成する導体層とからな
っている。
【００１３】請求項２の発明による半導体装置の低抵抗
接触構造は、請求項１の発明において、第１抵抗抑制層
がＳｉ1-X ＧｅX で構成されることを特徴としている。
接触構造は、請求項１の発明において、第１抵抗抑制層
がＳｉ1-X ＧｅX で構成されることを特徴としている。
【００１４】請求項３の発明による半導体装置の低抵抗
接触構造は、請求項１の発明において、第２抵抗抑制層
がＧｅで構成されることを特徴としている。
接触構造は、請求項１の発明において、第２抵抗抑制層
がＧｅで構成されることを特徴としている。
【００１５】請求項４の発明による半導体装置の低抵抗
接触構造は、請求項１の発明において、接合層と導体層
との間の反応を防止するため、導体層と第２抵抗抑制層
との間にサンドイッチになる少なくとも１つの障壁層を
さらに含むことを特徴としている。
接触構造は、請求項１の発明において、接合層と導体層
との間の反応を防止するため、導体層と第２抵抗抑制層
との間にサンドイッチになる少なくとも１つの障壁層を
さらに含むことを特徴としている。
【００１６】請求項５の発明による半導体装置の低抵抗
接触構造は、請求項２の発明において、Ｘの範囲が０＜
Ｘ＜１であることを特徴としている。
接触構造は、請求項２の発明において、Ｘの範囲が０＜
Ｘ＜１であることを特徴としている。
【００１７】請求項６の発明による半導体装置の低抵抗
接触構造の形成方法は、半導体基板の所定部に不純物が
注入された接合層を形成する工程と、半導体基板表面に
絶縁膜を形成し接合層の一部を露出させるため絶縁膜を
開口して接触ホールを形成する工程と、接触ホールに第
１抵抗抑制層を形成する工程と、第１抵抗抑制層上に第
２抵抗抑制層を形成する工程と、第２抵抗抑制層と絶縁
膜上部に少なくとも１つの障壁層を形成し、熱処理する
工程と、障壁層上に導電層を形成する工程とからなるこ
とを特徴としている。
接触構造の形成方法は、半導体基板の所定部に不純物が
注入された接合層を形成する工程と、半導体基板表面に
絶縁膜を形成し接合層の一部を露出させるため絶縁膜を
開口して接触ホールを形成する工程と、接触ホールに第
１抵抗抑制層を形成する工程と、第１抵抗抑制層上に第
２抵抗抑制層を形成する工程と、第２抵抗抑制層と絶縁
膜上部に少なくとも１つの障壁層を形成し、熱処理する
工程と、障壁層上に導電層を形成する工程とからなるこ
とを特徴としている。
【００１８】請求項７の発明による半導体装置の低抵抗
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程がイオン注入方法を用いるこ
とを特徴としている。
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程がイオン注入方法を用いるこ
とを特徴としている。
【００１９】請求項８の発明による半導体装置の低抵抗
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程がエピタキシャル工程を含む
ことを特徴としている。
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程がエピタキシャル工程を含む
ことを特徴としている。
【００２０】請求項９の発明による半導体装置の低抵抗
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程が化学気相蒸着方法を用いる
ことを特徴としている。
接触構造の形成方法は、請求項６の発明において、第１
抵抗抑制層を形成する工程が化学気相蒸着方法を用いる
ことを特徴としている。
【００２１】請求項１０の発明による半導体装置の低抵
抗接触構造の形成方法は、半導体基板の所定部に不純物
が注入された接合層を形成する工程と、半導体基板表面
に絶縁膜を形成し接合層の一部を露出させるため絶縁膜
を開口して接触ホールを形成する工程と、接触ホールを
通じて接合層内にＧｅをイオン注入する工程と、接触ホ
ールおよび絶縁膜上にＧｅと金属とを連続蒸着する工程
と、接合層のシリコン、Ｇｅおよび金属間の反応結果と
して第１抵抗抑制層、第２抵抗抑制層および少なくとも
１つの障壁層を形成するために熱処理する工程と、障壁
層上に導電層を形成する工程とからなることを特徴とし
ている。
抗接触構造の形成方法は、半導体基板の所定部に不純物
が注入された接合層を形成する工程と、半導体基板表面
に絶縁膜を形成し接合層の一部を露出させるため絶縁膜
を開口して接触ホールを形成する工程と、接触ホールを
通じて接合層内にＧｅをイオン注入する工程と、接触ホ
ールおよび絶縁膜上にＧｅと金属とを連続蒸着する工程
と、接合層のシリコン、Ｇｅおよび金属間の反応結果と
して第１抵抗抑制層、第２抵抗抑制層および少なくとも
１つの障壁層を形成するために熱処理する工程と、障壁
層上に導電層を形成する工程とからなることを特徴とし
ている。
【００２２】
【作用】本発明によれば、サブハーフマイクロン時代に
おける接触抵抗の増加に対する解決策として、化合物半
導体を対象に研究されたバンドギャップエンジニアリン
グが用いられる。接触抵抗は、次の理論式による。
おける接触抵抗の増加に対する解決策として、化合物半
導体を対象に研究されたバンドギャップエンジニアリン
グが用いられる。接触抵抗は、次の理論式による。
【００２３】Ｒｃ≒Ａ ｅｘｐ｛（４πεs ｍ′／ｈ）
（ψB ／ＮD ）｝ Ｒｃ：接触抵抗、 ψB ：障壁高さ、 ＮD ：ドーパント濃度、 ｍ′：有効質量、 Ａ：常数、 εs ：誘電率、 ｈ：プランク定数、 上記式からわかるように、接触抵抗を低くするための内
的要因としては、低い障壁高さすなわち、金属と半導体
との間の低い仕事関数、高濃度のドーパント、小さい有
効質量すなわち、高い移動度などである。前記要件を満
たすため本発明は、第２抵抗抑制層として、Ｓｉに比べ
優れた物理的特性を有しＳｉと同族に属するＧｅを用い
る。参考に、表１にこれら２つの材料間の物性を比較し
た。
（ψB ／ＮD ）｝ Ｒｃ：接触抵抗、 ψB ：障壁高さ、 ＮD ：ドーパント濃度、 ｍ′：有効質量、 Ａ：常数、 εs ：誘電率、 ｈ：プランク定数、 上記式からわかるように、接触抵抗を低くするための内
的要因としては、低い障壁高さすなわち、金属と半導体
との間の低い仕事関数、高濃度のドーパント、小さい有
効質量すなわち、高い移動度などである。前記要件を満
たすため本発明は、第２抵抗抑制層として、Ｓｉに比べ
優れた物理的特性を有しＳｉと同族に属するＧｅを用い
る。参考に、表１にこれら２つの材料間の物性を比較し
た。
【００２４】
【表１】
【００２５】さらに、格子常数が異なるに従って発生す
るストレスおよび歪みを最小化するため、シリコンと第
２抵抗抑制層との間にサンドイッチになるようにヘテロ
接合構造の第１抵抗抑制層を、たとえばＳｉ1-X ＧｅX
が提供される。本発明の接続構造に従い金属と半導体層
との間の反応（ドーパントの外部拡散、過度のイオン注
入に従う突出部の形成およびドーピングされた不純物の
析出現象など）は、銀配線電極と半導体層との間を横切
る第１および第２抵抗抑制層により効果的に抑制され
る。構造において、減少した抵抗の結果として、ターン
は半導体装置の小型化を可能にする接触ホールの大きさ
を減少できる。係る構造において、抵抗抑制層は適当な
大気ガスで半導体層の表面を反応させることにより均一
な厚さを有する薄い膜として形成される。エピタキシャ
ル工程あるいは適当な物質を蒸着するこによっても形成
することができる。
るストレスおよび歪みを最小化するため、シリコンと第
２抵抗抑制層との間にサンドイッチになるようにヘテロ
接合構造の第１抵抗抑制層を、たとえばＳｉ1-X ＧｅX
が提供される。本発明の接続構造に従い金属と半導体層
との間の反応（ドーパントの外部拡散、過度のイオン注
入に従う突出部の形成およびドーピングされた不純物の
析出現象など）は、銀配線電極と半導体層との間を横切
る第１および第２抵抗抑制層により効果的に抑制され
る。構造において、減少した抵抗の結果として、ターン
は半導体装置の小型化を可能にする接触ホールの大きさ
を減少できる。係る構造において、抵抗抑制層は適当な
大気ガスで半導体層の表面を反応させることにより均一
な厚さを有する薄い膜として形成される。エピタキシャ
ル工程あるいは適当な物質を蒸着するこによっても形成
することができる。
【００２６】
【実施例】以下、本発明の望ましい実施例を、添付図面
を参照してより詳細に説明する。
を参照してより詳細に説明する。
【００２７】（実施例１）図１ないし図５は、この発明
の実施例１であり、エピタキシャル工程により接触構造
を形成する工程を示すものである。
の実施例１であり、エピタキシャル工程により接触構造
を形成する工程を示すものである。
【００２８】図１に基づき、第１工程は半導体基板１０
の表面の一部分に所定導電型の不純物をイオン注入して
接合層１３を形成する工程であり、第２工程は前記半導
体基板１０および接合層１３の全面にシリカガラスまた
はＢＰＳＧなどの絶縁膜を塗布した後、前記接合層１３
の一部を露出させるため絶縁膜１５を開口して接触ホー
ル１６を形成する工程である。
の表面の一部分に所定導電型の不純物をイオン注入して
接合層１３を形成する工程であり、第２工程は前記半導
体基板１０および接合層１３の全面にシリカガラスまた
はＢＰＳＧなどの絶縁膜を塗布した後、前記接合層１３
の一部を露出させるため絶縁膜１５を開口して接触ホー
ル１６を形成する工程である。
【００２９】第３工程は、前記接触ホール１６に第１抵
抗抑制層２１であるＳｉ1-X ＧｅXエピタキシャル層を
形成する工程である（図２）。エピタキシャル層の形成
のための反応ガスとしては、Ｈ2 をキャリアガスとして
用いたＳｉＨ2 Ｃｌ2 とＧｅＨ4 とを用いる。さらに、
ＧｅソースとしてはＨ2 に１０％ＧｅＨ4 を混入させた
ものを用いた。このとき、Ｓｉ1-X ＧｅX エピタキシャ
ル層２１の形成条件は、６００から９００℃、ＳｉＨ2
Ｃｌ2 の流量は２０ｓｃｃｍないし２００ｓｃｃｍであ
る。より望ましくは、６２５℃、Ｈ2 流量２０ｓｌｍ、
１０％ＧｅＨ4流量１〜１０ｓｃｃｍである条件におい
てＳｉＨ2 Ｃｌ2 を２０〜２００ｓｃｃｍに変化させ
る。このとき、１０％ＧｅＨ4 の流量が変わるに従って
Ｇｅの濃度が変わるが、Ｇｅの濃度が大きいほど成長速
度は増加する。そして、Ｓｉ1-X ＧｅX エピタキシャル
層２１の成長速度はＧｅが１２％であるとき、言い換え
ると、Ｓｉ0.88Ｇｅ0.12であるとき２３Å／ｍｉｎであ
り、Ｓｉ0.67Ｇｅ0.36であるときの成長速度は１２６Å
／ｍｉｎである。このような条件で１０％ＧｅＨ4 の流
量を徐々に増加させながらＳｉ1-X ＧｅX エピタキシャ
ル層２１を１００Å〜５００Å、好ましくはほぼ２００
Å程度の厚みになるように成長させる。
抗抑制層２１であるＳｉ1-X ＧｅXエピタキシャル層を
形成する工程である（図２）。エピタキシャル層の形成
のための反応ガスとしては、Ｈ2 をキャリアガスとして
用いたＳｉＨ2 Ｃｌ2 とＧｅＨ4 とを用いる。さらに、
ＧｅソースとしてはＨ2 に１０％ＧｅＨ4 を混入させた
ものを用いた。このとき、Ｓｉ1-X ＧｅX エピタキシャ
ル層２１の形成条件は、６００から９００℃、ＳｉＨ2
Ｃｌ2 の流量は２０ｓｃｃｍないし２００ｓｃｃｍであ
る。より望ましくは、６２５℃、Ｈ2 流量２０ｓｌｍ、
１０％ＧｅＨ4流量１〜１０ｓｃｃｍである条件におい
てＳｉＨ2 Ｃｌ2 を２０〜２００ｓｃｃｍに変化させ
る。このとき、１０％ＧｅＨ4 の流量が変わるに従って
Ｇｅの濃度が変わるが、Ｇｅの濃度が大きいほど成長速
度は増加する。そして、Ｓｉ1-X ＧｅX エピタキシャル
層２１の成長速度はＧｅが１２％であるとき、言い換え
ると、Ｓｉ0.88Ｇｅ0.12であるとき２３Å／ｍｉｎであ
り、Ｓｉ0.67Ｇｅ0.36であるときの成長速度は１２６Å
／ｍｉｎである。このような条件で１０％ＧｅＨ4 の流
量を徐々に増加させながらＳｉ1-X ＧｅX エピタキシャ
ル層２１を１００Å〜５００Å、好ましくはほぼ２００
Å程度の厚みになるように成長させる。
【００３０】参考に、図９は、１０％ＧｅＨ4 の流量に
従うＧｅ含量の変化関係を示すグラフである。本発明の
Ｓｉ1-X ＧｅX エピタキシャル層の組成比は図９のグラ
フに従ってＸの組成比を０．４まで変化させた。このと
き、成長したＳｉ1-X ＧｅXエピタキシャル層２１はド
ーパントを含んでいないが、必要に応じてドーピングさ
れたＳｉ1-X ＧｅX を用いることもできる。このときに
はエピタキシャル工程の際、Ｂ2 Ｈ6 ガスを流入するか
ＰＨ3 ガスを流入してドーピングされたエピタキシャル
層を形成する。
従うＧｅ含量の変化関係を示すグラフである。本発明の
Ｓｉ1-X ＧｅX エピタキシャル層の組成比は図９のグラ
フに従ってＸの組成比を０．４まで変化させた。このと
き、成長したＳｉ1-X ＧｅXエピタキシャル層２１はド
ーパントを含んでいないが、必要に応じてドーピングさ
れたＳｉ1-X ＧｅX を用いることもできる。このときに
はエピタキシャル工程の際、Ｂ2 Ｈ6 ガスを流入するか
ＰＨ3 ガスを流入してドーピングされたエピタキシャル
層を形成する。
【００３１】第４工程は第２抵抗抑制層２３の形成工程
であり、第３工程と同様にエピタキシャル工程を用いる
（図３）。周知のように、前記Ｓｉ1-X ＧｅX エピタキ
シャル層２１の成長条件と同一の条件にするが、ＳｉＨ
2 Ｃｌ2 の流量をゼロにした状態でＧｅエピタキシャル
層２３を成長させる。成長したＧｅエピタキシャル層２
３の厚さはほぼ５０〜１００Åである。このとき、接合
層１３の導電型がＧＰ + である場合、周期表の３族元
素、たとえばＢあるいはＢＦ2 を、Ｎ+ である場合はＡ
ｓやＰをイオン注入する。イオン注入条件は加速電圧２
０〜５０ＫｅＶ、５×１０14〜１×１０15ドーズ（ｉｏ
ｎｓ／ｃｍ2 ）である。
であり、第３工程と同様にエピタキシャル工程を用いる
（図３）。周知のように、前記Ｓｉ1-X ＧｅX エピタキ
シャル層２１の成長条件と同一の条件にするが、ＳｉＨ
2 Ｃｌ2 の流量をゼロにした状態でＧｅエピタキシャル
層２３を成長させる。成長したＧｅエピタキシャル層２
３の厚さはほぼ５０〜１００Åである。このとき、接合
層１３の導電型がＧＰ + である場合、周期表の３族元
素、たとえばＢあるいはＢＦ2 を、Ｎ+ である場合はＡ
ｓやＰをイオン注入する。イオン注入条件は加速電圧２
０〜５０ＫｅＶ、５×１０14〜１×１０15ドーズ（ｉｏ
ｎｓ／ｃｍ2 ）である。
【００３２】第５工程は、前記工程を通じて形成された
第２抵抗抑制層２３および絶縁膜１５の上部に障壁層１
７を形成し熱処理する工程である。この実施例において
は１つの障壁層１７が提供されるが、後述する実施例２
のように２つの障壁層が提供されることもできる。ま
ず、チタンをほぼ５００〜１５００Å程度の厚さでスパ
ッタリング蒸着した後、短時間の間窒素などの非活性大
気においてほぼ６００℃〜９００℃の温度でアニーリン
グし、それによって図４に示す構造が得られる。非常に
短時間の間の係る加熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置を用いてなされる。ア
ニーリングによって前記第２抵抗抑制層２３と接触する
チタンはＴｉＧｅX になり、同一の時間に第２抵抗抑制
層２３と反応しなくて残っているチタン膜は大気中の窒
素と反応し、そこには拡散障壁層として実行する窒化チ
タンが形成される。
第２抵抗抑制層２３および絶縁膜１５の上部に障壁層１
７を形成し熱処理する工程である。この実施例において
は１つの障壁層１７が提供されるが、後述する実施例２
のように２つの障壁層が提供されることもできる。ま
ず、チタンをほぼ５００〜１５００Å程度の厚さでスパ
ッタリング蒸着した後、短時間の間窒素などの非活性大
気においてほぼ６００℃〜９００℃の温度でアニーリン
グし、それによって図４に示す構造が得られる。非常に
短時間の間の係る加熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置を用いてなされる。ア
ニーリングによって前記第２抵抗抑制層２３と接触する
チタンはＴｉＧｅX になり、同一の時間に第２抵抗抑制
層２３と反応しなくて残っているチタン膜は大気中の窒
素と反応し、そこには拡散障壁層として実行する窒化チ
タンが形成される。
【００３３】最後に、図５に示すように、金属膜に接触
ホールを埋没して導体層１９を形成して配線に用いる。
ホールを埋没して導体層１９を形成して配線に用いる。
【００３４】（実施例２）図６ないし図８は、この発明
の実施例２に従いヘテロ接合接続構造を形成する工程中
の１つを示す。これらは図１ないし図５に対応する段階
であって、同一に構成された部分には同一符号を付け、
共通される部分の説明は省略する。
の実施例２に従いヘテロ接合接続構造を形成する工程中
の１つを示す。これらは図１ないし図５に対応する段階
であって、同一に構成された部分には同一符号を付け、
共通される部分の説明は省略する。
【００３５】この実施例において、第１抵抗抑制層はエ
ピタキシャル工程を用いずイオン注入工程を用いてＧｅ
をイオン注入した後、後続の熱処理工程により提供され
る。まず、感光膜１８をマスクに用いて１０〜３０Ｋｅ
Ｖの加速電圧と１×１０15〜１０16ドーズ（ｉｏｎｓ／
ｃｍ2 ）でＧｅを低エネルギイオン注入してＧｅ注入層
２２を図６に示すように接合層１３内に形成する。この
とき、加速重圧が２０ＫｅＶであるとき注入範囲はほぼ
２００Åであり、３０ＫｅＶであるときはほぼ２６０Å
であり、１０ＫｅＶであるときはほぼ５２０Åの注入範
囲を有する。
ピタキシャル工程を用いずイオン注入工程を用いてＧｅ
をイオン注入した後、後続の熱処理工程により提供され
る。まず、感光膜１８をマスクに用いて１０〜３０Ｋｅ
Ｖの加速電圧と１×１０15〜１０16ドーズ（ｉｏｎｓ／
ｃｍ2 ）でＧｅを低エネルギイオン注入してＧｅ注入層
２２を図６に示すように接合層１３内に形成する。この
とき、加速重圧が２０ＫｅＶであるとき注入範囲はほぼ
２００Åであり、３０ＫｅＶであるときはほぼ２６０Å
であり、１０ＫｅＶであるときはほぼ５２０Åの注入範
囲を有する。
【００３６】図７に基づいて感光膜１８を除去した後、
前記Ｇｅ注入層２２および絶縁膜１５上部にＧｅとＴｉ
とを連続蒸着してＧｅ蒸着層２４とＴｉ蒸着層１７とを
それぞれ形成する。このとき、スパッタリング装置を用
いて基板温度２００℃、１０〜５０Å／ｓｅｃの蒸着速
度で１００〜５００Å程度の厚さになるようにそれぞれ
蒸着される。
前記Ｇｅ注入層２２および絶縁膜１５上部にＧｅとＴｉ
とを連続蒸着してＧｅ蒸着層２４とＴｉ蒸着層１７とを
それぞれ形成する。このとき、スパッタリング装置を用
いて基板温度２００℃、１０〜５０Å／ｓｅｃの蒸着速
度で１００〜５００Å程度の厚さになるようにそれぞれ
蒸着される。
【００３７】次に、図８に示す段階において、前記Ｇｅ
注入層２２は高温の熱処理工程による活性化効果とシリ
コンとの反応によってＳｉ1-X ＧｅX の第１抵抗抑制層
２１′になり、前記Ｇｅ注入層２２上部のＧｅ蒸着層２
４はＧｅ成分の第２抵抗抑制層２３′に残り、前記絶縁
膜１５上、側部のＧｅ蒸着層２４はＴｉとの反応により
ＴｉＧｅx の１番目の障壁層１７ａになる。その後、付
加的にＴｉＮをほぼ５００〜１５００Å程度の厚さでス
パッタリング蒸着して２番目の障壁層１７ｂに用いる。
このとき、Ｔｉ蒸着の後ＴｉＮまでの連続的に蒸着した
後熱処理する方法を用いることもできる。熱処理条件は
６００〜９００℃のＮ2 雰囲気で２０秒ないし６０秒間
のＲＴＡを実施するか、４５０〜６００℃のＮ2 雰囲気
で３０分ないし１時間の間熱処理する。参考に、前記１
番目の障壁層１７ａであるＴｉＧｅx は、８００℃で２
０秒間ＲＴＡを実施した場合シート抵抗が最も低く（２
０μΩ／ｃｍ2 ）形成された。
注入層２２は高温の熱処理工程による活性化効果とシリ
コンとの反応によってＳｉ1-X ＧｅX の第１抵抗抑制層
２１′になり、前記Ｇｅ注入層２２上部のＧｅ蒸着層２
４はＧｅ成分の第２抵抗抑制層２３′に残り、前記絶縁
膜１５上、側部のＧｅ蒸着層２４はＴｉとの反応により
ＴｉＧｅx の１番目の障壁層１７ａになる。その後、付
加的にＴｉＮをほぼ５００〜１５００Å程度の厚さでス
パッタリング蒸着して２番目の障壁層１７ｂに用いる。
このとき、Ｔｉ蒸着の後ＴｉＮまでの連続的に蒸着した
後熱処理する方法を用いることもできる。熱処理条件は
６００〜９００℃のＮ2 雰囲気で２０秒ないし６０秒間
のＲＴＡを実施するか、４５０〜６００℃のＮ2 雰囲気
で３０分ないし１時間の間熱処理する。参考に、前記１
番目の障壁層１７ａであるＴｉＧｅx は、８００℃で２
０秒間ＲＴＡを実施した場合シート抵抗が最も低く（２
０μΩ／ｃｍ2 ）形成された。
【００３８】図１０は、接触ホールが１２００個である
接触ストリングをテストパターンに用いて金属と半導体
との間の接触抵抗を測定した実験結果を要約して示すも
のである。同図により本発明の効果は一層明確になる。
図において、“Ａ”で表記した結果値の対象は本発明に
よるＧｅ／Ｓｉ1-X ＧｅX ヘテロ接触構造であり、
“Ｂ”はＧｅだけがイオン注入された構造であり、
“Ｃ”はＧｅがイオン注入されない従来の接触構造をそ
れぞれ示すものである。各接触ホールの大きさは０．５
μｍであり、半導体層はＢＦ2 が１×１０15ドーズでイ
オン注入されたＰ+ 領域であり、熱処理条件は８５０℃
の窒素雰囲気で１２０分間行なったものである。同図に
示すように、本発明の接続構造によると接触抵抗がほぼ
２倍程度減少したことがわかる。
接触ストリングをテストパターンに用いて金属と半導体
との間の接触抵抗を測定した実験結果を要約して示すも
のである。同図により本発明の効果は一層明確になる。
図において、“Ａ”で表記した結果値の対象は本発明に
よるＧｅ／Ｓｉ1-X ＧｅX ヘテロ接触構造であり、
“Ｂ”はＧｅだけがイオン注入された構造であり、
“Ｃ”はＧｅがイオン注入されない従来の接触構造をそ
れぞれ示すものである。各接触ホールの大きさは０．５
μｍであり、半導体層はＢＦ2 が１×１０15ドーズでイ
オン注入されたＰ+ 領域であり、熱処理条件は８５０℃
の窒素雰囲気で１２０分間行なったものである。同図に
示すように、本発明の接続構造によると接触抵抗がほぼ
２倍程度減少したことがわかる。
【００３９】さらに、本発明を係る実施例にのみ限定さ
れず、本発明の領域から外れない範囲内において多様な
変化および修正が可能である。
れず、本発明の領域から外れない範囲内において多様な
変化および修正が可能である。
【００４０】
【発明の効果】以上、説明したように、本発明は、金属
と半導体との間の界面にバンドギャップが基板物質より
低いＧｅとＳｉ1-X ＧｅX とのヘテロ接合構造の接触構
造を提供して高集積半導体装置が最大の研究課題中の１
つにしている配線の低抵抗化および高信頼化に非常に有
用に適用することができる。
と半導体との間の界面にバンドギャップが基板物質より
低いＧｅとＳｉ1-X ＧｅX とのヘテロ接合構造の接触構
造を提供して高集積半導体装置が最大の研究課題中の１
つにしている配線の低抵抗化および高信頼化に非常に有
用に適用することができる。
【図１】この発明の実施例に従い接触構造の形成方法を
示す工程断面図である。
示す工程断面図である。
【図２】この発明の実施例に従い接触構造の形成方法を
示す工程断面図である。
示す工程断面図である。
【図３】この発明の実施例に従い接触構造の形成方法を
示す工程断面図である。
示す工程断面図である。
【図４】この発明の実施例に従い接触構造の形成方法を
示す工程断面図である。
示す工程断面図である。
【図５】この発明の実施例に従い接触構造の形成方法を
示す工程断面図である。
示す工程断面図である。
【図６】この発明の他の実施例に従い接触構造の形成方
法を示す工程断面図である。
法を示す工程断面図である。
【図７】この発明の他の実施例に従い接触構造の形成方
法を示す工程断面図である。
法を示す工程断面図である。
【図８】この発明の他の実施例に従い接触構造の形成方
法を示す工程断面図である。
法を示す工程断面図である。
【図９】１０％ＧｅＨ4 の流量とＳｉ1-X ＧｅX の組成
比との関係を示す図である。
比との関係を示す図である。
【図１０】金属と半導体との間の接触抵抗を測定してそ
の結果値をそれぞれの接触構造によって要約した図であ
る。
の結果値をそれぞれの接触構造によって要約した図であ
る。
【図１１】代表的な従来の接触構造を示す断面図であ
る。
る。
【図１２】他の従来の接触構造およびこれと関連した問
題を示す断面図である。
題を示す断面図である。
１０ 半導体基板 １３ 接合層 １５ 絶縁膜 １６ 接触ホール １７ 障壁層（Ｔｉ蒸着層） １８ 減光膜 ２１ 第１抵抗抑制層（Ｓｉ1-X ＧｅX エピタキシャル
層） ２２ Ｇｅ注入層 ２３ 第２抵抗抑制層（ＧＥエピタキシャル層） ２４ Ｇｅ蒸着層 なお、各図中、同一符号は同一または相当部分を示す。
層） ２２ Ｇｅ注入層 ２３ 第２抵抗抑制層（ＧＥエピタキシャル層） ２４ Ｇｅ蒸着層 なお、各図中、同一符号は同一または相当部分を示す。
Claims (10)
- 【請求項１】 半導体基板に不純物がドーピングされた
接合層と、 前記接合層上の接触ホールに選択的に基板物質より仕事
関数が低いヘテロ接合構造の物質に提供された減少した
抵抗率の第１抵抗抑制層と、 前記第１抵抗抑制層上に基板物質より仕事関数が低い物
質に提供された減少した抵抗率の第２抵抗抑制層と、 前記第２抵抗抑制層上に提供された配線電極を形成する
導体層とからなる、半導体装置の低抵抗接触構造。 - 【請求項２】 前記第１抵抗抑制層がＳｉ1-X ＧｅX で
構成されることを特徴とする、請求項１記載の半導体装
置の低抵抗接触構造。 - 【請求項３】 前記第２抵抗抑制層がＧｅで構成される
ことを特徴とする、請求項１記載の半導体装置の低抵抗
接触構造。 - 【請求項４】 前記接合層と導体層との間の反応を防止
するため、導体層と第２抵抗抑制層との間にサンドイッ
チになる少なくとも１つの障壁層をさらに含むことを特
徴とする、請求項１記載の半導体装置の低抵抗接触構
造。 - 【請求項５】 Ｘの範囲が０＜Ｘ＜１であることを特徴
とする、請求項２記載の半導体装置の低抵抗接触構造。 - 【請求項６】 半導体基板の所定部に不純物が注入され
た接合層を形成する工程と、 前記半導体基板表面に絶縁膜を形成し接合層の一部を露
出させるため絶縁膜を開口して接触ホールを形成する工
程と、 前記接触ホールに第１抵抗抑制層を形成する工程と、 前記第１抵抗抑制層上に第２抵抗抑制層を形成する工程
と、 前記第２抵抗抑制層と絶縁膜上部に少なくとも１つの障
壁層を形成し、熱処理する工程と、 前記障壁層上に導電層を形成する工程とからなることを
特徴とする、半導体装置の低抵抗接触構造の形成方法。 - 【請求項７】 第１抵抗抑制層を形成する前記工程がイ
オン注入方法を用いることを特徴とする、請求項６記載
の半導体装置の低抵抗接触構造の形成方法。 - 【請求項８】 第１抵抗抑制層を形成する前記工程がエ
ピタキシャル工程を含むことを特徴とする、請求項６記
載の半導体装置の低抵抗接触構造の形成方法。 - 【請求項９】 第１抵抗抑制層を形成する前記工程が化
学気相蒸着方法を用いることを特徴とする、請求項６記
載の半導体装置の低抵抗接触構造の形成方法。 - 【請求項１０】 半導体基板の所定部に不純物が注入さ
れた接合層を形成する工程と、 前記半導体基板表面に絶縁膜を形成し接合層の一部を露
出させるため絶縁膜を開口して接触ホールを形成する工
程と、 前記接触ホールを通じて接合層内にＧｅをイオン注入す
る工程と、 前記接触ホールおよび絶縁膜上にＧｅと金属とを連続蒸
着する工程と、 前記接合層のシリコン、Ｇｅおよび金属間の反応結果と
して第１抵抗抑制層、第２抵抗抑制層および少なくとも
１つの障壁層を形成するために熱処理する工程と、 前記障壁層上に導電層を形成する工程とからなることを
特徴とする、半導体装置の低抵抗接触構造の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93P2962 | 1993-03-02 | ||
| KR930002962 | 1993-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302542A true JPH06302542A (ja) | 1994-10-28 |
| JP3644983B2 JP3644983B2 (ja) | 2005-05-11 |
Family
ID=19351437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03174194A Expired - Fee Related JP3644983B2 (ja) | 1993-03-02 | 1994-03-02 | 半導体装置の低抵抗接触構造およびその形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5563448A (ja) |
| JP (1) | JP3644983B2 (ja) |
| KR (1) | KR960008558B1 (ja) |
| CA (1) | CA2116746C (ja) |
| DE (1) | DE4406861B4 (ja) |
| GB (1) | GB2275822B (ja) |
| RU (1) | RU2155417C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008103392A (ja) * | 2006-10-17 | 2008-05-01 | Nissan Motor Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2010161250A (ja) * | 2009-01-09 | 2010-07-22 | Tokyo Electron Ltd | 半導体装置の製造方法及び半導体装置 |
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| JP2970555B2 (ja) * | 1996-10-28 | 1999-11-02 | 日本電気株式会社 | 半導体装置の製造方法及び製造装置 |
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| JP2021136269A (ja) | 2020-02-25 | 2021-09-13 | キオクシア株式会社 | 半導体装置 |
| KR20220030456A (ko) | 2020-09-01 | 2022-03-11 | 삼성전자주식회사 | 반도체 장치 |
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- 1993-06-09 KR KR93010423A patent/KR960008558B1/ko not_active IP Right Cessation
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1994
- 1994-02-28 GB GB9403816A patent/GB2275822B/en not_active Expired - Fee Related
- 1994-03-01 RU RU94006802/28A patent/RU2155417C2/ru not_active IP Right Cessation
- 1994-03-01 CA CA002116746A patent/CA2116746C/en not_active Expired - Fee Related
- 1994-03-02 JP JP03174194A patent/JP3644983B2/ja not_active Expired - Fee Related
- 1994-03-02 US US08/204,568 patent/US5563448A/en not_active Expired - Lifetime
- 1994-03-02 DE DE4406861A patent/DE4406861B4/de not_active Expired - Fee Related
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|---|---|
| GB2275822A (en) | 1994-09-07 |
| KR960008558B1 (en) | 1996-06-28 |
| US5563448A (en) | 1996-10-08 |
| GB9403816D0 (en) | 1994-04-20 |
| KR940022708A (ko) | 1994-10-21 |
| GB2275822B (en) | 1997-10-08 |
| CA2116746C (en) | 2006-12-12 |
| JP3644983B2 (ja) | 2005-05-11 |
| DE4406861A1 (de) | 1994-09-08 |
| DE4406861B4 (de) | 2005-01-20 |
| RU2155417C2 (ru) | 2000-08-27 |
| CA2116746A1 (en) | 1994-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
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