KR20220030456A - 반도체 장치 - Google Patents

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crystalline
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김근우
김완돈
이헌복
황윤태
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Abstract

본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및 상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며 제1 결정성 금속을 포함하는 시드층과, 상기 시드층 상에 배치되며 상기 제1 결정성 금속과 다른 제2 결정성 금속을 포함하는 콘택 플러그를 포함하고, 상기 시드층과 상기 콘택 플러그의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합되는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 다양한 트랜지스터들로 구성된 집적회로를 포함한다. 이러한 반도체 소자의 고집적화에 따라 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 이에 따라 콘택의 임계 크기(Critical Dimension: CD)도 감소되고 있다. 콘택의 임계 크기의 감소로 인해 콘택 저항이 증가하고 다양한 불량이 야기될 수 있다. 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 제조하기 위한 다양한 방안이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 신뢰성이 우수한 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및 상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며 제1 결정성 금속을 포함하는 시드층과, 상기 시드층 상에 배치되며 상기 제1 결정성 금속과 다른 제2 결정성 금속을 포함하는 콘택 플러그를 포함하고, 상기 시드층과 상기 콘택 플러그의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합되는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 콘택 영역을 갖는 기판; 상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층; 상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치되며, 제1 결정성 금속을 포함하는 제1 시드층; 및 상기 시드층 상에 배치되어 상기 제1 콘택 홀에 충전하며, 제2 결정성 금속을 포함하는 제1 콘택 금속;을 포함하고, 상기 제1 및 제2 결정성 금속의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합되는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 및 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치된 시드층과, 상기 시드층 상에 배치된 콘택 플러그를 포함하고, 상기 시드층은 제1 결정성 도전 물질을 포함하며, 상기 콘택 플러그는 상기 제2 결정성 도전 물질을 포함하고, 상기 제1 결정성 도전 물질은 상기 제2 결정성 도전 물질과 동일한 결정 구조를 가지며, 상기 제1 및 제2 결정성 도전 물질들의 격자 상수의 차이는 1% 미만인 반도체 장치를 제공한다.
제1 및 제2 콘택 구조물의 바닥에 위치한 영역에 시드층을 형성하여 콘택 플러그의 접합 강도를 향상시킬 수 있다. 그 결과, 화학기계적 연마(CMP)와 같은 공정에서 콘택 플러그의 빠짐 현상을 효과적으로 방지할 수 있다. 또한, 시드층의 결정 격자에 정합되는 결정 격자를 갖도록 콘택 플러그을 형성함으로써 콘택 플러그의 그레인 사이즈를 증가시켜 콘택 저항을 크게 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2a 내지 도 2c는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 3은 도 2a에 도시된 반도체 장치의 "A1" 부분을 나타내는 확대도이다.
도 4는 도 3에 도시된 콘택 구조물에서 시드층과 콘택 플러그의 계면에서의 결정 구조를 나타내는 모식도이다.
도 5는 도 2b에 도시된 반도체 장치의 "A2" 부분을 나타내는 확대도이다.
도 6a 내지 도 6d는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면들도이다.(측면형성)(미세구조 형성)
도 9은 본 발명의 일 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 12은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이며, 도 2a 내지 도 2c는 각각 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101) 상에서 상기 기판(101)의 상면에 평행한 제1 방향(도 1의 X 방향)으로 연장된 핀형 활성 영역(105)과, 상기 핀형 활성 영역(105) 상에서 상기 제1 방향(X 방향)과 다른 제2 방향(도 1의 Y 방향)으로 연장된 게이트 구조물(GS)을 포함한다.
상기 기판(101)은 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe 또는 SiC와 같은 Ⅳ-Ⅳ족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 상기 기판(101)은 활성 영역(AR)을 포함한다. 상기 활성 영역(AR)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 예를 들어, 상기 활성 영역(AR)은 PMOS 트랜지스터를 위한 N형 웰 또는 NMOS 트랜지스터를 위한 P형 웰일 수 있다.
상기 활성 영역(AR) 상면에는 핀형 활성 영역(105)이 배치될 수 있다. 본 실시예에 채용된 핀형 활성 영역(105)은 상기 활성 영역(AR)의 상면으로부터 상기 제1 및 제2 방향과 수직인 제3 방향(도 1의 Z 방향)으로 돌출된 구조를 가지며, 본 명세서에서 이를 "활성 핀(active fin)"이라고도 한다.
본 실시예에서, 상기 활성 핀(105)은 3개씩 형성된 것으로 예시되어 있으나, 이에 한정되지 않으며, 단수 또는 다른 복수 개로 형성될 수 있다. 도 1에 도시된 바와 같이, 3개의 활성 핀(105)은 상기 활성 영역(AR)에서 상기 제2 방향으로 나란히 배열되며, 각각 상기 제1 방향(X 방향)으로 연장될 수 있다. 상기 활성 핀(105)은 트랜지스터의 활성 영역으로 제공될 수 있다.
소자 분리막(device isolation film: 107)은 활성 영역(AR)과 활성 핀(105)을 정의한다. 예를 들어, 소자 분리막(107)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 상기 소자 분리 영역(107)은 상기 활성 영역(AR)을 정의하는 제1 분리 영역(107a)과, 상기 활성 핀(105)을 정의하는 제2 분리 영역(107b)을 포함할 수 있다. 상기 제1 분리 영역(107a)은 상기 제2 분리 영역(107b)보다 깊은 바닥면을 가질 수 있다. 예를 들어, 상기 제1 분리 영역(107a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 분리 영역(107b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다. 상기 제2 분리 영역(107b)은 활성 영역(AR) 상에 배치될 수 있다. 앞서 설명한 바와 같이, 상기 활성 핀(105)은 상기 제2 분리 영역(107b)을 관통하면서, 그 일부가 상기 제2 분리 영역(107b)의 상면으로부터 돌출될 수 있다.
상기 게이트 구조물(GS)은 도 1에 도시된 바와 같이, 상기 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장되는 라인 구조를 가질 수 있다. 상기 게이트 구조물(GS)은 상기 활성 핀(105)의 일 영역과 중첩될 수 있다.
상기 게이트 구조물(GS)은 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 절연막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캡핑(capping)층(147)을 포함할 수 있다.
상기 게이트 전극(145)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(145)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 게이트 전극(145)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예에서, 게이트 전극(145)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연층(142)은 게이트 전극(145)의 바닥면과 측벽 상에 배치되며, 상기 게이트 전극(145)의 바닥면을 따라 제2 방향(도 1의 Y 방향)으로 연장될 수 있다. 상기 게이트 절연층(142)은 게이트 전극(145)과 활성 핀(105)과의 사이 및 게이트 전극(145)과 소자 분리막(107)의 상면과의 사이에 개재될 수 있다. 예를 들어, 게이트 절연층(142)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(142)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극(145) 상에는 게이트 캡핑층(147)이 배치될 수 있다. 게이트 캡핑층(147)은 게이트 전극(145)의 상면을 덮으며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예를 들어, 게이트 캡핑층(147)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 게이트 전극(145)의 양 측벽 및 게이트 캡핑층(147)의 양 측벽 상에는 게이트 스페이서(141)가 배치될 수 있다. 게이트 스페이서(141)는 게이트 전극(145)의 양 측벽 상에서 게이트 전극(145)의 연장 방향을 따라 연장될 수 있고, 게이트 전극(145)과 게이트 스페이서(141) 사이에는 게이트 절연층(142)이 개재될 수 있다. 예를 들어, 게이트 스페이서(141)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 탄화질화물(SiCxNy), 실리콘 산화탄화질화물(SiOxCyNz), 또는 그들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(141)는 서로 다른 물질로 이루어진 복수의 층들을 포함할 수 있다. 도 2a 및 도 2b에는 게이트 스페이서(141)가 단일의 층으로 구성된 것이 예시적으로 도시되었으나, 이와는 달리, 게이트 스페이서(141)는 게이트 전극(145)의 측벽 상에 순차적으로 적층되며 서로 다른 유전율을 갖는 복수의 스페이서층을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 게이트 구조물(GS)의 양측에 위치한 활성 핀(105)의 일부 영역에 배치된 소스/드레인 영역(110)을 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하는 것을 포함할 수 있다. 상기 소스/드레인 영역(110)은 Si, SiGe 또는 Ge을 포함할 수 있으며, N형 또는 P형 트랜지스터에 따라, 상기 소스/드레인 영역(110)은 다른 물질 또는 다른 형상을 가질 수 있다. 예를 들어, PMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물(예, 붕소(B), 인듐(In), 갈륨(Ga))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(Y-Z 단면, 도 2c 참조)은 오각형상일 수 있다. NMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘을 포함하며, N형 불순물(예, 인(P), 질소(N), 비소(As), 안티몬(Sb))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(Y-Z 단면)은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다. 이와 같이, 소스/드레인 영역(110)은 활성 핀(105) 및 게이트 구조물(GS)과 함께 핀펫(Fin-FET)과 같은 3차원 반도체 소자를 구성할 수 있다.
본 실시예에 따른 반도체 장치(100)는 절연부(160)를 관통하며 상기 소스/드레인 영역(110)에 연결된 제1 콘택 구조물(CS1)과, 절연부(160)를 관통하며 게이트 구조물(GS)의 게이트 전극(145)에 연결된 제2 콘택 구조물(CS2)을 포함할 수 있다.
상기 절연부(160)는 소스/드레인 영역(110) 상에 순차적으로 배치된 게이트간 절연막(161)과 캡핑 절연막(162)을 포함할 수 있다. 상기 게이트간 절연막(161)은 인접한 게이트 구조물(GS) 사이에 배치되며 소스/드레인 영역(110) 및 소자 분리막(107)을 덮을 수 있다. 게이트간 절연막(161)은 게이트 스페이서(141) 및 게이트 캡핑층(147)의 상면들과 실질적으로 평탄한(coplanar) 상면을 가질 수 있다. 예를 들어, 게이트간 절연막(161) 및 상기 캡핑 절연막(162) 중 적어도 하나는 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예에서, 상기 게이트간 절연막(161)은 TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 상기 게이트간 절연막(161)은 화학 기상 증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에서, 상기 제1 및 제2 콘택 구조물(CS1,CS2) 각각은 시드층(182)과 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다. 상기 시드층(182)은 게이트 전극(145) 및 소스/드레인 영역(110) 상에 각각 배치될 수 있다.
본 실시예에 채용된 시드층(182)은 상기 제1 및 제2 콘택 구조물(CS1,CS2)의 바닥에 위치하여 게이트 전극(145) 및 소스/드레인 영역(110)과, 콘택 플러그(185) 사이의 접합 강도를 향상시킬 수 있다. 그 결과, 상기 시드층(182)은 화학기계적 연마(CMP)와 같은 공정(예, 도 6d 참조) 중에 콘택 플러그(185)의 빠짐 현상을 효과적으로 방지할 수 있다.
시드층(182)은 제1 결정성 금속을 포함하며, 콘택 플러그(185)는 상기 제1 결정성 금속과 다른 제2 결정성 금속을 포함한다. 여기서, 결정성 금속(crystalline metal)은 다결정(polycrystal) 뿐만 아니라 단결정(single crystal)을 포함할 수 있다. 시드층(182)은 콘택 플러그(185)와 같이 비교적 저저항인 금속을 포함하므로 콘택 저항을 낮출 수 있다. 제1 및 제2 결정성 금속이 다결정인 경우에, 콘택 플러그(185)는 시드층(182), 즉 제1 결정성 금속의 그레인 사이즈에 따라 증가된 그레인 사이즈를 가질 수 있다. 그레인 사이즈의 증가로 인해 평균 자유 경로(mean free path)가 감소되어 콘택 플러그(185)는 저저항 물질로 제공될 수 있다.
도 3은 도 2a에 도시된 반도체 장치의 "A1" 부분을 나타내는 확대도이다.
도 3을 참조하면, 소스/드레인 영역(110) 상에 금속 실리사이드막(120)을 배치될 수 있다. 소스/드레인 영역(110)의 리세스된 영역(110R)을 따라 금속 실리사이드막(120)이 배치될 수 있다. 상기 금속 실리사이드막(120)은 결정성 실리사이드막일 수 있다. 예를 들어, 상기 금속 실리사이드막(120)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합을 함유한 실리사이드막일 수 있다. 일부 실시예에서, 상기 금속 실리사이드막(120)은 CoSi, NiSi, 또는 TiSi을 포함할 수 있다.
제1 콘택 구조물(CS1)은, 금속 실리사이드막(120) 상에 배치된 시드층(182)과, 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다. 본 실시예에서, 시드층(182) 및 콘택 플러그(185)는 각각 다결정 금속을 포함할 수 있다.
시드층(182)은 제1 그레인들(G1)을 갖는 제1 결정성 금속을 포함하며, 콘택 플러그(185)는 제2 그레인들(G2)을 갖는 제2 결정성 금속을 포함한다. 제1 및 제2 그레인들(G1,G2)은 각각의 그레인 바운더리(GB1,GB2)에 의해 정의되며, 각각 평면 내(in-plane) 결정학적 배향(crystalline orientation)을 가질 수 있다. 이해를 돕기 위해서 각 결정립(G1,G2)의 결정학적 배향은 도 3에서 각 결정립(G1,G2) 내에 사선으로 개략적으로 예시되어 있다. 본 실시예에서, 상기 제2 결정성 금속의 결정학적인 배향은 시드층(182)인 제1 결정성 금속의 결정학적 배향에 의존하며, 제2 결정성 금속은 거의 상기 제1 결정성 금속 상에 에피택셜 성장과 유사하게 증착될 수 있다. 이러한 결정학적 배향은 X선 회절법(X-ray diffraction method)에 의해 확인될 수 있다.
도 4에 도시된 바와 같이, 상기 시드층(182)과 상기 콘택 플러그(185)의 계면에서 인접한 상기 제2 결정성 금속의 결정 격자는 상기 제1 결정성 금속의 결정 격자와 정합될 수 있다. 즉, 제1 그레인(G1) 내의 결정 격자와 상기 제1 그레인(G1)과 인접한 제2 그레인(G2)의 결정 격자는 실질적으로 정합될 수 있으며, 인접한 제2 그레인(G2)에는 부정합에 의한 전위가 거의 존재하지 않을 수 있다.
이러한 정합 조건은 결정 구조와 격자 상수의 조건들에 의해 결정될 수 있다. 상기 제1 및 제2 결정성 금속은 동일한 결정 구조(예, 체심 입방 구조(BCC)) 를 가질 수 있다. 또한, 상기 제1 및 제2 결정성 금속의 격자 상수(α1,α2)의 차이는 매우 작거나 거의 동일할 수 있다. 예를 들어, 상기 제1 및 제2 결정성 금속의 격자 상수(α1,α2)의 차이는 1% 미만일 수 있다. 일부 실시예에서, 시드층(182) 및 콘택 플러그(185) 중 하나는 텅스텐(W)이며, 다른 하나는 몰리브덴(Mo)일 수 있다. 예를 들어, 시드층(182)은 텅스텐(W)이며, 콘택 플러그(185)는 몰리브덴(Mo)일 수 있다. 텅스텐(W)과 몰리브덴(Mo)은 도 4에 도시된 결정 구조와 같이 동일한 체심 입방 구조(BC1,BC2)를 가지며, 각각의 격자 상수(α1,α2)는 3.16 Å, 3.15 Å로서, 그 차이는 1% 미만일 수 있다. 제2 결정성 금속인 몰리브덴은 거의 상기 제1 결정성 금속인 텅스텐 상에 에피택셜 성장과 유사하게 증착되고, 인접한 제1 및 제2 그레인의 결정 격자는 정합될 수 있다. 이러한 정합 과정에서, 콘택 플러그(185)의 그레인(G2)은 시드층(182)의 그레인(G1) 사이즈에 따라 증가된 사이즈를 가질 수 있다. 그레인 사이즈의 증가로 인해 저저항 콘택 플러그(185)를 제공할 수 있다. 이에 한정되지는 않으나, 콘택 플러그(185)의 그레인(G2)은 7㎚ 이상, 나아가 10㎚ 이상일 수 있다. 일부 실시예에서, 콘택 플러그(185)가 몰리브덴인 경우에, 콘택 플러그(185)의 비저항은 50 μΩ·㎝ 이하, 나아가 10 μΩ·㎝ 이하로 구현할 수 있다.
본 실시예에 채용된 시드층(182)은 제1 콘택 구조물(CS1)을 위한 제1 콘택 홀(CH1)의 바닥에는 배치될 수 있다. 상기 제1 콘택 홀(CH1)에는 배리어막 없이 콘택 플러그(185)가 제공될 수 있다. 상기 콘택 플러그(185)의 측벽은 상기 절연부(160)와 직접 접촉할 수 있다. 상대적으로 저항이 큰 배리어막을 생략함으로써 콘택 플러그(185)와 금속 실리사이드막(120) 사이의 콘택 저항을 낮출 뿐만 아니라, 제1 콘택 구조물(CS1)의 사이즈(특히, 폭)을 감소시킬 수 있다.
예를 들어, 상기 시드층(182)의 두께(t)는 5㎚ 이하, 나아가 3㎚ 이하일 수 있으나, 이에 한정되지는 않는다. 상기 시드층(182)을 위한 제1 결정성 금속은 원하는 결정성을 확보하기 위해서 물리적 기상 증착(PVD)과 같은 증착 공정에 의해 형성될 수 있다.
본 실시예에서, 시드층(182)은 금속으로 예시하였으나, 콘택 플러그(185)의 금속과 상술된 격자 정합 조건을 만족한다면, 다른 결정성 도전 물질, 예를 들어, 결정성 금속 화합물도 시드층(182)으로 사용될 수 있다.
도 5를 참조하면, 게이트 구조물(GS)에 관련된 제2 콘택 구조물(CS2)도 제1 콘택 구조물(CS1)과 유사하게 저저항 콘택으로 구현될 수 있다. 도 5는 도 2b에 도시된 반도체 장치의 "A2" 부분을 나타내는 확대도이다.
도 5에 도시된 제2 콘택 구조물(CS2)은, 게이트 전극(145) 상에 배치된 시드층(182)과, 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다. 본 실시예에서, 시드층(182) 및 콘택 플러그(185)는 각각 다결정 금속을 포함할 수 있다. 일부 실시예에서, 게이트 전극(145)이 폴리 실리콘을 포함하는 경우에는 제1 콘택 구조물(CS1)과 유사하게 게이트 전극(145)의 콘택 영역에 금속 실리사이드막이 형성될 수 있다.
제1 콘택 구조물(CS1)과 유사하게, 시드층(182)은 제1 그레인들(G1')을 갖는 제1 결정성 금속을 포함하며, 콘택 플러그(185)는 제2 그레인들(G2')을 갖는 제2 결정성 금속을 포함한다. 제1 그레인(G1') 및 제2 그레인들(G2')은 각각의 그레인 바운더리(GB2')에 의해 정의될 수 있다. 상기 제2 콘택 구조물(CS2)에서, 시드층(182)도 콘택 플러그(185)와 같은 다결정성 금속이지만, 상대적으로 작은 두께로 인해 작은 면적을 가지므로, 선택된 단면에 따라 도 3에 도시된 바와 같이 시드층(182)와 달리 그레인 바운더리가 관찰되지 않을 수 있다.
상기 제2 결정성 금속의 결정학적인 배향은 시드층(182)인 제1 결정성 금속의 결정학적 배향에 의존하며, 제2 결정성 금속은 거의 상기 제1 결정성 금속 상에 에피택셜 성장과 유사하게 증착될 수 있다. 상기 시드층(182)과 상기 콘택 플러그(185)의 계면에서 접하는 상기 제2 결정성 금속의 결정 격자는 상기 제1 결정성 금속의 결정 격자와 정합될 수 있다. 상기 제1 콘택 구조물(CS1)과 유사하게. 제2 콘택 구조물(CS2)의 시드층(182) 및 콘택 플러그(185) 중 하나는 텅스텐(W)이며, 다른 하나는 몰리브덴(Mo)일 수 있다. 예를 들어, 시드층(182)은 텅스텐(W)이며, 콘택 플러그(185)는 몰리브덴(Mo)일 수 있다. 제2 콘택 구조물(CS2)은 상기 제1 콘택 구조물(CS1)과 유사한 공정으로 형성될 수 있다.
추가적으로, 상기 반도체 장치(100)는 제1 및 제2 콘택 구조물(CS1,CS2) 상에는 상기 제1 및 제2 콘택 구조물(CS1,CS2)와 연결된 배선 라인(190)을 포함할 수 있다. 이러한 배선 라인(190)은 BEOL(Back End Of Line)과 같은 배선의 일부를 포함할 수 있다.
상기 절연부(160) 상에 제1 및 제2 층간 절연층(172,173)이 배치될 수 있다. 절연부(160)(특히, 캡핑 절연층(162))과 제1 층간 절연층(172) 사이에 식각 정지막(171)이 배치될 수 있다. 예를 들어, 식각 정지막(171)은, 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연층(172,173)은, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
본 실시예에 따른 배선 라인(190)은 제1 방향(도 1의 X 방향)으로 연장된 금속 라인들(ML)과, 제1 및 제2 콘택 구조물(CS1,CS2)과 금속 라인들(ML) 사이에 배치된 금속 비아들(VM)을 포함할 수 있다.
상기 제1 및 제2 콘택 구조물 상에 배치된 배선 라인(190)은 상기 제1 및 제2 콘택 구조물(CS1,CS2)과 유사하게 시드층(182)과 콘택 플러그(185)의 조합으로 형성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 상기 배선 라인(190)은 제2 콘택 구조물(CS2)(특히, 콘택 플러그(182))의 상면의 적어도 일부 영역에 배치된 배선 라인용 시드층(192)과, 배선 라인용 시드층(192) 상에 배치된 충전 금속(195)을 포함할 수 있다.
배선 라인용 시드층(192)은 결정성 도전 물질을 포함할 수 있다. 도 5에 도시된 바와 같이, 배선 라인용 시드층(192)은 비아 홀로 노출된 콘택 플러그(195)의 상면 영역뿐만 아니라 제1 층간 절연층(172)의 상면(비아 홀의 표면도 포함됨)까지 형성된다. 본 실시예에 채용된 배선 라인용 시드층(192)의 경우에, 도 5에 도시된 바와 같이, 콘택 플러그(185) 상에 위치한 제1 영역(192a)은 제3 그레인(G3)을 갖는 결정성 도전 물질로 증착되는 반면에, 비정질인 제1 층간 절연층(172)의 표면에 위치한 제2 영역(192b)은 비정질 또는 유사 비정질(amorphous-like) 도전 물질로 증착될 수 있다.
상기 충전 금속(195)은 결정성 금속을 포함할 수 있다. 적어도 배선 라인용 시드층(192)의 제1 영역(192a) 상에서는, 상기 충전 금속(195)의 결정학적 배향성은 제3 및 제4 그레인(G3,G4)이 인접한 경계에서 제1 영역(192a)에서 결정학적인 배향성을 영향을 미칠 수 있다. 추가적으로, 제1 영역(192a)과 인접한 제2 영역(192)에서도 상기 충전 금속(195)은 제1 영역(192a) 상에서와 유사한 결정 성장이 이루어질 수 있다. 이러한 과정에서, 그레인 바운더리(GB4)에 의해 정의되는 제4 그레인(G4)은 상대적으로 큰 사이즈를 가질 수 있으며, 그 결과, 배선 라인(190)은 저저항 구조로 구현될 수 있다. 예를 들어, 배선 라인용 시드층(192)은 텅스텐(W), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)와 같은 도전 물질을 포함할 수 있다. 예를 들어, 충전 금속(195)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 및 구리(Cu)와 같은 금속을 포함할 수 있다.
일부 실시예에서, 앞서 설명된 제1 및 제2 콘택 구조물(CS1,CS2)과 유사하게, 배선 라인용 시드층(192)의 제3 그레인(G3)과 인접한 제4 그레인(G4)의 결정 격자는 실질적으로 정합될 수 있도록, 배선 라인용 시드층(192)과 충전 금속(195)의 결정 구조와 격자 상수의 조건을 선택할 수 있다. 일부 실시예에서, 두 물질의 결정 구조는 동일하며, 그 격자 상수의 차이는 1% 미만일 수 있다. 예를 들어, 배선 라인용 시드층(192)과 충전 금속(195) 중 하나는 텅스텐(W)이며, 다른 하나는 몰리브덴(Mo)일 수 있다.
상술된 반도체 장치(100)에서 제1 콘택 구조물의 형성공정을 도 6a 내지 도 6d를 참조하여 상세히 설명하기로 한다. 본 단면도들은 설명의 편의를 위해서 도 3에 도시된 바와 같이, 도 2a의 "A1" 부분을 확대하여 나타낸다. 여기서, 본 실시예의 구성요소 중 일부 구성요소를 다소 간략하게 도시하였으나, 특별히 반대되는 설명이 없는 한, 도 1 내지 도 5에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 6a를 참조하면, 소스/드레인 영역(110)에 연결되는 제1 콘택 홀(CH1)을 형성하고, 상기 제1 콘택 홀(CH1)에 노출된 소스/드레인 영역(110)에 금속 실리사이드막(120)을 형성할 수 있다.
식각 마스크로 이용하여 게이트간 절연막(161) 및 캡핑 절연막(162)을 차례로 식각함으로써 제1 콘택 구조물을 정의하는 제1 콘택 홀(CH1)을 형성할 수 있다. 상기 제1 콘택홀(CH1)을 통해 소스/드레인 영역(110)의 일부 영역이 노출될 수 있다. 제1 콘택홀(CH1)의 형성과정에서 노출된 소스/드레인 영역(110)의 일부 영역이 일정 깊이로 리세스될 수 있다. 본 공정에서, 제2 콘택 구조물을 정의하는 제2 콘택 홀(CH2)도 함께 형성될 수 있다.
상기 제1 콘택 홀(CH1)에 의해 노출된 상기 소스/드레인 영역들의 리세스 영역에 금속층을 형성하고, 이어 어닐링 공정을 수행함으로써 상기 소스/드레인 영역들(110)의 노출된 영역에 금속 실리사이드막(120)을 형성할 수 있다.
이어, 도 6b를 참조하면, 금속 실리사이드막(120) 상에 시드층(182)을 증착할 수 있다.
상기 시드층(182)은 단결정체 또는 다결정체와 같은 결정성 금속을 포함할 수 있다. 상기 시드층(182)은 충분한 결정성을 확보하기 위해서 PVD 공정과 같은 직진성 증착 공정에 의해 형성될 수 있다. 이러한 직진성 증착 공정에 의해, 시드층(182)은 원하는 제1 콘택 홀(CH1)의 바닥에 위치한 금속 실리사이드막(120) 부분뿐만 아니라 상기 절연부(160)의 상면에도 형성될 수 있다. 상기 절연부(160) 상에 위치한 시드 물질층(182T)은 후속 공정에서 제거될 수 있다. 이에 한정되지는 않으나, 시드층(182)은 5㎚ 이하, 나아가 3㎚ 이하의 두께로 형성될 수 있다.
시드층(182)의 구성 물질은 후속 공정에서 형성될 콘택 플러그(도 6d의 185)와 격자 정합 조건을 고려하여 선택될 수 있다. 일부 실시예에서, 시드층(182)은 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다. 시드층(182)의 구성 물질은 콘택 플러그(185)의 금속과 상술된 격자 정합 조건을 만족한다면, 결정성 금속 화합물과 같은 도전 물질을 포함할 수 있다. 예를 들어, 시드층(182)은 텅스텐(W), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 탄질화물(WCN), 또는 텅스텐 질화물(WN)와 같은 도전 물질을 포함할 수 있다.
다음으로, 도 6c를 참조하면, 시드층(182)을 이용하여 상기 제1 콘택 홀(CH1)이 충전되도록 콘택 플러그(185)를 형성할 수 있다.
본 공정에서 콘택 플러그를 위한 금속 물질층(185')은 제1 콘택홀(CH1)을 충전하면서 절연부(160) 상면을 덮도록 형성될 수 있다. 금속 물질층(185')은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 콘택 플러그를 위한 금속 물질층(185')은 시드층(182)의 결정학적 배향에 따라 일정한 배향성을 갖도록 성장되며, 상대적으로 큰 그레인 사이즈를 가질 수 있다. 금속 물질층(185')은 시드층(182)과 격자 정합 조건을 만족하는 결정성 금속으로 선택될 수 있다. 두 물질의 결정 구조는 동일하며, 그 격자 상수의 차이는 1% 미만일 수 있다. 예를 들어, 금속 물질층(185')은 몰리브덴(Mo) 또는 텅스텐(W)을 포함할 수 있다. 일부 실시예에서, 시드층(182)은 텅스텐(W)이며, 금속 물질층(185')은 몰리브덴(Mo)일 수 있다.
본 실시예에서, 상기 제1 콘택 홀(CH1)에는 배리어막 없이 금속 물질층(185')이 제공될 수 있다. 상대적으로 저항이 큰 배리어막을 생략함으로써 콘택 플러그(185)와 금속 실리사이드막(120) 사이의 콘택 저항을 낮출 뿐만 아니라, 제1 콘택 구조물(CS1)의 사이즈를 감소시킬 수 있다. 또한, 본 실시예에서, 제1 콘택 홀(CH1)의 내부 측벽에서는 콘택 플러그를 위한 금속 물질층(185')은 절연부(160)와 직접 접촉할 수 있다.
이어, 도 6d를 참조하면, 연마 공정을 이용하여 절연부(160) 상에 위치한 콘택 플러그 물질(185T)과 시드 물질층(182T)을 제거할 수 있다.
상기 캡핑 절연막(162)의 상면이 노출되도록 화학기계적 연마(CMP) 공정 등과 같은 평탄화 공정을 수행할 수 있다. 금속 물질층(도 6c의 185')의 상기 캡핑 절연막(162) 상에 위치한 부분이 제거되고, 상기 제1 콘택홀(CH1)에 충전된 부분만이 잔류하여 콘택 플러그(185)로 제공될 수 있다. 상기 콘택 플러그(185)는 상기 절연부(160)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 이어, 후속 공정을 통해서 제1 및 제2 층간 절연막들(172,173)과 함께 제1 콘택 구조물(CS1)에 연결된 배선 라인(190)을 형성하여 원하는 BEOL을 형성할 수 있다. 본 실시예에 따른 제1 콘택 구조물(CS1)의 형성공정과 유사하게 상기 제2 콘택 구조물(CS2)을 형성할 수 있다.
본 실시예에 따른 반도체 장치에 채용 가능한 콘택 구조물들은 다양한 형태로 변경될 수 있다. 예를 들어, 시드층의 형성 영역이 증착 공정에 따라 달리할 수 있으며, 콘택 구조물의 스택에서도 시드층 및 콘택 금속의 조합을 다양하게 구현할 수 있다.
도 7 및 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면들도이다. 본 단면도들은 도 3에 도시된 바와 같이, 도 2a의 "A1" 부분을 확대하여 나타낸 것으로 이해할 수 있다.
도 7에 도시된 제1 콘택 구조물(CS1')은 제1 콘택 홀(CH1)의 내부 측벽으로 부분적으로 연장된 시드층(182')을 포함하는 점을 제외하고 도 3에 도시된 제1 콘택 구조물(CS1)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4(특히, 도 3)에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 시드층(182')은 제1 콘택 홀(CH1)의 바닥뿐만 아니라 그 내부 측벽까지 부분적으로 연장된 부분(182E)을 갖는다. 시드층(182')의 연장된 부분(182E)은 결정성 금속 실리사이드막(120)으로부터 성장된 결정성 부분을 포함할 수 있다. 콘택 플러그(185)는 시드층(182')의 표면으로부터 성장되며 시드층(182')의 결정학적 배향성을 따른 결정학적 배향성을 가질 수 있다. 콘택 플러그(185)와 시드층(182')의 계면에서 두 물질의 결정 격자가 정합될 수 있으며, 그 결과 상기 콘택 플러그(185)는 상대적으로 큰 그레인 사이즈를 가질 수 있다.
본 실시예에 채용된 제1 콘택 구조물(CS1')은 미세한 사이즈로 예시되어 있다. 미세한 사이즈의 제1 콘택 구조물(CS1')은 상대적으로 작은 단면적을 가지므로, 콘택 플러그(185)이 다결정성 금속이더라도, 선택된 단면에 따라 도 7에 도시된 바와 같이 그레인 바운더리가 관찰되지 않을 수 있다.
상기 제1 콘택 구조물(CS1')의 사이즈는 바닥 폭(W)과 높이(H)를 정의될 수 있다. 이에 한정되지는 않으나, 제1 콘택 구조물(CS1')의 바닥 폭(W)은 20㎚ 이하, 나아가 15㎚ 이하일 수 있다. 예를 들어, 제1 콘택 구조물(CS1')의 높이(H) 대 바닥 폭(W)의 종횡비는 3:1 이상일 수 있다.
도 8에 도시된 제1 콘택 구조물(CS1")은 제1 콘택 홀(CH1)의 거의 전체 내부 측벽에 연장된 시드층(182")을 포함하며 시드층(182")의 연장된 제2 부분(182b)이 결정성 금속이 아닌 점을 제외하고 도 3에 도시된 제1 콘택 구조물(CS1)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4(특히, 도 3)에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 시드층(182")은 제1 콘택 홀(CH1)의 바닥에 위치한 제1 부분(182a)과 제1 콘택 홀(CH1)의 내부 측벽에 연장된 제2 부분(182b)을 포함한다. 본 실시예에 채용된 시드층(182")의 제2 부분(182b)은 앞선 실시예와 달리, 제1 콘택 홀(CH1)의 거의 전체 내부 측벽을 따라 배치될 수 있다. 상기 제1 부분(182a)은 결정성 금속 실리사이드막(120)으로부터 성장된 결정성 부분(단결정 또는 다결정)을 포함하며, 상기 제2 부분(182b)은 내부 측벽을 제공하는 절연부(160)에 의해 비정질 또는 유사 비정질(amorphous-like)일 수 있다. 콘택 플러그(185)는 시드층(182")의 제1 부분(182a)의 표면으로부터 성장되며 제1 부분(182a)의 결정학적 배향성을 따른 결정학적 배향성을 가질 수 있다. 콘택 플러그(185)와 시드층(182")의 제1 부분(182a)의 계면에서 두 물질의 결정 격자가 정합될 수 있으며, 그 결과 상기 콘택 플러그(185)는 상대적으로 큰 그레인 사이즈를 가지므로, 저저항 콘택 구조를 제공할 수 있다.
도 9은 본 발명의 일 실시예에 따른 반도체 장치에 채용가능한 콘택 구조물의 단면도이다. 본 단면도들은 도 5에 도시된 바와 같이, 도 2b의 "A2" 부분을 확대하여 나타낸 것으로 이해할 수 있다.
도 9에 도시된 제2 콘택 구조물(CS2') 및 금속 비아(VM)의 스택은 제1 시드층(182') 및 제2 시드층(192)의 형성 위치가 상이한 점을 제외하고 도 5에 도시된 제2 콘택 구조물(CS2') 및 금속 비아(VM)의 스택과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1, 도 2a 내지 도 2c, 및 도 5(특히, 도 5)에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 시드층(183)은 제2 콘택 홀(CH2)의 바닥에 위치한 제1 부분(182a')과 제2 콘택 홀(CH2)의 내부 측벽에 연장된 제2 부분(182b')을 포함한다. 본 실시예에 채용된 시드층(183)의 제2 부분(182b')은 앞선 실시예와 달리, 제2 콘택 홀(CH2)의 일부 측벽을 따라 배치되며, 비정질 또는 유사 비정질일 수 있다. 반면에, 상기 제1 부분(182a')은 결정성 금속 실리사이드막(120)으로부터 성장된 결정성 부분(단결정 또는 다결정)을 포함하며, 콘택 플러그(185)는 시드층(183)의 제1 부분(182a')의 표면으로부터 성장되며 제1 부분(182a)의 결정학적 배향성을 따른 결정학적 배향성을 갖는다. 콘택 플러그(185)와 시드층(183)의 제1 부분(182a)의 계면에서 두 물질의 결정 격자가 정합될 수 있다.
본 실시예에 채용된 배선 라인(190')은 콘택 플러그(185)의 상면의 일부 영역에 배치된 배선 라인용 시드층(192')과, 배선 라인용 시드층(192) 상에 배치된 충전 금속(195)을 포함할 수 있다. 배선 라인용 시드층(192')은 결정성 도전 물질을 포함하며, 충전 금속(195)은 배선 라인용 시드층(192')의 표면으로부터 성장되며 시드층(192')의 결정학적 배향성을 따른 결정학적 배향성을 갖는다. 콘택 플러그(195)와 시드층(192')의 계면에서 두 물질의 결정 격자가 정합될 수 있다.
이와 같이, 콘택 플러그(185) 및 충전 금속(195)은 상대적으로 큰 그레인 사이즈를 가게 되므로, 저저항 콘택 및 배선 구조를 각각 제공할 수 있다.
상술된 배선 라인(190)은 다른 형태의 반도체 장치에도 유용하게 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치로서 도 2a 내지 도 2c에 도시된 바와 같이 핀형 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 설명하였으나, 이에 제한되는 것은 아니다. 본 발명의 일부 실시예들에 따른 반도체 장치는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터(즉, MBCFET®(Multi Bridge Channel FET)), 또는 다양한 3차원(3D) 트랜지스터를 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치로서, 나노 시트를 포함하는 트랜지스터(즉, N-ㅡMOSFET)의 단면도들이다.
도 10을 참조하면, 반도체 장치(100A)는 앞선 실시예의 핀형 활성 영역(105)에 대응되는 구조가 나노 시트를 이용한 다중 채널 구조로 구현된 점을 제외하고 도 1 내지 도 5에서 설명된 반도체 장치와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 5에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 10에 도시된 바와 같이, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 제3 방향(도 1의 Z방향)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(도 1의 Z방향)과 교차하는 제2 방향(도 1의 Y방향)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 이와 같이, 본 실시예에 채용된 게이트 전극(145)은 게이트 스페이서들(141) 사이뿐만 아니라, 복수의 채널층들(CH) 사이에도 개재되도록 형성될 수 있다.
상기 반도체 장치(100A)는 상기 게이트 전극(145)의 양측에 위치한 상기 활성 영역(AR)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역(110)은 게이트 전극(145)의 양측에 위치한 핀형 활성 영역(105)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, X 방향)에 따른 양측에 각각 연결될 수 있다. 본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 재성장된 에피택셜 영역을 포함할 수 있다. 본 실시예에 채용된 소스/드레인 영역(110)은 실리콘(Si)으로 형성될 수 있으며, N형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등으로 도핑될 수 있다 본기
본 실시예에 따른 반도체 장치(100A)는 소스/드레인 영역(110)의 각각과 상기 게이트 전극(145) 사이에 배치된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(145)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 제3 방향을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역들(110)의 각각은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(145)으로부터 이격될 수 있다. 상기 게이트 절연막(142)은 상기 게이트 전극(145)과 상기 채널층들(CH)의 각각 사이에 개재되되, 상기 게이트 전극(145)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다.
소스/드레인 영역(110)은 합체된 3개의 재성장된 에피택셜 영역을 포함하며, 콘택 홀에 연결된 소스/드레인 영역(110)의 상면에는 리세스(R)가 형성될 수 있다. 소스/드레인 영역(110)의 리세스(R) 표면에 따라 금속 실리사이드막(120)이 배치된다. 앞선 실시예와 유사하게, 제1 콘택 구조물(CS1)은, 상기 금속 실리사이드막(120) 상에 배치된 시드층(182)과, 상기 시드층(182) 상에 배치된 콘택 플러그(185)를 포함할 수 있다.
본 실시예에 채용된 시드층(182) 및 콘택 플러그(185)는 각각 다결정 금속을 포함할 수 있다. 시드층(182) 및 콘택 플러그(185)는 각각 제1 및 제2 결정성 금속을 포함한다. 상기 제2 결정성 금속의 결정학적인 배향은 시드층(182)인 제1 결정성 금속의 결정학적 배향에 의존하며, 제2 결정성 금속은 거의 상기 제1 결정성 금속 상에 에피택셜 성장과 유사하게 증착될 수 있다. 구체적으로, 상기 시드층(182)과 상기 콘택 플러그(185)의 계면에서 인접한 상기 제2 결정성 금속의 결정 격자는 상기 제1 결정성 금속의 결정 격자와 정합될 수 있다.
일부 실시예에서, 상기 제1 및 제2 결정성 금속은 동일한 결정 구조(예, 체심 입방 구조(BCC))를 가질 수 있다. 또한, 상기 제1 및 제2 결정성 금속의 격자 상수의 차이는 매우 작거나 거의 동일하며, 예를 들어, 상기 제1 및 제2 결정성 금속의 격자 상수(α1,α2)의 차이는 1% 미만일 수 있다. 일부 실시예에서, 시드층(182) 및 콘택 플러그(185) 중 하나는 텅스텐(W)이며, 다른 하나는 몰리브덴(Mo)일 수 있다. 이러한 정합 과정에서, 콘택 플러그(185)의 그레인은 시드층(182)의 그레인 사이즈에 따라 증가된 사이즈를 가질 수 있다. 그레인 사이즈의 증가로 인해 저저항 콘택 플러그(185)를 제공할 수 있다. 도시되지 않았으나, 게이트 전극(145)에 연결된 제2 콘택 구조물도 제1 콘택 구조물(CS1)과 유사하게 저저항 콘택으로 구현될 수 있다.
제1 콘택 구조물(CS1) 상에 배치된 배선 라인(190)은, 배선 라인용 시드층(192)과, 배선 라인용 시드층(192) 상에 배치된 충전 금속(195)을 포함할 수 있다. 앞서 설명된 제1 콘택 구조물(CS1)과 유사하게, 배선 라인용 시드층(192)의 그레인과 인접한 충전 금속(195)의 그레인의 결정 격자는 실질적으로 정합되어 저저항 배선 라인(190)을 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치로서, 나노 시트를 포함하는 트랜지스터(즉, P-MOSFET)의 단면도들이다.
도 11을 참조하면, 반도체 장치(100B)는 도 10에 도시된 실시예와 유사하게 나노 시트를 이용한 다중 채널 구조를 가지면서 도 10에 도시된 실시예와 달리 P-MOSFET으로 구현된다. 앞선 실시예와 유사하게, 본 실시예에 따른 반도체 장치(100B)는 역시 도 1 내지 도 5 및 도 10에서 설명된 반도체 장치와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 5 및 도 10에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 앞선 실시예(도 9)와 유사하게, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 제3 방향(도 1의 Z 방향)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(도 1의 Z방향)과 교차하는 제2 방향(도 1의 Y 방향)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 또한, 상기 게이트 전극(145)은 게이트 스페이서들(141) 사이뿐만 아니라, 복수의 채널층들(CH) 사이에도 개재될 수 있다.
상기 반도체 장치(100B)는 상기 게이트 전극(145)의 양측에 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110')을 포함할 수 있다. 소스/드레인 영역(110')은 게이트 전극(145)의 양측에 위치한 핀형 활성 영역(105)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, X 방향)에 따른 양측에 각각 연결될 수 있다. 상기 소스/드레인 영역(110')은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 본 실시예에 채용된 소스/드레인 영역(110')은 앞선 실시예(도 9)와 달리 실리콘-게르마늄(SiGe)으로 형성될 수 있으며, P형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등으로 도핑될 수 있다.
본 실시에에 따른 반도체 장치(100B)는 앞선 실시예와 달리 내부 스페이서들(IS) 없이 소스/드레인 영역(110')과 게이트 절연막(142)이 직접 접촉할 수 있다.
소스/드레인 영역(110')은 합체된 3개의 재성장 에피택셜 영역(Y 컷 단면이 오각형상일 수 있음)을 포함하며, 금속 실리사이드막(120')이 소스/드레인 영역(110')의 굴곡진 결정면에 따라 형성될 수 있다. 제1 콘택 구조물(CS1')은, 금속 실리사이드막(120') 상에 배치된 시드층(182')과, 상기 시드층(182') 상에 배치된 콘택 플러그(185)를 포함할 수 있다.
본 실시예에 채용된 시드층(182') 및 콘택 플러그(185)는 각각 다결정 금속을 포함할 수 있다. 시드층(182') 및 콘택 플러그(185)는 각각 제1 및 제2 결정성 금속을 포함한다. 상기 제2 결정성 금속의 결정학적인 배향은 시드층(182')인 제1 결정성 금속의 결정학적 배향에 의존하며, 제2 결정성 금속은 거의 상기 제1 결정성 금속 상에 에피택셜 성장과 유사하게 증착될 수 있다. 구체적으로, 상기 시드층(182')과 상기 콘택 플러그(185)의 계면에서 인접한 상기 제2 결정성 금속의 결정 격자는 상기 제1 결정성 금속의 결정 격자와 정합될 수 있다. 이러한 정합 과정에서, 콘택 플러그(185)의 그레인은 시드층(182')의 그레인 사이즈에 따라 증가된 사이즈를 가질 수 있다. 그레인 사이즈의 증가로 인해 저저항 콘택 플러그(185)를 제공할 수 있다. 도시되지 않았으나, 게이트 전극(145)에 연결된 제2 콘택 구조물도 유사한 방식으로 형성될 수 있다.
일부 실시예에서, 상기 제1 콘택 구조물(CS1) 상에 배치된 배선 라인(190)은, 배선 라인용 시드층(192)과, 배선 라인용 시드층(192) 상에 배치된 충전 금속(195)을 포함할 수 있다. 앞서 설명된 제1 콘택 구조물(CS1)과 유사하게, 배선 라인용 시드층(192)의 그레인과 인접한 충전 금속(195)의 그레인의 결정 격자는 실질적으로 정합되어 저저항 배선 라인(190)을 구현할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 12에 도시된 반도체 장치(200)는, 콘택 영역을 갖는 기판(211)과, 상기 기판(211) 상에 배치되며 콘택 영역(CA)에 연결된 제1 콘택 홀(VH1)을 갖는 제1 층간 절연층(212)과, 상기 제1 콘택 홀(VH1) 내에서 상기 콘택 영역(CA) 상에 배치된 콘택 구조물(230)을 포함할 수 있다.
상기 콘택 구조물(230)은 상기 제1 결정성 금속을 포함하는 제1 시드층(232)과, 상기 제1 시드층(232) 상에 배치되어 상기 제1 콘택 홀(VH)에 충전하며, 제2 결정성 금속을 포함하는 제1 콘택 금속(235)을 포함할 수 있다. 상기 제1 및 제2 결정성 금속의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합될 수 있다. 본 실시예에서, 상기 콘택 영역(CA)은 도전성 라인(220)의 일부 영역으로 제공된 형태로 예시되어 있으나, 앞선 실시예와 같이, 소스/드레인 영역과 같은 활성 영역 또는 금속 실리사이드막일 수 있다.
본 실시예에 따른 반도체 장치(200)는 상기 제1 층간 절연층(212) 상에 배치된 식각 정지막(215)과, 상기 식각 정지막(215) 상에 배치되며 상기 콘택 구조물(230)에 연결된 제2 콘택 홀(VH2)을 갖는 제2 층간 절연층(213)과, 상기 제2 층간 절연층(213)에 배치되며 상기 제2 콘택 홀(VH2)을 통해 상기 콘택 구조물(230)에 연결된 금속 비아(VM)를 갖는 배선 라인(250)을 포함한다.
상기 배선 라인(250)은 상기 제3 결정성 금속을 포함하는 제2 시드층(252)과, 상기 제2 시드층(252) 상에 배치되어 상기 제2 콘택 홀(VH)에 충전하며, 제4 결정성 금속을 포함하는 제2 콘택 금속(252)을 포함할 수 있다. 상기 제3 및 제4 결정성 금속의 계면에서 상기 제4 결정성 금속의 격자는 상기 제3 결정성 금속의 격자와 정합될 수 있다.
이와 같이, 정합 조건을 만족하기 위해서, 상기 제1 및 제2 결정성 금속은 동일한 결정 구조를 가지며, 상기 제1 및 제2 결정성 금속의 격자 상수의 차이는 1% 미만일 수 있다. 상기 제2 및 제4 결정성 금속은 상기 제1 및 제3 결정 금속에 의해 비교적 큰 그레인 사이즈(예, 7㎚ 이상의 크기)를 가질 수 있으며, 이로써, 콘택 구조물(230) 및 배선 라인(250)의 전기적 저항을 낮출 수 있다.
일부 실시예에서, 상기 제1 결정성 금속은 상기 제3 결정성 금속과 동일하며, 상기 제2 결정성 금속은 상기 제4 결정성 금속과 동일할 수 있다. 예를 들어, 상기 제1 및 제3 결정성 금속은 텅스텐(W)이며, 상기 제2 및 제4 결정성 금속 중 다른 하나는 몰리브덴(Mo)일 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 100A, 200: 반도체 장치 101: 기판
105: 핀형 활성 영역 110: 소스/드레인 영역
120: 금속 실리사이드막 141: 게이트 스페이서
142: 게이트 절연막 145: 게이트 전극
147: 게이트 캡핑층 GS: 게이트 구조물
160: 절연부 161: 게이트간 절연막
162: 캡핑 절연막 171: 식각 정지막
172: 제1 층간 절연막 173: 제2 층간 절연막
182: 시드층 185: 콘택 플러그
CS1: 제1 콘택 구조물 CS2: 제2 콘택 구조물
190: 배선 라인 192: 시드층
195: 충전 금속 VM: 금속 비아
ML: 금속 라인

Claims (20)

  1. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역;
    상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역;
    상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및
    상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며,
    상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은,
    상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며 제1 결정성 금속을 포함하는 시드층과, 상기 시드층 상에 배치되며 상기 제1 결정성 금속과 다른 제2 결정성 금속을 포함하는 콘택 플러그를 포함하고,
    상기 시드층과 상기 콘택 플러그의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 결정성 금속은 동일한 결정 구조를 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 결정성 금속의 격자 상수의 차이는 1% 미만인 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 결정성 금속 중 하나는 텅스텐(W)이며, 상기 제1 및 제2 결정성 금속 중 다른 하나는 몰리브덴(Mo)인 반도체 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 콘택 구조물의 바닥 폭은 20㎚ 이하인 반도체 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 콘택 구조물의 높이 대 폭의 종횡비는 5:1 이하인 반도체 장치.
  7. 제5항에 있어서,
    상기 시드층은 5㎚ 이하의 두께를 갖는 반도체 장치.
  8. 제1항에 있어서,
    상기 시드층은 상기 적어도 하나의 콘택 구조물의 바닥에 배치되는 반도체 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 콘택 구조물의 측벽에는 상기 콘택 플러그는 상기 절연부와 직접 접촉하는 반도체 장치.
  10. 제8항에 있어서,
    상기 시드층은 상기 적어도 하나의 콘택 구조물의 측벽으로 연장된 부분을 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 시드층의 상기 바닥에 위치한 부분은 단결정 또는 다결정 부분을 포함하며, 상기 시드층의 상기 연장된 부분은 비정질 부분을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 적어도 하나의 콘택 구조물은 상기 제1 콘택 구조물을 포함하며,
    상기 소스/드레인 영역 상에 배치된 금속 실리사이드막을 더 포함하고, 상기 시드층은 상기 금속 실리사이드막 상에 배치되는 반도체 장치.
  13. 제1항에 있어서,
    상기 적어도 하나의 콘택 구조물은 상기 제2 콘택 구조물을 포함하며,
    상기 게이트 구조물은 게이트 전극을 포함하며, 상기 시드층은 상기 게이트 전극 상에 배치되는 반도체 장치.
  14. 제1항에 있어서,
    상기 절연부 상에 배치된 층간 절연층과 상기 층간 절연층 상에 배치되며 상기 층간 절연층을 관통하는 금속 비아를 갖는 금속 라인을 더 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 금속 라인은 상기 금속 비아와 상기 적어도 하나의 콘택 구조물 상에 배치되며 제3 결정성 금속을 포함하는 추가적인 시드층과, 상기 추가적인 시드층 상에 배치되며 상기 제3 결정성 금속과 다른 제4 결정성 금속을 포함하는 충전 금속을 포함하고,
    상기 추가적인 시드층과 상기 충전 금속의 계면에서 상기 제4 결정성 금속의 격자는 상기 제3 결정성 금속의 격자와 정합되는 반도체 장치.
  16. 콘택 영역을 갖는 기판;
    상기 기판 상에 배치되며, 상기 콘택 영역에 연결된 제1 콘택 홀을 갖는 제1 절연층;
    상기 제1 콘택 홀 내에서 상기 콘택 영역 상에 배치되며, 제1 결정성 금속을 포함하는 제1 시드층; 및
    상기 제1 시드층 상에 배치되어 상기 제1 콘택 홀에 충전하며, 제2 결정성 금속을 포함하는 제1 콘택 금속;을 포함하고,
    상기 제1 및 제2 결정성 금속의 계면에서 상기 제2 결정성 금속의 격자는 상기 제1 결정성 금속의 격자와 정합되는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 절연층 상에 배치되며, 상기 제1 콘택 금속에 연결된 제2 콘택 홀을 갖는 제2 절연층;
    상기 제2 콘택 홀 내에서 상기 제1 콘택 금속 상에 배치되며, 제3 결정성 금속을 포함하는 제2 시드층; 및
    상기 제2 시드층 상에 배치되어 상기 제2 콘택 홀에 충전하며, 제4 결정성 금속을 포함하는 제2 콘택 금속;을 포함하고,
    상기 제3 및 제4 결정성 금속의 계면에서 상기 제4 결정성 금속의 격자는 상기 제3 결정성 금속의 격자와 정합되는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 결정성 금속은 상기 제3 결정성 금속과 동일하며, 상기 제2 결정성 금속은 상기 제4 결정성 금속과 동일한 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 및 제3 결정성 금속은 텅스텐(W)이며, 상기 제2 및 제4 결정성 금속 중 다른 하나는 몰리브덴(Mo)인 반도체 장치.
  20. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역;
    상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 및
    상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며,
    상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은,
    상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치된 시드층과, 상기 시드층 상에 배치된 콘택 플러그를 포함하고,
    상기 시드층은 제1 결정성 도전 물질을 포함하며, 상기 콘택 플러그는 제2 결정성 도전 물질을 포함하고, 상기 제1 결정성 도전 물질은 상기 제2 결정성 도전 물질과 동일한 결정 구조를 가지며, 상기 제1 및 제2 결정성 도전 물질들의 격자 상수의 차이는 1% 미만인 반도체 장치.
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