KR20210003128A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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KR20210003128A
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순페이 야마자키
신야 사사가와
에리카 타카하시
카츠아키 토치바야시
료 아라사와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

특성의 변동, 소자의 열화, 형상 이상을 억제하는 반도체 장치를 제공한다. 복수의 소자를 갖는 제 1 영역과, 복수의 더미 소자를 갖는 제 2 영역을 갖고, 제 2 영역은 제 1 영역의 외주부에 제공되고, 소자 및 더미 소자는 산화물 반도체를 갖는다. 또한 소자와 더미 소자는 같은 구조를 갖고, 소자가 갖는 구조체는 더미 소자가 갖는 구조체와 같은 재료로 이루어지고, 같은 층에 배치된다. 또한 산화물 반도체는 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn임)과, Zn을 갖는다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 재료 및 반도체 장치에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는, 예를 들어 산화 인듐, 산화 아연 등의 단성분계 금속의 산화물뿐만 아니라, 다성분계 금속의 산화물도 알려져 있다. 다성분계 금속의 산화물 중에서도, 특히 In-Ga-Zn 산화물(이후, IGZO라고도 함)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에는, CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이어도 미소한 결정을 갖는다는 것이 비특허문헌 4 및 비특허문헌 5에 개시되어 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 오프 전류가 매우 낮고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
본 발명의 일 형태는 반도체 장치가 갖는 복수의 소자에서 전기 특성이나 형상의 편차를 억제하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 반도체 장치에서, 특성의 변동, 소자의 열화를 억제하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 장기간에 걸친 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치에서, 트랜지스터의 전기 특성 및 신뢰성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 복수의 소자를 갖는 제 1 영역과, 복수의 더미 소자를 갖는 제 2 영역을 갖고, 제 2 영역은 제 1 영역의 외주부에 제공되고, 소자 및 더미 소자는 산화물 반도체를 갖는 반도체 장치이다.
본 발명의 일 형태는 복수의 소자를 갖는 제 1 영역과, 복수의 더미 소자를 갖는 제 2 영역과, 복수의 소자 및 더미 소자를 갖는 제 3 영역을 갖고, 제 2 영역은 제 1 영역의 외주부 및 제 3 영역의 외주부에 제공되고, 소자 및 더미 소자는 산화물 반도체를 갖는 반도체 장치이다.
상기에서, 소자와 더미 소자는 같은 구조를 갖고, 소자가 갖는 구조체는 더미 소자가 갖는 구조체와 같은 재료로 이루어지고, 같은 층에 배치된다.
상기 반도체 장치는 제 2 영역이 단부에 배치된 칩이다.
본 발명의 일 형태는 복수의 제 1 소자를 갖는 제 1 영역과, 복수의 제 2 소자를 갖는 제 2 영역과, 제 1 영역과 제 2 영역 사이에 복수의 더미 소자를 갖는 제 3 영역을 갖고, 제 1 소자, 제 2 소자, 및 더미 소자는 산화물 반도체를 갖고, 제 1 소자, 제 2 소자, 및 더미 소자를 동일 공정으로 제공한 후, 제 3 영역을 따라 기판을 절단함으로써, 제 1 영역을 갖는 제 1 칩과, 제 2 영역을 갖는 제 2 칩을 형성한다.
상기에서, 산화물 반도체는 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn임)과, Zn을 갖는다.
본 발명의 일 형태에 의하여, 반도체 장치가 갖는 복수의 소자에서, 전기 특성이나 형상의 편차가 억제된 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치에서, 트랜지스터의 전기 특성 및 신뢰성이 안정된 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 장기간에 걸친 데이터 유지가 가능한 반도체 장치를 제공할 수 있다.
발명의 일 형태에 의하여, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 생산성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 설계 자유도가 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여, 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는, 이들 효과 모두를 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 상면도.
도 6은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 트랜지스터의 구성예를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도.
도 12는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 모식도.
도 14는 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 15는 표시 장치의 일례 및 화소의 회로 구성예를 설명하는 도면.
도 16은 화소의 회로 구성예를 설명하는 도면.
도 17은 구동 회로의 구성예를 설명하는 도면.
도 18은 표시 장치의 일례를 설명하는 도면.
도 19는 표시 장치의 일례를 설명하는 도면.
도 20은 표시 모듈의 일례를 설명하는 도면.
도 21은 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 23은 실시예에 따른 반도체 장치의 단면을 설명하는 단면.
도 24는 실시예에 따른 반도체 장치의 채널부에서의 에칭량을 설명하는 도면.
실시형태에 대하여 도면을 참조하면서 아래에서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 또한 도면에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략한다. 또한 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되는 것이다. 또한 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역을 갖고, 드레인과, 채널이 형성되는 영역과, 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한 본 명세서 등에서 채널이 형성되는 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 외 각종 기능을 갖는 소자 등이 포함된다.
또한 본 명세서 등에서 질화산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은, 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Bakscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서에서 배리어막이란, 수소 등의 불순물 또는 산소의 투과를 억제하는 기능을 갖는 막이고, 상기 배리어막이 도전성을 갖는 경우에는, 도전성 배리어막이라고 부르는 경우가 있다.
또한 본 명세서 등에서 트랜지스터의 노멀리 온 특성이란, 전원에 의한 전위의 인가가 없을 때(0V) 온 상태인 것을 말한다. 예를 들어, 트랜지스터의 노멀리 온 특성이란, 트랜지스터의 게이트에 공급되는 전압(Vg)이 0V일 때 드레인과 소스 사이에 전류(Id)가 흐르는 전기 특성을 가리키는 경우가 있다.
본 명세서 등에서 산화물 반도체는 금속 산화물(metal oxide)의 한 종류이다. 금속 산화물이란 금속 원소를 포함하는 산화물을 말한다. 금속 산화물은 조성이나 형성 방법에 따라 절연성, 반도체성, 도전성을 나타내는 경우가 있다. 반도체성을 나타내는 금속 산화물을 금속 산화물 반도체 또는 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함)라고 부른다. 또한 절연성을 나타내는 금속 산화물을 금속 산화물 절연체 또는 산화물 절연체라고 부른다. 또한 도전성을 나타내는 금속 산화물을 금속 산화물 도전체 또는 산화물 도전체라고 부른다. 즉, 트랜지스터의 채널 형성 영역 등에 사용하는 금속 산화물을 산화물 반도체라고 바꿔 말할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 산화물 반도체를 사용한 소자를 갖는 반도체 장치에 대하여 도 1 내지 도 5를 사용하여 설명한다.
상기 산화물 반도체를 사용한 소자로서, 스위칭 소자(트랜지스터 등), 용량 소자, 인덕턴스 소자, 기억 소자, 표시 소자(발광 소자 등) 등이 있다.
또한 산화물 반도체로서는 인듐을 포함하는 금속 산화물을 사용하는 것이 좋다. 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류임) 등의 금속 산화물을 사용할 수 있다. 또한 산화물 반도체로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
예를 들어 채널이 형성되는 영역에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다.
또한 산화물 반도체를 사용함으로써 다양한 소자를 적층하여 입체적으로 집적화할 수 있다. 즉 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있으므로, 회로를 기판 평면으로 제공할 뿐만 아니라 회로를 수직 방향으로도 제공한 입체 집적 회로(3차원 집적 회로)로 할 수 있다.
한편, 반도체 장치가 고집적화됨에 따라, 마스크 전체에 대한 개구부의 면적(에칭되는 면적)의 비율, 마스크 개구부의 부분적인 패턴 밀도 등에 의존하여, 에칭 속도 및 에칭 형상이 변화되는 부하 효과가 생기는 경우가 있다.
또한 본 명세서에서 패턴 밀도란 임의의 영역에 형성된 구조체의 면적률을 가리킨다. 예를 들어 임의의 영역 전체에 도전막을 성막한 경우, 패턴 밀도는 100%가 된다. 한편, 상기 도전막의 일부를 제거함으로써 복수의 도전체를 형성한 경우, 상기 도전체의 패턴 밀도는 잔존한 도전체의 면적을 임의의 영역의 면적으로 나누어 구할 수 있다.
도 2 및 도 3을 사용하여 구체적으로 설명한다. 도 2의 (A)는 반도체 장치의 상면도이다. 또한 도 2의 (B)는 도 2의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이다. 또한 도 2 및 도 3에서는 명료화를 위하여 일부의 요소를 생략하였다.
도 2에 나타낸 바와 같이, 기판(10) 위에는, 층간막으로서 기능하는 구조체(28) 및 복수의 소자(22)를 갖는, 패턴 밀도가 높은 영역(12)과, 층간막으로서 기능하는 구조체(28)만을 가지고 소자가 형성되지 않은, 패턴 밀도가 낮은 영역(13)을 갖는다.
또한 도면의 소자(22)는 산화물 반도체를 갖는 소자를 간략화하여 나타낸 것이다. 또한 복수의 소자(22) 근방에는 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함한 산화물을 포함하는 구조체(28)가 배치되어 있다.
도 3의 (A), (B), 및 (C)는 기판(10) 위에 소자(22)를 구성하는 구조체, 또는 층간막이 되는 막(23) 및 막(27)을 성막하고, 마스크(29)를 사용하여 막(27)을 드라이 에칭법으로 가공하여 막(23)을 노출시키는 공정을 모식적으로 나타낸 것이다. 도 3의 (D)는 소자(22)를 구성하는 구조체가 되는 막(26A)을 성막하는 공정을 모식적으로 나타낸 것이다. 또한 도 3의 (E)는 막(26A)을 가공하여 막(27) 및 막(23)이 갖는 개구부에 구조체(26)를 형성한 상태를 모식적으로 나타낸 것이다.
에칭하기 직전에는 기판(10) 상방에 에칭에 기여하는 라디칼(도면에서 백색 점으로 나타냄)이 균일하게 확산되어 있다. 여기서, 에칭 처리가 시작되면, 도 3의 (A)에 나타낸 바와 같이, 에칭되는 면적이 큰 영역(12)에서는 라디칼의 소비량이 많고, 에칭되는 면적이 작은 영역(13)에서는 라디칼의 소비량이 적다. 즉 영역(12) 상방은 영역(13) 상방보다 라디칼의 양이 적어지기 때문에 영역(12)의 중앙 부근의 영역의 에칭 속도는 느려진다. 한편, 영역(12)에서 영역(13)과 근접한 영역에서는 영역(13) 상방으로부터의 라디칼을 소비하기 때문에 에칭 속도는 빨라진다.
또한 도 3의 (B)에 나타낸 바와 같이, 에칭 처리가 진행됨에 따라 막(27)으로부터 생성물(도면에서는 흑색 점으로 나타냄)이 방출되기 때문에 영역(12) 상방의 라디칼의 양은 더 적어진다. 한편, 영역(13) 상방에서는 막(27)으로부터의 생성물이 생기지 않으므로 라디칼의 양의 변동은 적다. 따라서 영역(12)의 중앙 부근의 영역의 에칭 속도는 더 느려질 가능성이 높다. 한편, 영역(12)에서 영역(13)과 근접한 영역에서는 영역(13) 상방의 라디칼을 소비하기 때문에 에칭 속도는 더 빨라진다.
따라서 도 3의 (C)에 나타낸 바와 같이, 영역(12)의 중앙 부근의 영역에서 막(27)을 가공하여 막(23)을 노출시킬 때, 영역(12)에서 영역(13)과 근접한 영역에서는 막(27) 하방에 위치하는 막(23)의 일부가 의도하지 않은 범위까지 제거되는(이후, 에칭량 또는 막 감소량이라고도 함) 경우가 있다.
또한 도 3의 (D)에 나타낸 바와 같이, 소자(22)를 구성하는 구조체가 되는 막(26A)을 성막한다. 그 후, 도 3의 (E)에 나타낸 바와 같이, 구조체(26)를 형성할 때 영역(12)에서 영역(13)과 근접한 영역이 과잉으로 에칭된 경우에는, 구조체(26)의 형상 이상이 생긴다. 즉 구조체(26)의 형상 이상에 기인하여 복수의 소자(22)에서 특성 편차가 생길 가능성이 높아진다.
또한 막(23)을 소자(22)의 구조체로서 사용하는 경우, 영역(12)에서 영역(13)과 근접한 영역이 과잉으로 막 감소됨으로 인하여 소자(22)의 특성 불량이 생기는 경우가 있다. 즉 영역(12)에서 영역(13)과 근접한 영역은 영역(12)의 중앙 부근의 영역보다 먼저 막(23)이 노출된다. 따라서 영역(12)에서 영역(13)과 근접한 영역에서는, 영역(12)의 중앙 부근의 영역보다 막(23)이 플라스마에 노출되는 시간이 길어, 막(23)에 대미지가 축적된다. 즉 영역(12)에서 영역(13)과 근접한 영역에 형성되는 소자(22)는 영역(12)의 중앙 부근의 영역에 형성되는 소자(22)보다 특성이 떨어질 가능성이 높다.
또한 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물(대표적으로는 수소, 물 등) 및 산소 결손으로 인하여 그 전기 특성이 변동되어 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 또한 산화물 반도체 내에 적당량을 넘은 과잉 산소를 갖는 상태에서 상기 트랜지스터를 구동한 경우, 과잉 산소 원자의 가수가 변화되어 상기 트랜지스터의 전기 특성이 변동됨으로써 신뢰성이 떨어지는 경우가 있다.
따라서 트랜지스터에 사용하는 산화물 반도체는 불순물, 산소 결손, 및 화학량론적 조성을 만족하는 산소보다 많은 산소(이후, 과잉 산소라고도 함)가 없는, 고순도 진성의 산화물 반도체를 사용하는 것이 바람직하다.
그러나 산화물 반도체를 사용한 트랜지스터에서, 트랜지스터를 구성하는 도전체, 또는 트랜지스터와 접속되는 플러그나 배선에 사용되는 도전체에 의하여, 산화물 반도체 내의 산소가 흡수되어, 산화물 반도체 내에 산소 결손이 생기는 경우가 있다. 예를 들어 트랜지스터 제작 시에 가열 처리를 수행하는 경우, 상기 가열 처리에 의하여, 산화물 반도체 내의 산소가 트랜지스터를 구성하는 도전체에 의하여 흡수될 수 있다.
또한 트랜지스터 제작 시의 프로세스 대미지로 인하여 산화물 반도체 내에 산소 결손이 생기는 경우가 있다. 또한 트랜지스터 제작 시의 가열 공정 등으로 인하여, 트랜지스터를 구성하는 도전체, 또는 트랜지스터와 접속되는 플러그나 배선에 사용되는 도전체에 의하여, 산화물 반도체 내의 산소가 흡수되어, 산화물 반도체 내에 산소 결손이 생기는 경우가 있다.
따라서 상기 트랜지스터의 산화물 반도체 근방에 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함한 산화물을 포함하는 구조체를 제공하는 것이 바람직하다. 예를 들어 상기 산화물에는, 산소가 화학량론적 조성보다 과잉으로 존재하는 영역(이후, 과잉 산소 영역이라고도 함)이 형성되어 있는 것이 바람직하다. 구체적으로는 상기 트랜지스터의 주위에 위치하는 층간막 등에 과잉 산소 영역을 제공하는 것이 좋다.
상기 구성에 의하여, 산화물 반도체에 생긴 산소 결손에 상기 과잉 산소 영역을 갖는 구조체의 과잉 산소가 확산됨으로써 상기 산소 결손을 보상할 수 있다. 한편, 상기 과잉 산소 영역을 갖는 구조체의 과잉 산소가 적당량을 넘어 확산된 경우, 과잉으로 공급된 산소는 산화물 반도체의 구조를 변화시키는 경우가 있다.
그래서, 본 발명의 일 형태에서는, 밀도가 낮은 회로 영역과 밀도가 높은 회로 영역 사이에 더미 소자(이후, 희생 소자라고도 함)를 제공함으로써, 밀도가 높은 회로 영역에 형성되는 복수의 소자 간의 특성 편차를 억제할 수 있다.
상기 더미 소자는 회로 기능을 갖는 소자와 같은 공정으로 제작된다. 따라서 더미 소자는 회로 기능을 갖는 소자와 같은 층에 제공된다. 더미 소자를 구성하는 구조체 중 적어도 하나는 회로 기능을 갖는 소자를 구성하는 구조체와 재질이 같은 구조체이다. 또한 더미 소자는 회로 기능을 갖는 소자와 같은 구조를 갖는 것이 바람직하다.
도 1을 사용하여 구체적으로 설명한다. 도 1의 (A)는 반도체 장치의 상면도이다. 또한 도 1의 (B)는 도 1의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이다. 또한 도 1에서는 명료화를 위하여 일부의 요소를 생략하였다.
도 1에 나타낸 바와 같이, 기판(10) 위에는, 층간막으로서 기능하는 구조체(28) 및 복수의 소자(22)를 갖는, 패턴 밀도가 높은 영역(12)과, 층간막으로서 기능하는 구조체(28)만을 가지고 소자가 형성되지 않은 영역(13)과, 층간막으로서 기능하는 구조체(28) 및 복수의 더미 소자(21)를 갖는, 상기 영역과 영역(12) 사이의 영역(11)을 갖는다.
또한 명료화를 위하여, 더미 소자(21)를 나타내는 복수의 구조체를 해칭하였지만, 더미 소자(21)는 소자(22)와 같은 구조를 갖는 것이 바람직하다. 또한 복수의 소자(22) 및 더미 소자(21) 근방에는 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함한 산화물을 포함하는 구조체(28)가 배치되어 있다.
영역(12)의 외주에, 더미 소자(21)를 갖는 영역(11)을 제공함으로써, 영역(12)에 형성된 복수의 소자(22)의 형상 불량 및 특성 편차를 저감할 수 있다.
즉 가공 속도가 빠른 영역(11)에 배치된 소자를 더미 소자(21)로 하고, 영역(12)에 배치된 소자(22)를 기준으로 하여 프로세스를 설계함으로써, 반도체 장치로서 구동하는 소자(22)의 형상 및 특성 편차를 억제할 수 있다.
또한 예를 들어, 도 2에 나타낸, 영역(11)을 갖지 않는 구조체(28)가 전체에 걸쳐 과잉 산소 영역을 갖는 경우, 영역(12)의 중앙 부근의 영역에 배치된 소자(22)와, 영역(12)에서 영역(13)과 근접한 영역에 배치된 소자(22)에서는, 확산되는 산소량이 다를 가능성이 높다.
예를 들어 영역(12)의 중앙 부근의 영역에 배치된 소자(22)의 특성을 기준으로 하여 설계한 경우, 과잉 산소의 확산을 촉진하는 가열 처리를 포함하는 공정에서, 영역(13)이 갖는 과잉 산소가 영역(12)에서 영역(13)과 근접한 영역으로 확산되기 때문에, 영역(12)에서 영역(13)과 근접한 영역에 배치된 소자(22)에서는 보상되는 산소가 지나치게 많아질 가능성이 있다.
즉 영역(12)에서 영역(13)과 근접한 영역에 배치된 소자(22)에 대하여, 과잉 산소가 적당량을 넘어 확산될 가능성이 높아진다.
여기서, 도 1에 나타낸 바와 같이, 복수의 소자(22)를 갖는, 패턴 밀도가 높은 영역(12)의 외주부에 복수의 더미 소자(21)를 갖는 영역(11)을 가짐으로써, 영역(12)에 배치된 복수의 소자(22)의 특성 편차를 억제할 수 있다.
즉, 영역(12), 영역(11), 및 소자 밀도가 낮은 영역에 걸쳐, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함한 산화물을 포함하는 구조체(28)를 배치한 경우, 영역(12)과 소자 밀도가 낮은 영역 사이에 영역(11)을 배치함으로써, 소자 밀도가 낮은 영역에 배치된 구조체(28)로부터 확산되는 과잉 산소는 더미 소자(21)에 의하여 흡수되기 때문에 과잉 산소가 영역(12)으로 확산되는 것을 억제할 수 있다.
또한 더미 소자(21)를 갖는 영역(11)을 영역(12)의 외주에 배치함으로써, 반도체 장치를 제작한 후에도, 반도체 장치의 외부로부터 확산되는 불순물(대표적으로는 수소, 물 등)이 더미 소자(21)가 갖는 구조체에 의하여 흡수되는 경우가 있다. 즉 더미 소자(21)가 불순물을 포획함으로써 불순물이 소자(22)로 확산되는 것을 억제할 수 있다. 따라서 소자(22)의 신뢰성을 향상시킬 수 있다.
이에 의하여, 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한 트랜지스터의 형상 이상 및 정전 파괴를 억제할 수 있다. 따라서 수율이 향상되어 반도체 장치의 생산성을 높일 수 있다.
<반도체 장치의 구성예 2>
아래에서는, 본 발명의 일 형태인 산화물 반도체를 사용한 소자를 갖는 반도체 장치의 다른 일례에 대하여 도 4를 사용하여 설명한다.
또한 도 4에 나타낸 반도체 장치에서, 앞의 구성예에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 붙였다.
구체적으로는, 도 4의 (A)는 다이싱 처리가 수행되기 전의 기판(15) 위에 형성된 반도체 장치의 상면도를 나타낸 것이다. 도 4의 (B)는 도 4의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이다.
기판(15)으로서는, 예를 들어 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(15) 위에는 회로 영역(16)이 복수로 제공되어 있다. 또한 기판(15) 위에는 2점 쇄선으로 나타낸 분리 영역(18)이 복수로 제공되어 있다. 회로 영역(16)은 소자(22)의 패턴 밀도가 고밀도인 영역(12)과, 더미 소자(21)가 형성된 영역(11)을 포함한다.
회로 영역(16)의 영역(12)과 다른 회로 영역(16)의 영역(12)은 사이에 분리 영역(18)을 개재(介在)하여 배치된다. 또한 분리 영역(18)과 중첩된 위치에는 분리선(다이싱 라인이라고도 함)이 설정된다. 분리선을 따라 기판(15)을 절단함으로써 영역(12)을 포함하는 칩을 기판(15)으로부터 잘라낼 수 있다.
여기서 분리 영역(18)은 더미 소자(21)를 갖는 영역(11)을 포함하는 것이 바람직하다. 영역(11)이 분리 영역을 겸함으로써 영역(12)을 크게 설계할 수 있으므로 고집적화가 가능하게 된다.
또한 분리 영역(18)에 영역(11)을 포함함으로써 더미 소자(21)가 갖는 도전층, 반도체층이 다이싱 공정 시에 발생할 수 있는 ESD를 완화하여 다이싱 공정에 기인하는 수율의 저하를 방지할 수 있다.
또한 일반적으로 다이싱 공정은 기판의 냉각, 절삭 지스러기의 제거, 대전 방지 등을 목적으로 하여, 순수(純水)보다 비저항이 낮은 탄산수를 절삭부에 공급하면서 수행한다. 분리 영역(18)에 도전층, 반도체층 등을 제공함으로써, 상기 순수의 사용량을 삭감할 수 있다. 따라서, 반도체 장치의 생산 비용을 저감할 수 있다. 또한 반도체 장치의 생산성을 높일 수 있다.
또한 분리 영역(18)으로부터 혼입된 물 등의 불순물은 더미 소자(21)에 의하여 포획되기 때문에 신뢰성의 저하를 억제할 수 있다.
<반도체 장치의 구성예 3>
아래에서는, 본 발명의 일 형태인 산화물 반도체를 사용한 소자를 갖는 반도체 장치의 다른 일례에 대하여 도 5를 사용하여 설명한다. 또한 도 5의 (A) 및 (B)는 기판(10) 위에 형성된 반도체 장치의 상면도를 나타낸 것이다.
또한 도 5에 나타낸 반도체 장치에서, 앞의 구성예에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 붙였다.
반도체 장치에서 상이한 기능을 갖는 복수의 회로를 동일 기판 위에 배치하는 경우가 있다. 여기서, 회로를 구성하기 위하여 필요한 소자 또는 배선의 밀도는 요구되는 회로 구성에 따라 상이하다. 구체적으로는, 도 5의 (B)에 나타낸 바와 같이, 메모리 셀이나 화소 영역 등으로 대표되는, 규칙성 있게 배열되고 고집적화한 회로 영역(도면의 영역(12)에 상당함)과, 구동 회로나 보정 회로 등 필요에 따라 레이아웃이 결정되는 회로 영역(도면의 영역(14)에 상당함)에서는, 소자 및 배선의 배치(이후, 회로 영역에서의 레이아웃이라고도 함)에 소밀이 생긴다. 또한 회로 영역의 외주인 영역(13)에는 소자가 형성되지 않기 때문에 영역(12)과의 패턴 밀도의 차이가 크다.
그래서 도 5의 (A)에 나타낸 바와 같이, 성긴 영역(14)에도, 소자의 밀도가 영역(12)과 같게 되도록 더미 소자(21)를 제공함으로써, 회로 영역에서의 레이아웃의 패턴 밀도의 차이를 작게 한다. 또한 본 명세서에서, 어떤 값과 다른 값이 같다고 기재되는 경우, 엄밀하게 일치하는 것은 아니다. 기술적 상식의 범위 내에서 같은 정도의 값, 동등의 값, 또는 근사한 값으로 한다.
즉, 회로 영역에서의 레이아웃의 패턴 밀도의 차이를 가공 이상이나 정전 파괴가 생기기 어려울 정도로 작게 하거나, 또는 회로 영역에서의 패턴 밀도를 같게 함으로써, 소자 간의 특성 편차 및 형상 이상을 억제할 수 있다.
또는 회로 영역에서의 레이아웃의 패턴 밀도의 차이를 각 영역에 배치된 소자 1개당에 대한 과잉 산소의 확산량의 차이가 생기기 어려울 정도로 작게 하거나, 또는 회로 영역에서의 패턴 밀도를 같게 한다. 이 구성에 의하여, 복수의 영역은 각각이 갖는 소자로 확산되는 과잉 산소의 양을 제어할 수 있다.
예를 들어, 어떤 구조체에서 기판 전체에서의 평균 패턴 밀도가 40%일 때, 기판의 어느 영역에서는 패턴 밀도가 70%이고, 다른 영역에서는 패턴 밀도가 10%인 경우가 있다. 따라서, 패턴 밀도가 10%인 영역은 성긴 영역이므로 패턴 밀도가 거의 70%가 되도록 더미 소자(21)를 형성하는 것이 좋다. 즉 더미 소자(21)를 배치하지 않는 경우의 기판 전체의 평균 패턴 밀도를 dave%로, dave%보다 빽빽한 영역의 패턴 밀도를 dhigh%로, dave%보다 성긴 영역의 패턴 밀도를 dlow%로 한다. 패턴 밀도가 dlow%의 영역에 더미 소자(21)를 제공함으로써 dave% 이상, 바람직하게는 dhigh%로 하는 것이 좋다.
또한 본 구조에 의하여, 구조체(28)가 전체에 걸쳐 과잉 산소 영역을 갖는 경우, 영역(12)에 배치되는 소자(22)와, 영역(14)에 배치되는 복수의 소자(22)에서, 하나의 소자(22)로 확산되는 산소량이 같게 된다. 따라서, 영역(12) 및 영역(14)에, 소자 특성의 편차가 억제되고 신뢰성이 양호한 소자(22)를 제공할 수 있다.
또한 더미 소자(21)를 배치함으로써, 트랜지스터를 제작하는 공정에서 열이 가해지는 처리군의 각 열 조건(또한 상기 처리군에 의한 열 조건의 이력을 열이력이라고도 함) 때문에 산화물 반도체 내의 불순물(대표적으로는 수소, 물 등)이 더미 소자(21)가 갖는 도전체에 의하여 흡수되는 경우가 있다. 즉 더미 소자(21)가 불순물을 포획함으로써 불순물이 소자(22)로 확산되는 것을 억제할 수 있다. 따라서 소자(22)의 신뢰성을 향상시킬 수 있다.
이에 의하여, 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한 트랜지스터의 형상 이상 및 정전 파괴를 억제할 수 있다. 따라서 수율이 향상되어 반도체 장치의 생산성을 높일 수 있다.
또한 고집적형 반도체 장치를 용이하게 사용할 수 있다. 또한 온 전류가 큰 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동이 억제되고 안정적인 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
여기까지 본 실시형태에 기재된 구성, 구조, 방법 등은 다른 실시형태, 실시예 등에 기재되는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 설명한 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 6의 (A) 내지 (C)를 사용하여 트랜지스터(200A)의 구조예를 설명한다. 도 6의 (A)는 트랜지스터(200A)의 상면도이다. 도 6의 (B)는 도 6의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 6의 (C)는 도 6의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 6의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
도 6의 (A) 내지 (C)에는, 트랜지스터(200A)와, 층간막으로서 기능하는 절연체(210), 절연체(212), 절연체(214), 절연체(216), 절연체(280), 절연체(282), 및 절연체(284)를 나타내었다. 또한 트랜지스터(200A)에 전기적으로 접속되고 콘택트 플러그로서 기능하는 플러그(246)(플러그(246s) 및 플러그(246d))와, 배선으로서 기능하는 도전체(203)를 나타내었다.
트랜지스터(200A)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 도전체(260)(도전체(260a) 및 도전체(260b))와, 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 도전체(205)(도전체(205a) 및 도전체(205b))와, 제 1 게이트 절연체로서 기능하는 절연체(250)와, 제 2 게이트 절연체로서 기능하는 절연체(220), 절연체(222), 및 절연체(224)와, 채널이 형성되는 영역을 갖는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240s)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240d)와, 절연체(274)를 갖는다.
절연체(210) 및 절연체(212)는 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
예를 들어, 절연체(210)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연체(210)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연체(210)로서 산화 알루미늄, 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 물, 수소 등의 불순물이 절연체(210)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어 절연체(212)는 절연체(210)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
도전체(203)는 절연체(212)에 매립되도록 형성된다. 여기서, 도전체(203)의 상면의 높이와 절연체(212)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전체(203)를 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(203)를 2층 이상의 다층막 구조로 하여도 좋다. 또한 도전체(203)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(200A)에서 도전체(260)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200A)의 문턱 전압을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 예를 들어 도전체(205)와 도전체(260)를 중첩하여 제공함으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 발생하는 전계와 도전체(205)로부터 발생하는 전계가 연결되어, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서는, 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연체(214) 및 절연체(216)는, 절연체(210) 또는 절연체(212)와 마찬가지로 층간막으로서 기능한다. 예를 들어, 절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연체(216)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
제 2 게이트 전극으로서 기능하는 도전체(205)는 절연체(214) 및 절연체(216)의 개구의 내벽과 접촉하여 도전체(205a)가 형성되고, 더 내측에 도전체(205b)가 형성되어 있다. 여기서, 도전체(205a) 및 도전체(205b)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200A)에서 도전체(205a) 및 도전체(205b)가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(205)는 단층 또는 3층 이상의 적층 구조로 제공되는 구성을 가져도 좋다.
여기서, 도전체(205a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
예를 들어, 도전체(205a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(205b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전체(205)가 배선의 기능을 겸하는 경우, 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 이 경우, 도전체(203)를 반드시 제공할 필요는 없다. 또한 도전체(205b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(220), 절연체(222), 및 절연체(224)는 제 2 게이트 절연체로서 기능한다.
여기서, 산화물(230)과 접촉하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접촉하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 트랜지스터(200A)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자로 환산한 산소의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(222)는 배리어성을 갖는 것이 바람직하다. 절연체(222)는 배리어성을 가지면, 트랜지스터(200A)의 주변부로부터 트랜지스터(200A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연체(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
예를 들어, 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적인 재료이다. 따라서 절연체(220)에 산화 실리콘 및 산화질화 실리콘을 사용하고, 절연체(222)에 high-k 재료를 사용한 경우, 절연체(220)와 절연체(222)를 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한 도 6에서는 제 2 게이트 절연체로서 3층의 적층 구조를 나타내었지만, 단층 또는 2층 이상의 적층 구조로 하여도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 다른 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 갖는 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 갖는다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 산화물(230)로서는 후술하는 금속 산화물의 1종인 산화물 반도체를 사용할 수 있다.
또한 도 6에 나타낸 트랜지스터(200A)는 도전체(240)(도전체(240s) 및 도전체(240d))와, 산화물(230c), 절연체(250), 및 도전체(260)가 중첩되는 영역을 갖는다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
도전체(240)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(240)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 텅스텐 등의 금속, 또는 상기 금속을 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 갖고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 6에서는 도전체(240)를 단층 구조로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전체(240) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 갖는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여, 절연체(274)를 성막할 때 도전체(240)가 산화되는 것을 억제할 수 있다.
배리어층에는 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성을 갖는 절연막을 사용하는 것이 바람직하다. 또한 CVD법으로 형성된 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전체(240)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(240)에 텅스텐, 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연체(250)는 제 1 게이트 절연체로서 기능한다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 그 경우, 절연체(250)는 제 2 게이트 절연체와 마찬가지로 적층 구조를 가져도 좋다. 게이트 절연체로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(260)는 도전체(260a) 및 도전체(260a) 위의 도전체(260b)를 갖는다. 도전체(260a)에는 도전체(205a)와 마찬가지로 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(260b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(260a)를 가짐으로써, 도전체(260b)의 산화가 억제되므로, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(260a)로서, 산화물(230)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 이 경우, 도전체(260b)를 스퍼터링법으로 성막함으로써, 도전체(260a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이것을 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 도전체(260)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한 도전체(260)의 상면 및 측면, 절연체(250)의 측면, 및 산화물(230c)의 측면을 덮도록 절연체(274)를 제공하는 것이 바람직하다. 또한 절연체(274)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
절연체(274)를 제공함으로써, 도전체(260)의 산화를 억제할 수 있다. 또한 절연체(274)를 가짐으로써, 절연체(280)가 갖는 물, 수소 등의 불순물이 트랜지스터(200A)로 확산되는 것을 억제할 수 있다.
절연체(280), 절연체(282), 및 절연체(284)는 층간막으로서 기능한다.
절연체(282)는 절연체(214)와 마찬가지로 물, 수소 등의 불순물이 외부로부터 트랜지스터(200A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연체(280) 및 절연체(284)는 절연체(216)와 마찬가지로 절연체(282)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
또한 트랜지스터(200A)는 절연체(280), 절연체(282), 및 절연체(284)에 매립된 플러그(246) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한 플러그(246)의 재료로서는, 도전체(205)와 마찬가지로 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
예를 들어, 플러그(246)로서는, 예를 들어 수소 및 산소에 대하여 배리어성을 갖는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
또한 플러그(246)와 절연체(280) 사이에 배리어성을 갖는 절연체(276)(절연체(276a) 및 절연체(276b))를 배치하여도 좋다. 절연체(276)를 제공함으로써, 절연체(280)의 산소가 플러그(246)와 반응하고, 플러그(246)가 산화되는 것을 억제할 수 있다.
또한 배리어성을 갖는 절연체(276)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 산소를 흡수하는 성질을 가지면서도 도전성이 높은 금속 재료를 플러그(246)에 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다. 구체적으로는, 텅스텐, 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동이 억제되고 안정적인 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
<구성 재료에 대하여>
[기판]
기판으로서 사용하는 재료에는 큰 제한이 없지만, 적어도 이후의 가열 처리를 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한 SOI 기판 또는 반도체 기판 위에 변형 트랜지스터나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또한 기판으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한 기판으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 박리하여 가요성 기판으로 전치(轉置)하여도 좋다. 또한 제작 기판으로부터 박리하여 가요성 기판으로 전치하기 위하여, 제작 기판과 트랜지스터나 용량 소자 등 사이에 박리층을 제공하는 것이 좋다.
가요성 기판으로서는, 예를 들어 금속, 합금, 수지, 또는 유리, 혹은 이들의 섬유 등을 사용할 수 있다. 기판에 사용하는 가요성 기판은, 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판에 사용하는 가요성 기판은, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에 가요성 기판으로서 적합하다.
[절연체]
절연체에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄실리케이트 등 중에서 선택된 재료를 단층으로 또는 적층시켜 사용한다. 또한 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합한 재료를 사용하여도 좋다.
또한 본 명세서 등에서 질화산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한 각 원소의 함유량은, 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한 반도체층으로서 금속 산화물의 1종인 산화물 반도체를 사용하는 경우에는, 반도체층 내의 수소 농도 증가를 방지하기 위하여 절연체 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는, 절연체 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히, 반도체층과 접촉하는 절연체의 수소 농도를 저감하는 것이 바람직하다.
또한 반도체층 내의 질소 농도 증가를 방지하기 위하여 절연체 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는, 절연체 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 절연체에서 적어도 반도체층과 접촉하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)에 의하여 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어, 상술한 시그널로서는, g값이 2.001에서 관찰되는 E' 센터가 있다. 또한 E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어, 절연체로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한 상술한 시그널 외에도 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 질소의 핵스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)에서 관찰된다.
예를 들어, 절연체로서, 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연체를 사용하는 것이 적합하다.
또한 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연체 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로 질소 산화물(NOx)이 절연체와 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연체 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연체와 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 이동된다. 따라서 절연체로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 이동을 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연체로서는, 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한 상기 암모니아의 방출량은, TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연체를 사용함으로써 질소 산화물(NOx)이 저감된다.
또한 산화물 반도체층과 접촉하는 절연체 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 구체적으로는, 절연체의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연체를 사용하는 것이 바람직하다. 또한 본 명세서 등에서, 가열에 의하여 방출되는 산소를 "과잉 산소"라고도 한다.
또한 과잉 산소를 포함하는 절연체는 절연체에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등에 의하여 수행할 수 있다. 또는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한 본 명세서에서는 산소를 첨가하는 처리를 "산소 도핑 처리"라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한 절연체로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 보론 유리) 등을 사용할 수 있다. 또한 이들 재료로 형성되는 절연체를 복수 적층시킴으로써, 절연체를 형성하여도 좋다.
또한 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한 유기기는 플루오로기를 가져도 좋다.
절연체의 형성 방법은 특별히 한정되지 않는다. 또한 절연체에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우, 절연체의 소성 공정이 다른 열처리 공정을 겸함으로써, 트랜지스터를 효율적으로 제작할 수 있다.
[전극]
전극을 형성하기 위한 도전성 재료로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등 중에서 선택된 금속 원소를 1종류 이상 포함한 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 금속 원소 및 산소를 포함한 도전성 재료를 사용하여도 좋다. 또한 상기 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한 상기 재료로 형성되는 도전체를 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 질소를 포함한 도전성 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 경우에는, 산소를 포함한 도전성 재료를 반도체층 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 반도체층 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한 전극으로서는, 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한 전극을 "콘택트 플러그"라고 하는 경우가 있다.
특히, 게이트 절연체와 접촉하는 전극에 불순물이 투과하기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과하기 어려운 도전성 재료로서는, 예를 들어 질화 탄탈럼이 있다.
절연체에 불순물이 투과하기 어려운 절연성 재료를 사용하고, 전극에 불순물이 투과하기 어려운 도전성 재료를 사용함으로써, 트랜지스터로의 불순물의 확산을 더 억제할 수 있다. 따라서 트랜지스터의 신뢰성을 더 높일 수 있다. 즉, 반도체 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층으로서 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는, 예를 들어 실리콘, 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나, 유기 반도체 등을 사용할 수 있다.
또한 반도체층으로서 유기물 반도체를 사용하는 경우에는 방향족 고리를 갖는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어, 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 다른 결정 상태를 갖는 반도체를 사용하여도 좋고, 각각 다른 반도체 재료를 사용하여도 좋다.
또한 금속 산화물의 1종인 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층에 산화물 반도체를 사용하면 오프 전류가 매우 작은 트랜지스터를 실현할 수 있다. 구체적으로는, 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃)하에서 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한 반도체층에 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)는, 소스와 드레인 사이의 절연 내압이 높다. 따라서 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치 등을 제공할 수 있다. 또한 출력 전압이 크고 내압이 높은 반도체 장치를 제공할 수 있다.
또한 본 명세서 등에서, 채널이 형성되는 반도체층에 결정성을 갖는 실리콘을 사용한 트랜지스터를 "결정성 Si 트랜지스터"라고도 한다.
결정성 Si 트랜지스터는, OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편, 결정성 Si 트랜지스터는 OS 트랜지스터와 같은 매우 작은 오프 전류의 실현이 어렵다. 따라서 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어, 목적이나 용도에 따라 OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는, 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법으로 형성되면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 희가스로서는, 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 갖는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하로 하는 것이 바람직하고, 5×10-5Pa 이하로 하는 것이 더 바람직하다.
[금속 산화물]
금속 산화물의 1종인 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등이다. 그 외에 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
금속 산화물의 1종인 산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 갖는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 포함하는 층(이후, In층)과 원소 M, 아연, 및 산소를 포함하는 층(이후, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 갖는다. 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 포함하여도 좋다.
[금속 산화물을 갖는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에는, 금속 산화물막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 금속 산화물은 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서 상기 금속 산화물에서 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 금속 산화물 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서는, 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막이 있다. 그러나 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서 제조 공정의 비용이 증가하고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 갖는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 갖고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한 CAAC-IGZO를 사용한 트랜지스터는 우수한 전기 특성 및 신뢰성을 갖는다는 것이 보고되어 있다.
또한 2013년에는 nc 구조를 갖는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서는, 전자선이 조사되기 전에도 1nm 정도의 결정성 IGZO가 관찰되었다. 따라서 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다는 것이 보고되어 있다. 또한 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높다는 것이 나타나 있다. 따라서 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
금속 산화물을 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 작은 것, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 나타나 있다. 예를 들어, 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 금속 산화물을 사용한 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초에 수십 번 전환된다. 1초당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같은 사람의 눈으로 지각하기 어려운 고속 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이러한 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 갖는 금속 산화물을 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 절감 및 스루풋의 향상에 기여하고 있다. 또한 상기 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
<성막 방법에 대하여>
절연체를 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 갖기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법으로 성막하는 경우에는, 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
<트랜지스터의 구조예 2>
도 7의 (A) 내지 (C)를 사용하여 트랜지스터(200B)의 구조예를 설명한다. 도 7의 (A)는 트랜지스터(200B)의 상면도이다. 도 7의 (B)는 도 7의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 7의 (C)는 도 7의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 7의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
트랜지스터(200B)는 트랜지스터(200A)의 변형예이다. 따라서 설명의 반복을 피하기 위하여 트랜지스터(200A)와 상이한 점에 대하여 주로 설명한다.
또한 도 7에 나타낸 트랜지스터(200B)에서는, 산화물(230c), 절연체(250), 및 도전체(260)가 절연체(280)에 제공된 개구부 내에 절연체(274)를 개재하여 배치된다. 또한 산화물(230c), 절연체(250), 및 도전체(260)는 도전체(240s)와 도전체(240d) 사이에 배치된다.
또한 산화물(230c)은 절연체(280)에 제공된 개구부 내에 절연체(274)를 개재하여 제공되는 것이 바람직하다. 절연체(274)가 배리어성을 갖는 경우, 절연체(280)로부터의 불순물이 산화물(230)로 확산되는 것을 억제할 수 있다.
절연체(250)는 제 1 게이트 절연체로서 기능한다. 절연체(250)는 절연체(280)에 제공된 개구부 내에 산화물(230c) 및 절연체(274)를 개재하여 제공되는 것이 바람직하다.
절연체(280)와 트랜지스터(200B) 사이에 절연체(274)를 배치한다. 절연체(274)에는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
절연체(274)를 가짐으로써, 절연체(280)가 갖는 물, 수소 등의 불순물이 산화물(230c) 및 절연체(250)를 통하여 산화물(230b)로 확산되는 것을 억제할 수 있다. 또한 절연체(280)가 갖는 과잉 산소에 의하여 도전체(260)가 산화되는 것을 억제할 수 있다.
<트랜지스터의 구조예 3>
도 8에 트랜지스터(200C)를 갖는 반도체 장치의 일례를 나타내었다. 도 8의 (A)에는 반도체 장치의 상면을 나타내었다. 또한 도면의 명료화를 위하여, 도 8의 (A)에서 일부의 막을 생략하였다. 또한 도 8의 (B)는 도 8의 (A)의 일점쇄선 L1-L2에 대응하는 단면도이고, 도 8의 (C)는 W1-W2에 대응하는 단면도이다.
또한 도 8에 나타낸 반도체 장치에서, 도 2, 도 3, 및 도 4에 나타낸 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 붙였다.
도 8의 (A) 내지 (C)에서는, 도전체(240)를 제공하지 않고, 노출된 산화물(230b)의 표면의 일부에 영역(231s) 및 영역(231d)을 갖는다. 영역(231s) 및 영역(231d) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한 산화물(230b)과 절연체(274) 사이에 절연체(273)를 갖는다.
도 8에 나타낸 영역(231)(영역(231s) 및 영역(231d))은 산화물(230b)에 후술하는 원소가 첨가된 영역이다. 영역(231)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는 산화물(230b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하여, 상기 산화물(230b)을 저저항화시키는 원소를 첨가하면 좋다. 즉 산화물(230)이 상기 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(231)이 형성된다. 또한 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한 산화물(230)을 저저항화시키는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(230b) 및 더미 게이트 위에 절연체(273)가 되는 절연막 및 절연체(274)가 되는 절연막을 성막하여도 좋다. 절연체(273)가 되는 절연막 및 절연체(274)를 적층하여 제공함으로써, 영역(231)과, 산화물(230c) 및 절연체(250)가 중첩된 영역을 제공할 수 있다.
구체적으로, 절연체(274)가 되는 절연막 위에, 절연체(280)가 되는 절연막을 제공한 후, 절연체(280)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(280)가 되는 절연막의 일부를 제거하여, 더미 게이트를 노출시킨다. 이어서, 더미 게이트를 제거할 때, 더미 게이트와 접촉하는 절연체(273)의 일부도 제거하면 좋다. 따라서 절연체(280)에 제공된 개구부의 측면에는 절연체(274) 및 절연체(273)가 노출되고, 상기 개구부의 밑면에는 산화물(230b)에 제공된 영역(231)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(230c)이 되는 산화막, 절연체(220)가 되는 절연막, 및 도전체(260)가 되는 도전막을 순차적으로 성막한 후, 절연체(280)가 노출될 때까지 CMP 처리 등에 의하여, 산화물(230c)이 되는 산화막, 절연체(220)가 되는 절연막, 및 도전체(260)가 되는 도전막의 일부를 제거함으로써, 도 8에 나타낸 트랜지스터를 형성할 수 있다.
또한 절연체(273) 및 절연체(274)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 8에 나타낸 트랜지스터에는 기존의 장치를 전용할 수 있고, 또한 도전체(240)를 제공하지 않기 때문에 비용 절감을 도모할 수 있다.
<트랜지스터의 구조예 4>
도 9의 (A) 내지 (C)를 사용하여 트랜지스터(200D)의 구조예를 설명한다. 도 9의 (A)는 트랜지스터(200D)의 상면도이다. 도 9의 (B)는 도 9의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 9의 (C)는 도 9의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 9의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
트랜지스터(200D)는 트랜지스터(200B)의 변형예이다. 따라서 설명의 반복을 피하기 위하여 트랜지스터(200B)와 상이한 점에 대하여 주로 설명한다.
도 9에 나타낸 트랜지스터(200D)는 도전체(240s)와 산화물(230b) 사이에 도전체(242s)가 배치되고, 도전체(240d)와 산화물(230b) 사이에 도전체(242d)가 배치되어 있다. 여기서, 도전체(240s)(도전체(240d))는 도전체(242s)(도전체(242d))의 상면 및 도전체(260) 측의 측면을 넘어 연장되고, 산화물(230b)의 상면과 접촉하는 영역을 갖는다. 여기서, 도전체(242)에는 도전체(240)에 사용할 수 있는 도전체를 사용하면 좋다. 또한 도전체(242)의 막 두께는 적어도 도전체(240)보다 두꺼운 것이 바람직하다. 또한 도 9에 나타낸 트랜지스터(200D)에서는, 도전체(203)를 제공하지 않고, 제 2 게이트로서 기능하는 도전체(205)를 배선으로서도 기능시킨다.
도 9에 나타낸 트랜지스터(200D)에서는, 위와 같은 구성을 가짐으로써, 트랜지스터(200B)에서보다 도전체(240)를 도전체(260)에 가깝게 할 수 있다. 또는 도전체(240s)의 단부 및 도전체(240d)의 단부와 도전체(260)를 중첩시킬 수 있다. 이로써, 트랜지스터(200D)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 동작 주파수의 향상을 도모할 수 있다.
또한 도전체(242s)(도전체(242d))는 도전체(240s)(도전체(240d))와 중첩하여 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 플러그(246s)(플러그(246d))를 매립하는 개구를 형성하는 에칭에서, 도전체(242s)(도전체(242d))가 스토퍼로서 기능하고, 산화물(230b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 9에 나타낸 트랜지스터(200D)는, 절연체(244) 위와 접촉하여 절연체(245)를 배치하는 구성으로 하여도 좋다. 절연체(244)는 물, 수소 등의 불순물이나 과잉 산소가 절연체(280) 측으로부터 트랜지스터(200D)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(245)에는, 절연체(244)에 사용할 수 있는 절연체를 사용할 수 있다. 또는 절연체(245)에는, 예를 들어 질화 알루미늄, 질화 타이타늄, 질화 실리콘, 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
또한 도 9에 나타낸 트랜지스터(200D)는, 도 7에 나타낸 트랜지스터(200B)와 달리, 도전체(205)를 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전체(205) 위에 절연체(216)가 되는 절연막을 성막하고, 상기 절연막의 상부를 도전체(205)의 상면이 노출될 때까지 화학 기계 연마(CMP)법 등을 사용하여 제거하면 좋다. 여기서, 도전체(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전체(205)의 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(205) 위에 형성되는 절연체의 평탄성을 양호하게 하고, 산화물(230b) 및 산화물(230c)의 결정성 향상을 도모할 수 있다.
<트랜지스터의 구조예 5>
도 10의 (A) 내지 (C)를 사용하여 트랜지스터(200E)의 구조예를 설명한다. 도 10의 (A)는 트랜지스터(200E)의 상면도이다. 도 10의 (B)는 도 10의 (A)에서 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 10의 (C)는 도 10의 (A)에서 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 10의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
트랜지스터(200E)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 10의 (A) 내지 (C)에서는, 도전체(203)를 제공하지 않고, 제 2 게이트로서 기능하는 도전체(205)를 배선으로서도 기능시킨다. 또한 산화물(230c) 위에 절연체(250)를 갖고, 절연체(250) 위에 금속 산화물(252)을 갖는다. 또한 금속 산화물(252) 위에 도전체(260)를 갖고, 도전체(260) 위에 절연체(270)를 갖는다. 또한 절연체(270) 위에 절연체(271)를 갖는다.
금속 산화물(252)은 산소 확산을 억제하는 기능을 갖는 것이 바람직하다. 절연체(250)와 도전체(260) 사이에 산소의 확산을 억제하는 금속 산화물(252)을 제공함으로써, 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 금속 산화물(252)은 제 1 게이트 전극의 일부로서 기능하여도 좋다. 예를 들어, 산화물(230)로서 사용할 수 있는 산화물 반도체를 금속 산화물(252)로서 사용할 수 있다. 그 경우, 도전체(260)를 스퍼터링법으로 성막함으로써, 금속 산화물(252)의 전기 저항값을 저하시켜 도전체로 할 수 있다.
또한 금속 산화물(252)은 제 1 게이트 절연체의 일부로서 기능하는 경우가 있다. 따라서 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(252)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
트랜지스터(200E)에서는, 금속 산화물(252)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 제 1 게이트 전극의 일부로서 기능하는 금속 산화물과, 제 1 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(252)을 가짐으로써, 제 1 게이트 전극으로서 기능하는 경우에는, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200E)의 온 전류의 향상을 도모할 수 있다. 또는 제 1 게이트 절연체로서 기능하는 경우에는, 절연체(250)와 금속 산화물(252)의 물리적인 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 따라서 절연체(250)와 금속 산화물(252)의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화함으로써, 금속 산화물(252)로서 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄보다 내열성이 높다. 그러므로 나중의 공정에서의 열 이력(thermal budget)에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(252)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(270)에는 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(270)보다 위쪽으로부터의 산소로 인하여 도전체(260)가 산화되는 것을 억제할 수 있다. 또한 절연체(270)보다 위쪽으로부터의 물, 수소 등의 불순물이 도전체(260) 및 절연체(250)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연체(271)는 하드 마스크로서 기능한다. 절연체(271)를 제공함으로써, 도전체(260)를 가공할 때, 도전체(260)의 측면을 실질적으로 수직으로, 구체적으로는 도전체(260)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연체(271)에 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연체(270)는 제공하지 않아도 된다.
절연체(271)를 하드 마스크로서 사용하여, 절연체(270), 도전체(260), 금속 산화물(252), 절연체(250), 및 산화물(230c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(230b)의 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(200E)는 노출된 산화물(230b)의 표면의 일부에 영역(231s) 및 영역(231d)을 갖는다. 영역(231s) 및 영역(231d) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(231s) 및 영역(231d)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용하여, 노출된 산화물(230b)의 표면에 인, 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 "불순물 원소"란, 주성분 원소 이외의 원소를 말한다.
또한 산화물(230b)의 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후에 가열 처리를 함으로써, 상기 금속막에 포함되는 원소를 산화물(230b)로 확산시켜 영역(231s) 및 영역(231d)을 형성할 수도 있다.
산화물(230b)에서 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로 영역(231s) 및 영역(231d)을 "불순물 영역" 또는 "저저항 영역"이라고 하는 경우가 있다.
절연체(271) 또는 도전체(260)를 마스크로서 사용함으로써, 영역(231s) 및 영역(231d)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서 영역(231s) 또는 영역(231d)과 도전체(260)가 중첩되지 않아, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 영역 또는 드레인 영역(영역(231s) 또는 영역(231d)) 사이에 오프셋 영역이 형성되지 않는다. 영역(231s) 및 영역(231d)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은 절연체(275)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연체(275)도 절연체(271) 등과 마찬가지로 마스크로서 기능한다. 따라서 산화물(230b)에서 절연체(275)와 중첩되는 영역에 불순물 원소가 도입되지 않아, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(200E)는 절연체(270), 도전체(260), 금속 산화물(252), 절연체(250), 및 산화물(230c)의 측면에 절연체(275)를 갖는다. 절연체(275)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘, 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 갖는 산화 실리콘을 절연체(275)에 사용하면, 나중의 공정에서 절연체(275) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연체(275)는 산소를 확산시키는 기능을 갖는 것이 바람직하다.
또한 트랜지스터(200E)는 절연체(275) 및 산화물(230) 위에 절연체(274)를 갖는다. 절연체(274)는 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물, 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어, 절연체(274)로서 산화 알루미늄을 사용하는 것이 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서 절연체(274)가 산화물(230) 및 절연체(275)로부터 수소 및 물을 흡수함으로써, 산화물(230) 및 절연체(275)의 수소 농도를 저감할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 11 및 도 12를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이후, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이후, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 갖는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고, 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 11의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 갖는다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 갖는다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 갖는다. 프리차지 회로는 배선을 프리차지하는 기능을 갖는다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 갖는다. 또한 상기 배선은 메모리 셀 어레이(1470)가 갖는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 갖고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, WDATA는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 갖는다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 11의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일한 평면에 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 도 11의 (B)에 나타낸 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)를 제공하여도 좋다. 예를 들어, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 12는 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 12의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서는, 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM이라고 부르는 경우가 있다. 도 12의 (A)에 나타낸 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 갖는다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 12의 (B)에 나타낸 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 12의 (C)에 나타낸 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 앞의 실시형태에서 설명한 트랜지스터를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 낮기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아져 메모리 셀의 저장 용량을 저감할 수 있다.
[NOSRAM]
도 12의 (D) 내지 (H)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 12의 (D)에 나타낸 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 갖는다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다. 본 명세서 등에서는, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 갖는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 12의 (E)에 나타낸 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 12의 (F)에 나타낸 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 12의 (G)에 나타낸 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 앞의 실시형태에서 설명한 트랜지스터를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 낮게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 낮기 때문에, 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이후, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높은 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 12의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 12의 (H)에 나타낸 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 갖는다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 갖는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 갖지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 앞의 실시형태에서 설명한 트랜지스터를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 낮게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 13을 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 13의 (A)에 나타낸 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 갖는다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 13의 (B)에 나타낸 바와 같이, 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어, DRAM(1221)에 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)에 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 갖는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 갖는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 갖는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 갖는다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 갖는다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 갖는다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 갖는다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 프로세스로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 갖는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 갖기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 기법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 14에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어, 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 14의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 갖는다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 14의 (B)는 SD 카드의 외관의 모식도이고, 도 14의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 갖는다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 14의 (D)는 SSD의 외관의 모식도이고, 도 14의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 갖는다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 명세서 등에 개시된 트랜지스터를 사용한 반도체 장치의 일례로서 표시 장치 및 표시 모듈에 대하여 설명한다.
또한 아래에서는, 트랜지스터(200) 등을 사용하여 설명한 산화물 반도체를 사용한 트랜지스터를 OS 트랜지스터라고 하는 경우도 있다.
<표시 장치>
상술한 트랜지스터를 사용할 수 있는 표시 장치의 일례를 설명한다. 도 15의 (A)는 표시 장치(500)의 구성예를 설명하는 블록도이다.
도 15의 (A)에 나타낸 표시 장치(500)는 구동 회로(511), 구동 회로(521a), 구동 회로(521b), 및 표시 영역(531)을 갖는다. 또한 구동 회로(511), 구동 회로(521a), 및 구동 회로(521b)를 통틀어 "구동 회로" 또는 "주변 구동 회로"라고 하는 경우가 있다.
구동 회로(521a), 구동 회로(521b)는 예를 들어 주사선 구동 회로로서 기능할 수 있다. 또한 구동 회로(511)는 예를 들어 신호선 구동 회로로서 기능할 수 있다. 또한 구동 회로(521a) 및 구동 회로(521b) 중 어느 한쪽만으로 하여도 좋다. 또한 표시 영역(531)을 끼우고 구동 회로(511)와 대향하는 위치에 어떠한 회로를 제공하여도 좋다.
또한 도 15의 (A)에 예시된 표시 장치(500)는, 각각이 실질적으로 평행하게 배치되고, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 전위가 제어되는 p개의 배선(535)과, 각각이 실질적으로 평행하게 배치되고, 구동 회로(511)에 의하여 전위가 제어되는 q개의 배선(536)을 갖는다(p, q는 모두 1 이상의 자연수임). 또한 표시 영역(531)은 매트릭스상으로 배치된 복수의 화소(532)를 갖는다. 화소(532)는 화소 회로(534) 및 표시 소자를 갖는다.
또한 3개의 화소(532)를 하나의 화소로서 기능시킴으로써, 풀 컬러 표시를 실현할 수 있다. 3개의 화소(532) 각각은 적색광, 녹색광, 또는 청색광의 투과율, 반사율, 또는 발광 광량 등을 제어한다. 또한 3개의 화소(532)에 의하여 제어하는 광의 색은 적색, 녹색, 청색의 조합에 한정되지 않고, 황색, 시안, 마젠타이어도 좋다.
또한 적색광, 녹색광, 청색광을 제어하는 화소에, 백색광을 제어하는 화소(532)를 더하여, 4개의 화소(532)를 합쳐 하나의 화소로서 기능시켜도 좋다. 백색광을 제어하는 화소(532)를 더함으로써, 표시 영역의 휘도를 높일 수 있다. 또한 하나의 화소로서 기능시키는 화소(532)를 증가시키고, 적색, 녹색, 청색, 황색, 시안, 및 마젠타를 적절히 조합하여 사용함으로써, 재현할 수 있는 색의 범위를 넓힐 수 있다.
화소를 1920×1080의 매트릭스상으로 배치하면, 소위 풀 하이비전("2K 해상도", "2K1K", "2K" 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 실현할 수 있다. 또한 예를 들어 화소를 3840×2160의 매트릭스상으로 배치하면, 소위 울트라 하이비전("4K 해상도", "4K2K", "4K" 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 실현할 수 있다. 또한 예를 들어 화소를 7680×4320의 매트릭스상으로 배치하면, 소위 슈퍼 하이비전("8K 해상도", "8K4K", "8K" 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 실현할 수 있다. 화소를 증가시킴으로써, 16K나 32K의 해상도로 표시할 수 있는 표시 장치(500)를 실현할 수도 있다.
제 g행의 배선(535_g)(g는 1 이상 p 이하의 자연수임)은, 표시 영역(531)에서 p행 q열에 배치된 복수의 화소(532) 중, 제 g행에 배치된 q개의 화소(532)에 전기적으로 접속된다. 또한 제 h열의 배선(536_h)(h는 1 이상 q 이하의 자연수임)은 p행 q열에 배치된 화소(532) 중, 제 h열에 배치된 p개의 화소(532)에 전기적으로 접속된다.
[표시 소자]
표시 장치(500)는 다양한 형태가 사용되거나 또는 다양한 표시 소자를 가질 수 있다. 표시 소자의 일례로서는, EL(Electroluminescence) 소자(유기 EL 소자, 무기 EL 소자, 또는 유기물 및 무기물을 포함하는 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동(泳動) 소자, GLV(grating light valve), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본나노튜브를 사용한 표시 소자 등, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 및 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. 또한 표시 소자로서 퀀텀닷(quantum dot)을 사용하여도 좋다.
EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 FED(field emission display) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 퀀텀닷을 사용한 표시 장치의 일례로서는 퀀텀닷 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electric Liquid Powder)(등록 상표), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한 표시 장치는 PDP(plasma display panel)이어도 좋다. 또한 표시 장치는 망막 주사형의 투영 장치이어도 좋다.
또한 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 포함하도록 하면 좋다. 또한 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한 LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공함으로써, 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한 그 위에 결정을 갖는 p형 GaN 반도체층 등을 제공하여 LED를 구성할 수 있다. 또한 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한 LED가 갖는 GaN 반도체층을 MOCVD로 성막하여도 좋다. 다만 그래핀을 제공하면, LED가 갖는 GaN 반도체층을 스퍼터링법으로 성막할 수도 있다.
도 15의 (B), (C), 도 16의 (A), 및 (B)에는, 화소(532)에 사용할 수 있는 회로 구성예를 나타내었다.
[발광 표시 장치용 화소 회로의 일례]
도 15의 (B)에 나타낸 화소 회로(534)는 트랜지스터(461)와, 용량 소자(463)와, 트랜지스터(468)와, 트랜지스터(464)를 갖는다. 또한 도 15의 (B)에 나타낸 화소 회로(534)는 표시 소자로서 기능할 수 있는 발광 소자(469)에 전기적으로 접속되어 있다.
트랜지스터(461), 트랜지스터(468), 및 트랜지스터(464)로서 OS 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(461)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(461)의 소스 및 드레인 중 한쪽은 배선(536_h)에 전기적으로 접속된다. 또한 트랜지스터(461)의 게이트는 배선(535_g)에 전기적으로 접속된다. 배선(536_h)으로부터는 비디오 신호가 공급된다.
트랜지스터(461)는 노드(465)에 대한 비디오 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(463)의 한 쌍의 전극 중 한쪽은 노드(465)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한 트랜지스터(461)의 소스 및 드레인 중 다른 쪽은 노드(465)에 전기적으로 접속된다.
용량 소자(463)는 노드(465)에 기록된 데이터를 유지하는 저장 용량 소자로서의 기능을 갖는다.
트랜지스터(468)의 소스 및 드레인 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한 트랜지스터(468)의 게이트는 노드(465)에 전기적으로 접속된다.
트랜지스터(464)의 소스 및 드레인 중 한쪽은 전위 공급선(V0)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한 트랜지스터(464)의 게이트는 배선(535_g)에 전기적으로 접속된다.
발광 소자(469)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다.
발광 소자(469)로서는, 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만 발광 소자(469)로서는, 이에 한정되지 않고, 예를 들어 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
예를 들어, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 인가되고, 다른 쪽에는 저전원 전위(VSS)가 인가된다.
도 15의 (B)의 화소 회로(534)를 갖는 표시 장치(500)에서는, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 각 행의 화소(532)를 순차적으로 선택하여, 트랜지스터(461) 및 트랜지스터(464)를 온 상태로 하여 비디오 신호를 노드(465)에 기록한다.
노드(465)에 데이터가 기록된 화소(532)는 트랜지스터(461) 및 트랜지스터(464)가 오프 상태가 됨으로써 유지 상태가 된다. 또한 노드(465)에 기록된 데이터의 전위에 따라 트랜지스터(468)의 소스 전극과 드레인 전극 사이를 흐르는 전류량이 제어되고, 발광 소자(469)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또한 도 16의 (A)에 나타낸 바와 같이, 트랜지스터(461), 트랜지스터(464), 및 트랜지스터(468)로서, 백 게이트를 갖는 트랜지스터를 사용하여도 좋다. 도 16의 (A)에 나타낸 트랜지스터(461) 및 트랜지스터(464)는, 게이트가 백 게이트에 전기적으로 접속되어 있다. 따라서 게이트와 백 게이트가 항상 같은 전위가 된다. 또한 트랜지스터(468)는 백 게이트가 노드(467)에 전기적으로 접속되어 있다. 따라서 백 게이트는 노드(467)와 항상 같은 전위가 된다.
트랜지스터(461), 트랜지스터(468), 및 트랜지스터(464) 중 적어도 하나로서 상술한 OS 트랜지스터를 사용할 수 있다.
[액정 표시 장치용 화소 회로의 일례]
도 15의 (C)에 나타낸 화소 회로(534)는 트랜지스터(461)와 용량 소자(463)를 갖는다. 또한 도 15의 (C)에 나타낸 화소 회로(534)는 표시 소자로서 기능할 수 있는 액정 소자(462)에 전기적으로 접속되어 있다. 트랜지스터(461)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
액정 소자(462)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(534)의 사양에 따라 적절히 설정된다. 예를 들어, 액정 소자(462)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 인가하여도 좋고, 후술하는 용량선(CL)과 같은 전위로 하여도 좋다. 또한 액정 소자(462)의 한 쌍의 전극 중 한쪽에, 화소(532)마다 다른 전위를 인가하여도 좋다. 액정 소자(462)의 한 쌍의 전극 중 다른 쪽은 노드(466)에 전기적으로 접속되어 있다. 액정 소자(462)는 노드(466)에 기록되는 데이터에 따라 배향 상태가 설정된다.
액정 소자(462)를 갖는 표시 장치의 구동 방법으로서는, 예를 들어 TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만 이들에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이고, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되기 때문에 러빙 처리도 필요하지 않아, 러빙 처리로 인하여 발생되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시킬 수 있다.
또한 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각 영역에서 다른 방향으로 분자가 정렬되는 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한 액정 재료의 고유 저항은 1×109Ωcm 이상이고, 바람직하게는 1×1011Ωcm 이상이고, 더 바람직하게는 1×1012Ωcm 이상이다. 또한 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
제 g행 제 h열의 화소 회로(534)에서, 트랜지스터(461)의 소스 및 드레인 중 한쪽은 배선(536_h)에 전기적으로 접속되고, 다른 쪽은 노드(466)에 전기적으로 접속된다. 트랜지스터(461)의 게이트는 배선(535_g)에 전기적으로 접속된다. 배선(536_h)으로부터는 비디오 신호가 공급된다. 트랜지스터(461)는 노드(466)에 대한 비디오 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(463)의 한 쌍의 전극 중 한쪽은 특정한 전위가 인가되는 배선(이후, 용량선(CL))에 전기적으로 접속되고, 다른 쪽은 노드(466)에 전기적으로 접속된다. 또한 용량선(CL)의 전위의 값은 화소 회로(534)의 사양에 따라 적절히 설정된다. 용량 소자(463)는 노드(466)에 기록된 데이터를 유지하는 저장 용량 소자로서의 기능을 갖는다.
예를 들어, 도 15의 (C)의 화소 회로(534)를 갖는 표시 장치(500)에서는, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 각 행의 화소 회로(534)를 순차적으로 선택하여, 트랜지스터(461)를 온 상태로 하여 노드(466)에 비디오 신호를 기록한다.
노드(466)에 비디오 신호가 기록된 화소 회로(534)는 트랜지스터(461)가 오프 상태가 됨으로써 유지 상태가 된다. 이를 행마다 순차적으로 수행함으로써, 표시 영역(531)에 화상을 표시할 수 있다.
또한 도 16의 (B)에 나타낸 바와 같이, 트랜지스터(461)로서 백 게이트를 갖는 트랜지스터를 사용하여도 좋다. 도 16의 (B)에 나타낸 트랜지스터(461)는 게이트가 백 게이트에 전기적으로 접속되어 있다. 따라서 게이트와 백 게이트가 항상 같은 전위가 된다.
[주변 회로의 구성예]
도 17의 (A)에 구동 회로(511)의 구성예를 나타내었다. 구동 회로(511)는 시프트 레지스터(512), 래치 회로(513), 및 버퍼(514)를 갖는다. 또한 도 17의 (B)에 구동 회로(521a)의 구성예를 나타내었다. 구동 회로(521a)는 시프트 레지스터(522) 및 버퍼(523)를 갖는다. 구동 회로(521b)도 구동 회로(521a)와 같은 구성으로 할 수 있다.
시프트 레지스터(512) 및 시프트 레지스터(522)에는 스타트 펄스(SP), 클럭 신호(CLK) 등이 입력된다.
[표시 장치의 구성예]
앞의 실시형태에서 설명한 OS 트랜지스터를 사용하여, 시프트 레지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체로 형성함으로써, 시스템 온 패널(system on panel)을 형성할 수 있다.
본 실시형태에서는, 액정 소자를 사용한 표시 장치의 구성예와, EL 소자를 사용한 표시 장치의 구성예에 대하여 설명한다. 도 18의 (A)에서는, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 실재(4005)가 제공되고, 화소부(4002)가 실재(4005) 및 제 2 기판(4006)으로 밀봉되어 있다. 도 18의 (A)에서는, 제 1 기판(4001) 위의 실재(4005)로 둘러싸인 영역과는 다른 영역에서, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)가 실장되어 있다. 또한 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018a)(FPC: Flexible printed circuit), FPC(4018b)로부터 공급되어 있다.
도 18의 (B) 및 (C)에서는, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 실재(4005)가 제공되어 있다. 또한 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 실재(4005)와 제 2 기판(4006)으로 표시 소자와 함께 밀봉된다. 도 18의 (B) 및 (C)에서는, 제 1 기판(4001) 위의 실재(4005)로 둘러싸인 영역과는 다른 영역에서, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 18의 (B) 및 (C)에서는, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급되어 있다.
또한 도 18의 (B) 및 (C)에서는, 신호선 구동 회로(4003)를 별도로 형성하고 제 1 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하고 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고 실장하여도 좋다.
또한 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, 와이어 본딩, COG(Chip On Glass), TCP(Tape Carrier Package), COF(Chip On Film) 등을 사용할 수 있다. 도 18의 (A)는 COG에 의하여 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예를 나타낸 것이고, 도 18의 (B)는 COG에 의하여 신호선 구동 회로(4003)를 실장하는 예를 나타낸 것이고, 도 18의 (C)는 TCP에 의하여 신호선 구동 회로(4003)를 실장하는 예를 나타낸 것이다.
또한 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함하는 경우가 있다.
또한 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 트랜지스터를 복수로 갖고, 앞의 실시형태에서 설명한 OS 트랜지스터가 적용될 수 있다.
도 19의 (A) 및 (B)는, 도 18의 (B)에서 쇄선 N1-N2로 나타낸 부분의 단면 구성을 나타내는 단면도이다. 도 19의 (A)는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 일례를 나타낸 것이다. 또한 도 19의 (B)는 표시 소자로서 발광 소자를 사용한 발광 표시 장치("EL 표시 장치"라고도 함)의 일례를 나타낸 것이다.
도 19의 (A) 및 (B)에 나타낸 표시 장치는 전극(4015)을 갖고, 전극(4015)은 FPC(4018)가 갖는 단자에 이방성 도전체(4019)를 통하여 전기적으로 접속되어 있다. 또한 전극(4015)은 절연체(4112), 절연체(4111), 및 절연체(4110)에 형성된 개구에서 배선(4014)에 전기적으로 접속되어 있다.
전극(4015)은 제 1 전극층(4030)과 같은 도전체로 형성되고, 배선(4014)은 트랜지스터(4010) 및 트랜지스터(4011)의 소스 전극 및 드레인 전극과 같은 도전체로 형성되어 있다.
또한 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 19의 (A) 및 (B)에서는 화소부(4002)에 포함되는 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하였다. 도 19의 (A)에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연체(4112)가 제공되고, 도 19의 (B)에서는 절연체(4112) 위에 격벽(4510)이 형성되어 있다.
또한 트랜지스터(4010) 및 트랜지스터(4011)는 절연체(4102) 위에 제공되어 있다. 또한 트랜지스터(4010) 및 트랜지스터(4011)는 절연체(4103) 위에 형성된 전극(4017)을 갖고, 전극(4017) 위에 절연체(4112)가 형성되어 있다. 또한 전극(4017)은 백 게이트 전극으로서 기능할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)로서는, 앞의 실시형태에서 설명한 트랜지스터를 사용할 수 있다. 트랜지스터(4010) 및 트랜지스터(4011)로서 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 전기 특성의 변동이 억제되어 있기 때문에, 전기적으로 안정적이다. 따라서 도 19의 (A) 및 (B)에 나타낸 본 실시형태의 표시 장치를 신뢰성이 높은 표시 장치로 할 수 있다.
또한 OS 트랜지스터에서는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비전력을 억제하는 효과를 갖는다.
또한 OS 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수도 있기 때문에, 고속 구동이 가능하다. 따라서 표시 장치의 구동 회로부나 화소부에 상기 OS 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다. 또한 동일한 기판 위에 구동 회로부 또는 화소부를 나누어 제작할 수 있기 때문에, 표시 장치의 부품 점수를 삭감할 수 있다.
또한 도 19의 (A) 및 (B)에 나타낸 표시 장치는 용량 소자(4020)를 갖는다. 용량 소자(4020)는 트랜지스터(4010)의 게이트 전극과 같은 공정으로 형성된 전극(4021)과, 소스 전극 및 드레인 전극과 같은 공정으로 형성된 전극을 갖는다. 각 전극은 절연체(4103)를 개재하여 중첩되어 있다.
일반적으로 표시 장치의 화소부에 제공되는 용량 소자의 용량은, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 전하를 유지할 수 있도록 설정된다. 용량 소자의 용량은 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다.
예를 들어, 액정 표시 장치의 화소부에 OS 트랜지스터를 사용함으로써, 용량 소자의 용량을 액정 용량의 1/3 이하, 또한 1/5 이하로 할 수 있다. OS 트랜지스터를 사용함으로써, 용량 소자의 형성을 생략할 수도 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자에 전기적으로 접속된다. 도 19의 (A)에서 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한 액정층(4008)을 끼우도록 배향막으로서 기능하는 절연체(4032), 절연체(4033)가 제공되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 중첩된다.
또한 스페이서(4035)는 절연체를 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고, 제 1 전극층(4030)과 제 2 전극층(4031) 사이의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한 구(球) 형상의 스페이서를 사용하여도 좋다.
또한 표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
또한 도 19의 (A) 및 (B)에 나타낸 표시 장치는 절연체(4111)와 절연체(4104)를 갖는다. 절연체(4111)와 절연체(4104)로서는 불순물 원소를 투과시키기 어려운 절연체를 사용한다. 절연체(4111)와 절연체(4104)로 트랜지스터의 반도체층을 끼움으로써, 외부로부터의 불순물의 침입을 방지할 수 있다. 또한 화소부(4002)의 외측에서 절연체(4111)와 절연체(4104)가 접촉함으로써, 외부로부터의 불순물의 침입을 방지하는 효과를 높일 수 있다.
절연체(4104)는 예를 들어 절연체(222)와 같은 재료 및 방법으로 형성하면 좋다. 절연체(4111)는 예를 들어 절연체(274)와 같은 재료 및 방법으로 형성하면 좋다.
또한 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자("EL 소자"라고도 함)를 적용할 수 있다. EL 소자는 한 쌍의 전극 사이에 발광성 화합물을 포함하는 층("EL층"이라고도 함)을 갖는다. 한 쌍의 전극 사이에 EL 소자의 문턱 전압보다 큰 전위차를 발생시키면, EL층에 양극 측으로부터 정공이 주입되고, 음극 측으로부터 전자가 주입된다. 주입된 전자와 정공은 EL층에서 재결합되고, EL층에 포함되는 발광 물질이 발광한다.
또한 EL 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불린다.
유기 EL 소자에서는 전압을 인가함으로써, 한쪽 전극으로부터 전자가, 다른 쪽 전극으로부터 정공이 각각 EL층에 주입된다. 그리고 이들 캐리어(전자 및 정공)가 재결합됨으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이와 같은 메커니즘 때문에 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
또한 EL층은 발광성 화합물 이외에, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블록 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 가져도 좋다.
EL층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 내로 분산시킨 발광층을 갖는 것이고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조를 갖고, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재형 발광이다. 또한 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투명하면 좋다. 그리고 기판 위에 트랜지스터 및 발광 소자를 형성하고, 상기 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출(톱 이미션) 구조나, 기판 측의 면으로부터 발광을 추출하는 하면 사출(보텀 이미션) 구조나, 양쪽 면으로부터 발광을 추출하는 양면 사출(듀얼 이미션) 구조가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)에 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 이 구성에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 따라 발광 소자(4513)의 구성을 적절히 변경할 수 있다.
격벽(4510)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측면이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(4511)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성하여도 좋다. 보호층으로서는 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, DLC(Diamond Like Carbon) 등을 형성할 수 있다. 또한 제 1 기판(4001), 제 2 기판(4006), 및 실재(4005)로 밀봉된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이, 외기에 노출되지 않도록, 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리바이닐클로라이드), 아크릴계 수지, 폴리이미드, 에폭시계 수지, 실리콘(silicone)계 수지, PVB(폴리바이닐뷰티랄), 또는 EVA(에틸렌바이닐아세테이트) 등을 사용할 수 있다. 또한 충전재(4514)에 건조제가 포함되어도 좋다.
실재(4005)에는 유리 프릿 등의 유리 재료나, 2액 혼합형 수지 등 상온에서 경화되는 경화 수지, 광 경화성 수지, 열 경화성 수지 등의 수지 재료를 사용할 수 있다. 또한 실재(4005)에 건조제가 포함되어도 좋다.
또한 필요에 따라 발광 소자의 사출면에 편광판 또는 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시켜 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
또한 발광 소자를 마이크로캐비티 구조로 함으로써, 색 순도가 높은 광을 추출할 수 있다. 또한 마이크로캐비티 구조와 컬러 필터를 조합함으로써, 눈부심이 저감되어 표시 화상의 시인성을 높일 수 있다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에서는, 추출하는 광의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)에는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 인듐 주석 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 그 합금, 또는 그 금속 질화물 중에서 1종류 이상을 사용하여 형성될 수 있다.
또한 제 1 전극층(4030), 제 2 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리싸이오펜 또는 그 유도체, 혹은 아닐린, 피롤, 및 싸이오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등이 있다.
또한 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성되는 것이 바람직하다.
앞의 실시형태에서 설명한 시프트 레지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다. 또한 앞의 실시형태에서 설명한 트랜지스터를 사용함으로써, 표시 장치의 신뢰성을 더 높일 수 있다. 또한 앞의 실시형태에서 설명한 트랜지스터를 사용함으로써, 고정세(高精細)화나 대면적화가 가능하고, 표시 품질이 좋은 표시 장치를 제공할 수 있다. 또한 소비전력이 저감된 표시 장치를 제공할 수 있다.
<표시 모듈>
상술한 OS 트랜지스터를 사용한 반도체 장치의 일례로서, 표시 모듈에 대하여 설명한다. 도 20에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6003)에 접속된 터치 센서(6004), FPC(6005)에 접속된 표시 패널(6006), 백라이트 유닛(6007), 프레임(6009), 인쇄 회로 기판(6010), 배터리(6011)를 갖는다. 또한 백라이트 유닛(6007), 배터리(6011), 터치 센서(6004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어 터치 센서(6004), 표시 패널(6006), 인쇄 회로 기판(6010)에 실장된 집적 회로 등에 사용할 수 있다. 예를 들어, 표시 패널(6006)에 상술한 표시 장치를 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 터치 센서(6004)나 표시 패널(6006) 등의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 센서(6004)는 저항막 방식 또는 정전 용량 방식의 터치 센서를 표시 패널(6006)에 중첩시켜 사용할 수 있다. 표시 패널(6006)에 터치 센서의 기능을 부가할 수도 있다. 예를 들어, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 제공하여, 정전 용량 방식의 터치 패널 기능을 부가할 수도 있다. 또는 표시 패널(6006)의 각 화소 내에 광 센서를 제공하여, 광학식 터치 센서의 기능을 부가할 수도 있다. 또한 터치 센서(6004)를 제공할 필요가 없는 경우에는, 터치 센서(6004)를 생략할 수 있다.
백라이트 유닛(6007)은 광원(6008)을 갖는다. 광원(6008)을 백라이트 유닛(6007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다. 또한 표시 패널(6006)에 발광 표시 장치 등을 사용하는 경우에는, 백라이트 유닛(6007)을 생략할 수 있다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 인쇄 회로 기판(6010) 측으로부터 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
인쇄 회로 기판(6010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로 등을 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 배터리(6011)이어도 좋고, 상용 전원이어도 좋다. 또한 전원으로서 상용 전원을 사용하는 경우에는, 배터리(6011)를 생략할 수 있다.
또한 표시 모듈(6000)에 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
본 실시형태는 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 21에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 갖는 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 21에 전자 기기의 예를 나타내었다.
[휴대 전화]
도 21의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)가 도시되어 있다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공된다.
정보 단말기(5500)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 포함되는 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기]
도 21의 (B)에는 데스크톱형 정보 단말기(5300)를 도시하였다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 디스플레이(5302)와, 키보드(5303)를 갖는다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 위에서는 전자 기기의 일례로서 스마트폰 및 데스크톱용 정보 단말기를 각각 도 21의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
도 21의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 나타낸 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 갖는다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 갖는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
도 21의 (D)는 게임기의 일례인 휴대 게임기(5200)를 나타낸 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 갖는다.
휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대 게임기(5200)를 실현할 수 있다. 또한 소비전력이 낮아 회로로부터의 발열을 저감할 수 있기 때문에, 그 회로 자체, 주변 회로, 및 모듈에 대한 발열의 영향을 줄일 수 있다.
또한 휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 갖는 휴대 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 갖는 프로그램에 의하여 정해져 있지만, 휴대 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어, 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동이 변화되는 등의 표현이 가능하게 된다.
또한 휴대 게임기(5200)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 21의 (D)에는, 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 21의 (E1)은 이동체의 일례인 자동차(5700)를 나타낸 것이고, 도 21의 (E2)는 자동차의 실내에서의 앞유리 주변을 나타낸 도면이다. 도 21의 (E2)에는, 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700)의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어, 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 21의 (F)는 방송 시스템에서의 데이터 전송을 모식적으로 나타낸 것이다. 구체적으로는, 도 21의 (F)는 방송국(5680)에서 송신된 전파(방송 신호)가, 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치(도시하지 않았음)를 갖고, 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 21의 (F)에는, 안테나(5650)로서 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등을 적용할 수도 있다.
전파(5675A), 전파(5675B)는 지상파 방송용 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고 전파(5675B)를 송신한다. 각 가정에서는 안테나(5650)로 전파(5675B)를 수신함으로써 TV(5600)로 지상파 TV 방송을 시청할 수 있다. 또한 방송 시스템은 도 21의 (F)에 나타낸 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등이어도 좋다.
상술한 방송 시스템은, 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때 인코더에 의하여 방송 데이터가 압축되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때 TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터가 복원된다. 인공 지능을 이용함으로써, 예를 들어 인코더의 압축 방법의 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴을 인식할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터를 표시하는 경우에는, 디코더에 의하여 방송 데이터를 복원할 때, 업 컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터양이 증대되는 초고정세 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600)에 대한 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 갖는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 하면, 사용자의 취향을 인공 지능에 학습시킴으로써, 사용자의 취향에 맞는 프로그램을 자동적으로 상기 녹화 장치로 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 복수의 트랜지스터(200)를 갖는 반도체 장치(990)를 제작하고, 임의의 영역에 위치하는 트랜지스터(200)의 단면을 관찰하였다.
도 22의 (A)에 나타낸 바와 같이, 반도체 장치(990)는 동일 공정으로 제작한 132행×132열로 정렬된 트랜지스터(200)를 갖는다. 또한 반도체 장치(990)에서 트랜지스터(200)의 밀도는 0.88개/μm2로 하였다.
여기서, 트랜지스터(200)로서 제작한 트랜지스터(200Ex)의 L길이 방향에서의 단면도를 도 22의 (B)에 나타내었다. 또한 트랜지스터(200Ex)는 채널 길이 60nm, 채널 폭 60nm로 설계하였다.
아래의 표는 트랜지스터(200Ex)의 구조체에 사용한 재료를 나타낸 것이다. 또한 트랜지스터(200Ex)에서, 앞의 실시형태에서 설명한 트랜지스터(200)의 구조와 같은 기능을 갖는 구조에는 같은 부호를 붙였다. 따라서 아래의 표에 기재되지 않은 구조에 대해서는 앞의 실시형태를 참조한다.
[표 1]
Figure pct00001
<시료의 제작 방법>
트랜지스터(200)를 갖는 반도체 장치(990)의 제작 방법에 대하여 아래에서 설명한다.
절연체(224)로서 CVD법으로 산화 실리콘을 성막하였다.
다음으로, 절연체(224) 위에 산화물(230a)이 되는 막으로서, In-Ga-Zn 산화물을 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하였다. 이어서, 산화물(230a)이 되는 막 위에, 산화물(230b)이 되는 막으로서 In-Ga-Zn 산화물을 스퍼터링법으로 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막하였다. 또한 산화물(230a)이 되는 막과 산화물(230b)이 되는 막은 연속적으로 성막하였다.
다음으로, 산화물(230)이 되는 막 위에, 도전체(240)가 되는 막으로서 스퍼터링법으로 질화 탄탈럼막을 성막하였다.
이어서, 산화물(230a)이 되는 막, 산화물(230b)이 되는 막, 및 도전체(240)가 되는 막을 가공하여, 산화물(230a), 산화물(230b), 및 도전체(240)를 형성하였다.
다음으로, 산화물(230a), 산화물(230b), 및 도전체(240) 위에 절연체(273)를 성막하였다. 또한 절연체(273)는 스퍼터링법으로 성막한 산화 알루미늄막과, ALD법으로 성막한 산화 알루미늄막의 적층 구조로 하였다.
다음으로, 절연체(273) 위에, 절연체(280)가 되는 막으로서 CVD법으로 산화 실리콘막을 성막하였다. 그 후, CMP법으로 절연체(280)가 되는 막을 평탄화하여 절연체(280)를 형성하였다.
이어서, 절연체(280), 절연체(273), 및 도전체(240)의 일부를 제거하여, 산화물(230a) 및 산화물(230b)을 노출시키는 개구부를 형성하였다.
여기서, 절연체(280)는 탄소, 수소, 및 플루오린을 포함한 가스를 사용한 드라이 에칭법으로 가공하였다. 절연체(273)는 TMAH(Tetra Methyl Ammonium Hydroxide)를 사용한 웨트 에칭법으로 가공하였다. 또한 도전체(240)는 플루오린과 염소를 포함한 가스를 사용한 드라이 에칭법으로 가공하였다.
다음으로, 노출된 절연체(224), 노출된 산화물(230a), 및 노출된 산화물(230b) 위에 산화물(230c)이 되는 막을 형성하였다. 또한 산화물(230c)은 적층 구조로 하였다. 산화물(230c)의 제 1 산화물로서 In-Ga-Zn 산화물을 스퍼터링법으로 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막하였다. 이어서, 산화물(230c)의 제 1 산화물 위에, 산화물(230c)의 제 2 산화물로서 In-Ga-Zn 산화물을 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하였다. 또한 제 1 산화물과 제 2 산화물은 연속적으로 성막하였다.
다음으로, 절연체(250)가 되는 막으로서 CVD법으로 산화 실리콘을 성막하였다. 다음으로, 도전체(260)가 되는 막으로서 CVD법으로 질화 타이타늄막과 텅스텐막을 연속적으로 성막하였다.
이어서, 도전체(260)가 되는 막, 절연체(250)가 되는 막, 산화물(230c)이 되는 막의 일부를 CMP법을 사용하여 제거하여, 도전체(260), 절연체(250), 및 산화물(230c)을 형성하였다.
상술한 공정에 의하여, 복수의 트랜지스터(200)를 갖는 반도체 장치(990)를 제작하였다.
<트랜지스터(200)의 단면 관찰>
다음으로, 반도체 장치(990)가 갖는 132행×132열로 정렬된 트랜지스터(200) 중에서, 제 1행 제 1열의 트랜지스터(200(1,1)), 제 3행 제 3열의 트랜지스터(200(3,3)), 제 6행 제 6열의 트랜지스터(200(6,6)), 제 45행 제 35열의 트랜지스터(200(45,35)), 및 제 65행 제 65열의 트랜지스터(200(65,65))의 단면 관찰을 수행하였다.
또한 비교예로서 면적이 반도체 장치(990)와 같은 영역에서, 상기 영역 중앙부에 하나의 트랜지스터(200Ex)를 형성한 반도체 장치의 단면 관찰을 수행하였다.
또한 단면은 주사형 투과 전자 현미경(STEM: Scanning Transmission Electron Microscope)에 의하여 관찰하였다. 관찰용 장치는 Hitachi High-Technologies Corporation제 HD-2700을 사용하였다. 도 23에 반도체 장치(990) 및 비교예의 단면 STEM 관찰 결과를 나타내었다.
도 23의 하단에는, 반도체 장치(990)의 각 트랜지스터의 단면도에서, 상단 왼쪽에 나타낸 단면도에서의 일점쇄선으로 나타낸 영역(991)에 상당하는 영역을 나타내었다. 또한 상단 오른쪽 단부에는, 비교예의 트랜지스터의 단면도에서, 영역(991)에 상당하는 영역을 나타내었다.
여기서, 각 트랜지스터의 영역(991)에서, 도전체(240)와 산화물(230b)의 계면, 및 그 연장 면을 파선으로 나타내었다. 또한 산화물(230c)과 산화물(230b)의 계면도 파선으로 나타내었다. 비교예 및 반도체 장치(990)의 양쪽 모두에서 도전체(240)와 산화물(230b)의 계면의 연장 면보다 산화물(230c)과 산화물(230b)의 계면이 아래쪽에 위치하는 것을 알 수 있었다. 즉, 도전체(240)의 일부를 제거하는 공정에서 산화물(230)의 일부가 제거된 것을 알 수 있었다.
따라서 화살표로 나타내어진, 위쪽 파선과 아래쪽 파선 사이의 거리는, 도전체(240)의 일부를 제거하는 공정에서 산화물(230)의 일부가 제거된 양(이후, 에칭량이라고도 함)이다. 그래서 도 24에 각 트랜지스터(200)의 채널부에서의 에칭량(Etching amount of channel part)을 나타내었다.
도 24에 나타낸 결과를 보면, 비교예의 트랜지스터 및 트랜지스터(200(1,1))의 에칭량은 3.0nm 이상이었다. 한편, 트랜지스터(200(3,3))의 에칭량은 약 2.0nm이었고, 트랜지스터(200(6,6)), 트랜지스터(200(45,35)), 및 트랜지스터(200(65,65))의 에칭량은 2nm보다 작았다.
따라서 도전체(240)의 일부를 제거하는 공정에서, 배치되는 레이아웃에 의존하여 가공 편차가 생기는 것을 확인할 수 있었다. 특히, 회로 영역의 최단부에 배치된 트랜지스터(200(1,1))는 에칭량이 가장 많은 것을 확인할 수 있었다. 한편, 최단부보다 중앙 측에 배치되는 트랜지스터(200(3,3))보다 더 중앙 측 또는 중앙부에 있는 트랜지스터(200(65, 65))까지는 에칭량이 실질적으로 균일한 것을 알 수 있었다.
또한 주위에 다른 트랜지스터가 없는 비교예에서도, 에칭량이 트랜지스터(200(1,1))와 동등한 것을 확인할 수 있었다. 이 결과에 의하여, 반도체 장치(990)에서 도전체(240)를 제거하는 공정에서 부하 효과가 생겼다고 추측할 수 있다.
여기서, 가공 편차가 큰 영역에는 희생 소자를 배치함으로써, 트랜지스터의 편차를 억제할 수 있다고 생각된다. 구체적으로는, 패턴 밀도가 낮은 영역과 패턴 밀도가 높은 영역이 인접한 경우, 높은 영역의 주연 영역에서는 레이아웃에 의존하는 가공 편차가 생기는 것을 알 수 있었다. 즉 패턴 밀도가 다른 영역들 사이에 희생 소자를 배치함으로써, 패턴 밀도가 높은 영역이 갖는 트랜지스터의 편차를 억제할 수 있다.
본 실시예는 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
10: 기판, 11: 영역, 12: 영역, 13: 영역, 14: 영역, 15: 기판, 16: 회로 영역, 18: 분리 영역, 21: 더미 소자, 22: 소자, 23: 막, 26: 구조체, 26A: 막, 27: 막, 28: 구조체, 29: 마스크

Claims (6)

  1. 반도체 장치로서,
    복수의 소자를 갖는 제 1 영역과,
    복수의 더미 소자를 갖는 제 2 영역을 갖고,
    상기 제 2 영역은 상기 제 1 영역의 외주부에 제공되고,
    상기 소자 및 상기 더미 소자는 산화물 반도체를 갖는, 반도체 장치.
  2. 반도체 장치로서,
    복수의 소자를 갖는 제 1 영역과,
    복수의 더미 소자를 갖는 제 2 영역과,
    복수의 소자, 및 더미 소자를 갖는 제 3 영역을 갖고,
    상기 제 2 영역은 상기 제 1 영역의 외주부, 및 상기 제 3 영역의 외주부에 제공되고,
    상기 소자 및 상기 더미 소자는 산화물 반도체를 갖는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소자와 상기 더미 소자는 같은 구조를 갖고,
    상기 소자가 갖는 구조체는 상기 더미 소자가 갖는 구조체와 같은 재료로 이루어지고, 같은 층에 배치되는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 2 영역이 단부에 배치된 칩인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 In과, 원소 M(M은 Al, Ga, Y, 또는 Sn임)과, Zn을 갖는, 반도체 장치.
  6. 반도체 장치의 제작 방법으로서,
    기판 위에,
    복수의 제 1 소자를 갖는 제 1 영역과,
    상기 복수의 제 2 소자를 갖는 제 2 영역과,
    상기 제 1 영역과 상기 제 2 영역 사이에 복수의 더미 소자를 갖는 제 3 영역을 갖고,
    상기 제 1 소자, 상기 제 2 소자, 및 상기 더미 소자는 산화물 반도체를 갖고,
    상기 제 1 소자, 상기 제 2 소자, 및 상기 더미 소자를 동일 공정으로 제공한 후, 상기 제 3 영역을 따라 상기 기판을 절단함으로써, 상기 제 1 영역을 갖는 제 1 칩과, 상기 제 2 영역을 갖는 제 2 칩을 형성하는, 반도체 장치의 제작 방법.
KR1020207031482A 2018-04-27 2019-04-17 반도체 장치 및 반도체 장치의 제작 방법 KR20210003128A (ko)

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JP2018087261 2018-04-27
JPJP-P-2018-087261 2018-04-27
PCT/IB2019/053159 WO2019207418A1 (ja) 2018-04-27 2019-04-17 半導体装置、および半導体装置の作製方法

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