JP5551409B2 - 半導体装置の設計方法、設計装置、設計プログラム及び半導体装置 - Google Patents

Description

本発明は半導体装置の設計方法、設計装置、設計プログラム及び半導体装置、に関し、特に製造時の半導体素子の特性ばらつきを抑制する半導体装置の設計方法、設計装置、設計プログラム及び当該設計方法、設計装置及び設計プログラムにより設計された半導体装置に関する。

近年、半導体装置では、製造プロセスの微細化を進めることで搭載される機能の高度化を実現している。しかし、製造プロセスを微細化することで、製造時において発生する半導体素子の構造上のばらつきを抑制することが難しくなり、すなわち半導体素子の特性ばらつきが増加する。半導体装置を量産する工程では、半導体素子の特性ばらつきが歩留まりに影響するため、特性ばらつきを抑制することが安定した量産を行う上で重要になる。

そこで、製造時における半導体素子の特性ばらつきを抑制する方法の１つが特許文献１に開示されている。特許文献１に記載の技術では、半導体装置のレイアウトパターンにダミー素子を挿入する。これにより、特許文献１に記載の技術では、チップ内の領域毎のパターン密度の差を低減し、製造工程のエッチング処理に起因する素子構造のばらつきを抑制する。

しかしながら、半導体素子の構造的なばらつきの別の要因として、半導体素子の拡散領域に不純物を拡散させるアニール工程での加熱ばらつきがある。特許文献１に記載の技術では、このアニール工程にかかる半導体素子の特性ばらつきを抑制することができない。

アニール工程では、半導体基板を加熱することで、半導体基板に注入した不純物を拡散させるが、このとき加熱条件や不純物注入量に応じて、不純物の拡散状態にばらつきが生じる。また、近年では、製造にかかる時間を短縮するためにアニール工程においてランプアニールという技術が用いられている。ランプアニールでは、非常に短時間（例えば、数秒（スパイクランプアニール）、０．１ｍｓｅｃ〜１００ｍｓｅｃ（ミリセカンドランプアニール））で半導体基板を加熱する。一方、半導体素子は、複数の領域により構成されるが、複数の領域を構成する第１の部材（例えば、拡散領域）と第２の部材（例えば、素子分離領域やゲート電極など）は熱反射物性が異なる。そのため、ランプアニール工程を用いて半導体装置を製造した場合、第１の部材と第２の部材の比率により加熱状態のばらつきが生じる。ランプアニールにより半導体装置を製造した場合、部材の比率による加熱ばらつきの影響が顕著に表れる。そこで、このようなアニール工程における半導体素子の構造上のばらつきを抑制する方法が特許文献２に開示されている。

特許文献２に記載の技術では、第１反射率のエピタキシャル成長シリコンゲルマニウムを含む第１デバイスと、第２反射率の単結晶シリコンを含む第２デバイスと、を含む半導体ウェハ構造体において、シリコンゲルマニウムを含む非機能性ダミー第１デバイスと、単結晶シリコンを含む非機能性ダミー第２デバイスと、を第１、第２デバイスの分布と同じ全体的比率及び密度が達せされるようにウェハ全域にわたって分布させる。これにより、特許文献２に記載の技術では、ランプアニール工程においてウェハ全域にわたる一様な温度変化を得ることができる。

特開２００８−２１１２１４号公報 特開２００８−１７１１７０号公報

ランプアニール工程では、三次元的に熱伝搬が生じる。しかしながら、特許文献２に記載の技術では、半導体素子の構造のうちシリコンゲルマニウムを含む第１デバイス及び非機能性ダミー第１デバイスと、単結晶シリコンを含む第２デバイス及び非機能性ダミー第２デバイスと、の二次元の面積比のみしか考慮していない。そのため、特許文献２に記載の技術では、第１の部材と第２の部材の接触面の面積に応じて生じる加熱状態のばらつきに起因する半導体素子の特性ばらつきを抑制することができない問題がある。

本発明にかかる半導体装置の設計方法の一態様は、回路データに基づき生成されたレイアウトデータの検査領域を設定し、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し、前記レイアウトデータに対してレイアウトデータのいずれの検査領域においても前記面積比が所定の範囲内となるようにダミー素子を配置する。

本発明にかかる半導体装置の一態様は、回路データに基づき配置された回路素子と、前記回路素子とは独立して設けられたダミー素子と、を有する半導体装置であって、前記半導体装置の第１の領域内に配置される前記回路素子及び前記ダミー素子を構成する第１の部材が熱反射物性の異なる第２の部材と接する面の表面積の和を示す第１領域面積と、前記第１の領域と同面積の第２の領域に配置される前記回路素子及びダミー素子を構成する第１の部材が熱反射物性の異なる第２の部材と接する面の表面積の和を示す第２領域面積と、の差が所定の範囲内となっている。

本発明にかかる半導体装置の設計装置の一態様は、回路データに基づき生成されたレイアウトデータに対して製造時のばらつきを考慮した修正を加える半導体装置の設計装置であって、前記レイアウトデータを分割した複数の検査領域を設定する検査領域設定部と、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出する面積比算出部と、前記面積比に基づき、前記検査領域毎にダミー素子を配置し、いずれの前記検査領域においても前記面積比が所定の範囲内に収まるように調節するレイアウト修正部と、を有する。

本発明にかかる半導体装置の設計プログラムの一態様は、プログラムを実行する演算部と、回路データに基づき生成されたレイアウトデータを格納する格納部と、を有する装置において実行される設計プログラムであって、前記格納部から前記レイアウトデータを読み出し、前記レイアウトデータを分割した複数の検査領域を設定し、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材の表面積の和を示す第２の面積と、の面積比を算出し、前記面積比に基づき、前記検査領域毎にダミー素子を配置し、いずれの前記検査領域においても前記面積比が所定の範囲内に収まるように調節し、前記調節後のレイアウトデータを前記格納部に出力する。

本発明にかかる半導体装置の設計方法、設計装置、設計プログラム及び半導体装置によれば、熱反射物性の異なる第１の部材と接触する第２の部材の表面積を考慮してダミー素子をレイアウトデータに挿入する。そのため、本発明にかかる半導体装置の設計方法、設計装置、設計プログラム及び半導体装置では、半導体チップ全体で第１の部材と接触する第２の部材の表面積のばらつきが小さくなり、ランプアニール工程における領域毎の加熱状態の違いに起因する半導体素子の特性ばらつきを抑制することができる。

本発明にかかる半導体装置の設計方法、設計装置、設計プログラム及び半導体装置によれば、半導体素子の特性ばらつきを抑制することができる。

トランジスタのゲート長の違いによる特性の差を示すグラフである。 トランジスタのゲート幅の違いによる特性の差を示すグラフである。 第１の部材と第２の部材のデータ率差による温度ばらつきを示すグラフである。 実施の形態１にかかる第１の計算方法を説明するための半導体装置の検査領域のレイアウトデータの概略図である。 図１に示した半導体装置の構造を示す概略図である。 図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。 実施の形態１にかかる第２の計算方法を説明するための半導体装置の検査領域のレイアウトデータの概略図である。 図１に示した半導体装置の構造を示す概略図である。 図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。 実施の形態１にかかる第３の計算方法を説明するための半導体装置の検査領域のレイアウトデータの概略図である。 図１に示した半導体装置の構造を示す概略図である。 図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。 実施の形態１にかかる半導体装置の設計方法のフローチャートである。 実施の形態１にかかる半導体装置の設計方法を用いてダミー素子を挿入した半導体装置のレイアウトを示す概略図である。 実施の形態１にかかる半導体装置の設計装置のブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体装置の設計方法は、アニール工程において生じる半導体素子の特性ばらつきを低減するものである。本実施の形態では、半導体素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを対象とする。そこで、ＭＯＳトランジスタの特性ばらつきについて説明する。

まず、ＭＯＳトランジスタの電流駆動能力について説明する。ＭＯＳトランジスタのドレイン・ソース電流Ｉｄｓは、（１）式により表される。

ＭＯＳトランジスタの電流駆動能力は、このドレイン・ソース電流の大きさにより定義される。なお、（１）式において、μｅｆｆはキャリアの移動度であり、Ｗｇはゲート幅（実効チャネル幅）であり、Ｌｇはゲート長（実効チャネル長）であり、Ｖｇはゲート電圧であり、Ｖｄｓはドレイン・ソース間電圧であり、Ｖｆｂはフラットバンド電圧であり、φＢは強反転時の表面電位であり、εｓｉはシリコン誘電率であり、ｑは電荷量であり、Ｃｏｘはゲート絶縁膜容量であり、Ｎａはシリコン不純物濃度であり、ｍはボディ効果係数である。

（１）式に示すように、ＭＯＳトランジスタの電流駆動能力は、ゲート長Ｌｇに反比例し、ゲート幅Ｗｇに比例する特性を有する。そこで、図１にＭＯＳトランジスタのゲート長Ｌｇと電流駆動能力との関係を表すグラフを示す。なお、図１に示すグラフでは、基準となるゲート長Ｌｇに対する電流駆動能力と、当該基準となるゲート長Ｌｇからずれたゲート長Ｌｇを有するトランジスタの電流駆動能力との差ΔＩｏｎを縦軸とした。図１に示すように、ＭＯＳトランジスタは、ゲート長Ｌｇが大きくなると電流駆動能力が小さくなり、ゲート長Ｌｇが小さくなると電流駆動能力は大きくなる。

また、図２にＭＯＳトランジスタのゲート幅Ｗｇと電流駆動能力との関係を表すグラフを示す。なお、図２に示すグラフにおいても、基準となるゲート幅Ｗｇに対する電流駆動能力と、当該基準となるゲート幅Ｗｇからずれたゲート幅Ｗｇを有するトランジスタの電流駆動能力との差ΔＩｏｎを縦軸とした。図２に示すように、ＭＯＳトランジスタは、ゲート幅Ｗｇが大きくなると電流駆動能力が大きくなり、ゲート幅Ｗｇが小さくなると電流駆動能力が小さくなる。

このように、ＭＯＳトランジスタは、ゲート長Ｌｇ及びゲート幅Ｗｇの大きさにより特性が異なる。一方、同一のゲート長Ｌｇ及びゲート幅Ｗｇを有するトランジスタにより回路を構成した場合において、アニール工程で半導体基板の加熱ばらつきが生じると、拡散領域を形成する不純物の拡散にばらつきが生じ、ゲート長Ｌｇ（実効チャネル長）及びゲート幅Ｗｇ（実効チャネル幅）が設計時の設定と異なるものとなる。このゲート長Ｌｇ及びゲート幅Ｗｇのばらつきがアニール工程において生じるＭＯＳトランジスタの特性ばらつきとなる。

上記加熱ばらつきは、熱反射物性の異なる第１の部材（例えば、拡散領域）と第２の部材（例えば、素子分離領域又はゲート電極）との接触面積に起因して生じる。そこで、レイアウトデータ上の第１の部材と第２の部材とのデータ率の差と半導体基板の温度ばらつきの関係を示すグラフを図４に示す。図４に示すように、データ率の差が大きくなると半導体基板の温度ばらつきが大きくなる。

そこで、本実施の形態では、半導体装置のレイアウトデータから検査領域を抽出する。そして、抽出した検査領域の面積（例えば、第１の面積）と、検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が第１の部材と接する面の表面積の和を示す面積（例えば、第２の面積）との比（この比を以下では面積比と称す）に基づき検査領域の面積比を所定の範囲（例えば、予め設定されたターゲット範囲）内とするためのダミー素子を挿入する。これにより、本実施の形態では、各検査領域の面積比の差を低減し、ＭＯＳトランジスタの特性ばらつきをチップ全体で均一にする。なお、本実施の形態では、第２の面積として第２の部材の側壁の面積を算出するものとする。

本実施の形態では、面積比の算出方法として第１の算出方法〜第３の算出方法を説明する。第１の算出方法〜第３の算出方法のいずれの場合においても、面積比とＭＯＳトランジスタの特性ばらつきには一定の相関関係が得られる。そのため、面積比の計算方法としては、第１の算出方法〜第３の算出方法のいずれも用いることができる。

まず、第１の計算方法について説明する。第１の計算方法では、素子分離領域のみを第２の部材の計算対象とする。この第１の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図４に検査領域のレイアウトデータを示す。図４に示すように、検査領域には、拡散領域ＤＦと素子分離領域ＳＴＩを含む。そして、第１の面積Ｘは、（２）式により示される。なお、（２）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図４に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。

続いて、第１の計算方法における第２の面積の計算方法について説明する。図５に図４に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図５に示すように、検査領域には、拡散領域ＤＦと素子分離領域ＳＴＩを含む。そして、第２の面積Ｙは、（３）式により示される。なお、（３）式において、ＳＬｄは拡散領域ＤＦの周囲長を示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ｈｓｔｉは素子分離領域ＳＴＩの深さを示す。また、図５に示す例では、２つの素子分離領域ＳＴＩが３つの拡散領域ＤＦと接する面の面積は同じものとする。

そして、第１の計算方法における面積比ＲａｔｉｏＡは、（４）式により示される。

ここで、面積比ＲａｔｉｏＡとＭＯＳトランジスタの電流駆動能力との関係を図６に示す。図６では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。

図６に示すように、面積比ＲａｔｉｏＡが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＡが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べて素子分離領域ＳＴＩの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＡが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図６に示すように、面積比ＲａｔｉｏＡの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。

続いて、第２の計算方法について説明する。第２の計算方法では、ゲート電極のみを第２の部材の計算対象とする。この第２の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図７に検査領域のレイアウトデータを示す。図７に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極Ｇを含む。そして、第１の面積Ｘは、（５）式により示される。なお、（５）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図７に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。

続いて、第２の計算方法における第２の面積の計算方法について説明する。図８に図７に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図８に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極を含む。そして、第２の面積Ｙは、（６）式により示される。なお、（６）式において、ＳＬｇはゲート電極Ｇの周囲長を示し、Ｗｇはゲート電極Ｇの幅を示し、Ｈｇはゲート電極Ｇの高さを示す。また、図８に示す例では、３つのゲート電極Ｇの幅Ｗｇ及び高さＨｇは同じものとする。

そして、第２の計算方法における面積比ＲａｔｉｏＢは、（７）式により示される。

ここで、面積比ＲａｔｉｏＢとＭＯＳトランジスタの電流駆動能力との関係を図９に示す。図９では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。

図９に示すように、面積比ＲａｔｉｏＢが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＢが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べてゲート電極Ｇの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＢが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図９に示すように、面積比ＲａｔｉｏＢの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。

続いて、第３の計算方法について説明する。第３の計算方法では、素子分離領域及びゲート電極を第２の部材の計算対象とする。この第３の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図１０に検査領域のレイアウトデータを示す。図１０に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極Ｇを含む。そして、第１の面積Ｘは、（８）式により示される。なお、（８）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図１０に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。

続いて、第３の計算方法における第２の面積の計算方法について説明する。図１１に図１０に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図１１に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極を含む。そして、第２の面積Ｙは、（９）式により示される。なお、（９）式において、ＳＬｄは拡散領域ＤＦの周囲長を示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ｈｓｔｉは素子分離領域ＳＴＩの深さを示す。また、ＳＬｇはゲート電極Ｇの周囲長を示し、Ｗｇはゲート電極Ｇの幅を示し、Ｈｇはゲート電極Ｇの高さを示す。また、図１１に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとし、３つのゲート電極Ｇの幅Ｗｇ及び高さＨｇは同じものとする。

そして、第３の計算方法における面積比ＲａｔｉｏＣは、（１０）式により示される。

ここで、面積比ＲａｔｉｏＣとＭＯＳトランジスタの電流駆動能力との関係を図１２に示す。図１２では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。

図１２に示すように、面積比ＲａｔｉｏＣが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＣが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べて素子分離領域ＳＴＩ及びゲート電極Ｇの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＣが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図１に示すように、面積比ＲａｔｉｏＣの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。

上記のように、第１の面積Ｘと第２の面積Ｙとの面積比は、ＭＯＳトランジスタの電流駆動能力と高い相関関係を有する。そこで、本実施の形態にかかる半導体装置の設計方法では、半導体チップを複数の検査領域に分割し、検査領域毎に面積比を求める。そして、検査領域の面積比が所定の範囲内となるようにダミー素子を配置することで、チップ全体のＭＯＳトランジスタの電流駆動能力のばらつきを抑制する。なお、挿入するダミー素子は、例えば、第１の部材と、第２の部材とを含むものである。また、ダミー素子は、異なる面積比を有する複数のもの（例えば、面積比＝高／中／低）を予め準備する。

そこで、本実施の形態にかかる半導体装置の設計方法の処理フローについて説明する。図１３に本実施の形態にかかる半導体装置の設計方法のフローチャートを示す。図１３に示すように、本実施の形態にかかる半導体装置の設計方法では、まず半導体装置と形成する回路データを作成する（ステップＳ１）。そして、作成した回路データに基づき回路レイアウトを作成する（ステップＳ２）。その後、回路レイアウトについてマスクレイアウト（レイアウトデータ）を作成する（ステップＳ３）。

ここで、本実施の形態では、レイアウトデータに対してさらに面積比に基づく修正を行う。この修正工程では、まず、レイアウトデータを分割した検査領域を設定する（ステップＳ４）。このとき、検査領域の大きさは、アニール工程の種類に応じて面積を変更することが好ましい。例えば、スパイクランプアニールでは、１ｍｍ〜１０ｍｍ角を１つの検査領域とし、ミリセカンドアニールでは、５０μｍ〜５００μｍ角を１つの検査領域とする。つまり、検査領域の面積は、アニール工程の種類による熱拡散距離を考慮したものとすることが好ましい。その後、設定した検査領域毎に上記の第１の計算方法〜第３の計算方法のいずれかにより面積比の計算を行う（ステップＳ５）。なお、１つのレイアウトデータに対しては、第１の計算方法〜第３の計算方法のいずれか１つのみが適用される。

続いて、ステップＳ５において算出された面積比に基づき検査領域を面積比が高い領域、中間の領域、低い領域のいずれかに分類する（ステップＳ６）。そして、面積比が高い検査領域に対して面積比が低いダミー素子を挿入する修正を行う（ステップＳ７、Ｓ８）。また、面積比が低い検査領域に対して面積比が高いダミー素子を挿入する修正を行う（ステップＳ９、Ｓ１０）。さらに、面積比が中間の検査領域に対しては面積比が中間のダミー素子を挿入する（ステップＳ１１）。その後、ダミー素子を含む全ての検査領域の面積比が所定の範囲内（例えば、面積比が中と判断される範囲内）にあるか否かを判断する（ステップＳ１２）。このステップＳ１２において面積比が所定の範囲を超えるものがある場合、ステップＳ４以降の処理を再度実行する。一方、全ての検査領域の面積比が所定の範囲内にある場合処理を終了する。

ここで、上記フローチャートにおけるダミー素子の挿入処理について詳細に説明する。図１４にダミー素子を挿入したレイアウトの概念図を示す。図１４で示す例は、チップ全体の面積比を２．２５に近づけた例である。図１４に示す例では、半導体チップ１０の内部に回路形成領域が設定されている。そして、回路形成領域には、検査領域１１〜１４が定義されている。

検査領域１１、１２は、それぞれ回路領域ＣＡ１と回路領域ＣＡ２とを有している。そして、検査領域１１、１２は、ダミー素子を配置しない状態では面積比が１．５となる。つまり、検査領域１１、１２はターゲットとする面積比（２．２５）よりも小さな面積比である。そこで、検査領域１１、１２には、面積比が３．０のダミー素子が配置されるダミー領域Ｂと、面積比が２．２５となるダミー素子が配置されるダミー領域Ｂと、が挿入される。このダミー領域Ｃとダミー領域Ｂにより、検査領域１１、１２の面積比は、２．２５に近づく。

検査領域１３、１４は、それぞれ回路領域ＣＡ３と回路領域ＣＡ４とを有している。そして、検査領域１３、１４は、ダミー素子を配置しない状態では面積比が３．０となる。つまり、検査領域１３、１４はターゲットとする面積比（２．２５）よりも小さな面積比である。そこで、検査領域１３、１４には、面積比が１．５のダミー素子が配置されるダミー領域Ａと、面積比が２．２５となるダミー素子が配置されるダミー領域Ｂと、が挿入される。このダミー領域Ａとダミー領域Ｂにより、検査領域１３、１４の面積比は、２．２５に近づく。

上記より、本実施の形態にかかる半導体装置の設計方法によれば、半導体チップを分割した検査領域毎に、当該検査領域の面積比に応じたダミー素子を挿入する。そして、本実施の形態にかかる半導体装置の設計方法では、各検査領域の面積比を所定の範囲内とすることで、チップ全体の面積比のばらつきを抑制する。これにより、本実施の形態にかかる半導体装置の設計方法では、半導体基板の温度ばらつきを抑制し、アニール工程において生じるＭＯＳトランジスタの特性ばらつきを抑制することができる。

また、本実施の形態にかかる半導体装置の設計方法により設計された半導体装置は、第１の検査領域内に配置される回路素子及びダミー素子を構成する第１の部材が熱反射物性の異なる第２の部材と接する面の面積の和を示す第１領域面積と、第１の領域と同面積の第２の領域に配置される回路素子及びダミー素子を構成する第１の部材が熱反射物性の異なる第２の部材と接する面の面積の和を示す第２領域面積と、の差が所定の範囲内となる。つまり、本実施の形態にかかる半導体装置の設計方法により設計された半導体装置は、各検査領域の面積比の差が小さいため、アニール工程において加熱ばらつきを抑制することができるため、半導体素子の特性ばらつきが小さく、良好な特性が得られる。

なお、検査領域の面積比は、１．０〜２．５とすることが好ましい。さらに、検査領域間の面積比の差が０．０５〜０．３の範囲内とすることが好ましい。面積比をこのような値とすることで、有効に温度ばらつきを抑制することができる。

なお、上記半導体装置の設計方法は、設計方法の処理フローを実現するハードウェア又はプログラムにより実現することができる。そこで、まず、本実施の形態にかかる半導体装置の設計方法を実現する設計装置１（ハードウェア）について説明する。図１５に、本実施の形態にかかる半導体装置の設計装置１のブロック図を示す。

図１５に示すように、設計装置１は、演算部２０、格納部Ｍ１、Ｍ２、入力装置３０、表示装置３１を有する。格納部Ｍ１には、図１３に示すステップＳ３において作成されたレイアウトデータ（以下、基本レイアウトデータと称す）が格納される。また、格納部Ｍ２には、演算部２０においてダミー素子の挿入が行われた後のレイアウトデータ（以下、修正レイアウトデータと称す）が格納される。さらに、入力装置３０は、演算部２０に対して利用者が操作を行う入力インタフェースである。表示装置３１は、演算部２０において行われている処理や操作インタフェースを利用者に表示するものである。

演算部２０は、検査領域設定部２１、面積比計算部２２、検査領域振り分け部２３、レイアウト修正部２４、面積比チェック部２５を有する。検査領域設定部２１は、図１３に示すステップＳ４の処理を行うものである。より具体的には、検査領域設定部２１は、格納部Ｍ１から基本レイアウトデータを読み出し、読み出した基本レイアウトデータに対して複数の検査領域を設定する。面積比計算部２２は、図１３に示すステップＳ５の処理を行うものである。より具体的には、面積比計算部２２は、検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材の表面積の和を示す第２の面積と、の面積比を算出する。検査領域振り分け部２３は、図１３に示すステップＳ６の処理を行う。より具体的には、検査領域振り分け部２３は、面積比計算部２２において算出された面積比に基づき検査領域を面積比が高い領域、中間の領域、低い領域のいずれかに分類する。レイアウト修正部２４は、図１３のステップＳ７〜Ｓ１１の処理を行う。より具体的には、レイアウト修正部２４は、検査領域の面積比に基づき、検査領域毎にダミー素子を配置し、いずれの検査領域においても面積比が所定の範囲内に収まるように調節する。そして、レイアウト修正部２４は基本レイアウトデータを修正した修正レイアウトデータを生成する。そして、面積比チェック部２５は、図１３のステップＳ１２の処理を行う。より具体的には、面積比チェック部２５は、修正レイアウトデータに対して検査領域毎に面積比が所定の範囲内にあるか否かをチェックする。そして、面積比チェック部２５は、全ての検査領域の面積比が所定の範囲内にあると判断した場合に、レイアウト修正部２４が生成した修正レイアウトデータを格納部Ｍ２に格納する。

このように、設計装置１を用いることで図１３に示す処理フローのステップＳ４〜Ｓ１２を実行することができる。なお、本実施の形態にかかる半導体装置の設計方法をプログラムにより実現する場合は、ＣＰＵ（Central Processing Unit）等の演算部に、検査領域設定部２１、面積比計算部２２、検査領域振り分け部２３、レイアウト修正部２４、面積比チェック部２５に相当する処理を実行させるプログラムを実行させればよい。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、面積比を２．２５に近づける処理をしたが、各検査領域の面積比を高い又は低い値に揃えてもよい。

Ｇ ゲート電極
ＤＦ 拡散領域
ＳＴＩ 素子分離領域
Ｍ１ 格納部
Ｍ２ 格納部
ＣＡ１〜ＣＡ４ 回路領域
Ａ〜Ｃ ダミー領域
１ 設計装置
１０ 半導体チップ
１１〜１４ 検査領域
２０ 演算部
２１ 検査領域設定部
２２ 面積比計算部
２３ 検査領域振り分け部
２４ レイアウト修正部
２５ 面積比チェック部
３０ 入力装置
３１ 表示装置

Claims (16)

1. 回路データに基づき生成されたレイアウトデータの検査領域を設定し、
   前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、前記第１の部材と熱反射物性の異なる第２の部材の側壁の面積を少なくとも含む前記第２の部材の表面積の和を示す第２の面積と、の面積比を算出し、
   前記レイアウトデータに対してレイアウトデータのいずれの検査領域においても前記面積比が所定の範囲内となるようにダミー素子を配置する半導体装置の設計方法。
2. 前記第１の部材は、拡散領域であり、
   前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項１に記載の半導体装置の設計方法。
3. 前記ダミー素子は、前記第２の部材である請求項１又は２に記載の半導体装置の設計方法。
4. 前記検査領域間の前記面積比は、１．０〜２．５の範囲内であり、前記検査領域間の前記面積比の差は０．０５〜０．３の範囲内である請求項１乃至３のいずれか１項に記載の半導体装置の設計方法。
5. 回路データに基づき配置された回路素子と、前記回路素子とは独立して設けられたダミー素子と、を有する半導体装置であって、
   前記半導体装置の第１の領域内に配置される前記回路素子及び前記ダミー素子を構成する第１の部材と接し、前記第１の部材と熱反射物性の異なる第２の部材の側壁の面積を少なくとも含む前記第２の部材の表面積の和を示す第１領域面積と、前記第１の領域と同面積の第２の領域に配置される前記回路素子及びダミー素子を構成する第１の部材と接し、前記第１の部材と熱反射物性の異なる第２の部材の側壁の面積を少なくとも含む前記第２の部材の表面積の和を示す第２領域面積と、の差が所定の範囲内となっている半導体装置。
6. 前記第１の部材は、拡散領域であり、
   前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項５に記載の半導体装置。
7. 前記ダミー素子は、前記第２の部材である請求項５又は６に記載の半導体装置。
8. 前記第１の領域の面積と前記第１領域面積との比を示す第１の面積比と、前記第２の領域の面積と前記第２領域面積との比を示すの第２の面積比とは、１．０〜２．５の範囲内であり、前記第１の領域の面積と前記第１領域面積との比を示す第１の面積比と、前記第２の領域の面積と前記第２領域面積との比を示すの第２の面積比との差は０．０５〜０．３の範囲内である請求項５乃至７のいずれか１項に記載の半導体装置。
9. 回路データに基づき生成されたレイアウトデータに対して製造時のばらつきを考慮した修正を加える半導体装置の設計装置であって、
   前記レイアウトデータを分割した複数の検査領域を設定する検査領域設定部と、
   前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、前記第１の部材と熱反射物性の異なる第２の部材の側壁の面積を少なくとも含む前記第２の部材の表面積の和を示す第２の面積と、の面積比を算出する面積比算出部と、
   前記面積比に基づき、前記検査領域毎にダミー素子を配置し、いずれの前記検査領域においても前記面積比が所定の範囲内に収まるように調節するレイアウト修正部と、
   を有する半導体装置の設計装置。
10. 前記第１の部材は、拡散領域であり、
    前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項９に記載の半導体装置の設計装置。
11. 前記ダミー素子は、前記第２の部材である請求項９又は１０に記載の半導体装置の設計装置。
12. 前記検査領域間の前記面積比は、１．０〜２．５の範囲内であり、前記検査領域間の前記面積比の差は０．０５〜０．３の範囲内である請求項９乃至１１のいずれか１項に記載の半導体装置の設計装置。
13. プログラムを実行する演算部と、回路データに基づき生成されたレイアウトデータを格納する格納部と、を有する装置において実行される設計プログラムであって、
    前記格納部から前記レイアウトデータを読み出し、前記レイアウトデータを分割した複数の検査領域を設定し、
    前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、前記第１の部材と熱反射物性の異なる第２の部材の側壁の面積を少なくとも含む前記第２の部材の表面積の和を示す第２の面積と、の面積比を算出し、
    前記面積比に基づき、前記検査領域毎にダミー素子を配置し、いずれの前記検査領域においても前記面積比が所定の範囲内に収まるように調節する設計プログラム。
14. 前記第１の部材は、拡散領域であり、
    前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項１３に記載の設計プログラム。
15. 前記ダミー素子は、前記第２の部材である請求項１３又は１４に記載の設計プログラム。
16. 前記検査領域間の前記面積比は、１．０〜２．５の範囲内であり、前記検査領域間の前記面積比の差は０．０５〜０．３の範囲内である請求項１３乃至１５のいずれか１項に記載の設計プログラム。

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